KR100419950B1 - 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 - Google Patents
가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 Download PDFInfo
- Publication number
- KR100419950B1 KR100419950B1 KR1019970079232A KR19970079232A KR100419950B1 KR 100419950 B1 KR100419950 B1 KR 100419950B1 KR 1019970079232 A KR1019970079232 A KR 1019970079232A KR 19970079232 A KR19970079232 A KR 19970079232A KR 100419950 B1 KR100419950 B1 KR 100419950B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit board
- flexible circuit
- carrier frame
- opening
- semiconductor chip
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
본 발명은 가요성회로기판을 이용한 볼그리드어레이 반도체패키지의 제조 방법에 관한 것으로, 볼그리드어레이 반도체패키지의 휨 현상을 제거하는 동시에 제조 공정시 수지봉지부의 크랙 현상을 방지하기 위해, 가요성회로기판(40)의 회로패턴(42)에 대응하는 크기로 개구부(81)가 형성된 캐리어프레임(80)을 가요성회로기판(40)에 접착층(90)을 개재하여 접착시키는 캐리어프레임접착단계와, 상기 캐리어프레임(80)의 개구부(81)를 통해 외부로 노출된 가요성회로기판(40)의 회로패턴(42) 중앙부에 접착제(30)를 개재하여 반도체칩(10)을 접착시키는 반도체칩접착단계와, 상기 반도체칩(10)의 입/출력패드(10a)와 가요성회로기판(40)의 회로패턴(42)을 전도성와이어(50)로 연결시키는 와이어본딩단계와, 상기 반도체칩(10), 전도성와이어(50)등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 가요성회로기판(40)의 상면 및 상기 캐리어프레임(80)의 개구부(81)를 봉지하는 수지봉지부(60) 형성단계와, 상기 가요성회로기판(40)의 하부에 입/출력단자인 전도성볼(70)을 융착하는 전도성볼융착단계와, 상기 가요성회로기판(40)에서 각각의 BGA패키지 유닛으로 분리하는 싱귤레이션 단계와, 상기 캐리어프레임(80)에서 개구부(81)를 통해 돌출된 수지봉지부(60)의 상단을 타격하여 캐리어프레임(80)과 가요성회로기판(40)을 분리하는 캐리어프레임분리단계로 이루어진 가요성회로기판을 이용한 BGA패키지 제조 방법에 있어서, 상기 캐리어프레임접착단계는 상기 캐리어프레임(80)의 개구부(81)가 상부에서 하부 외측 방향으로 기울어진 형태의 경사면(81a)으로 된 것을 가요성회로기판(40)에 접착시키는 것을 특징으로 함.
Description
본 발명은 가요성회로기판을 이용한 볼그리드어레이 반도체패키지의 제조 방법에 관한 것으로, 보다 상세하게 설명하면 볼그리드어레이 반도체패키지의 휨 현상을 방지하고 제조 공정시에 수지봉지부의 크랙 현상을 제거할 수 있는 볼그리드어레이 반도체패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체패키지라 함은 각종 전자 회로 및 배선이 접착되어 형성된 단일 소자 및 집적 회로 등의 반도체칩을 먼지, 습기, 전기적, 기계적 부하 등의 각종 외부 환경으로부터 보호하고 상기 반도체칩의 성능을 최적화, 극대화시키기 위해 리드프레임(Lead Frame)이나 인쇄회로기판(PCB ; Printed Circuit Board) 등을 이용해 메인보드(Main Board)로의 신호입/출력단자를 형성하고 봉지수단(Encapsulant)을 이용하여 수지봉지부를 형성한 것을 말한다.
이러한 반도체패키지는 전자기기의 고성능화와 경박단소화의 경향으로 점차 고집적화, 소형화, 고기능화되어 가고 있으며, 이에 수반하여 리드프레임을 이용한 수지봉지형 반도체패키지는 SOJ(Small Outline J-leaded Package)나 QFP(Quad Flat Package)와 같은 표면실장형 반도체패키지가 이미 실용화되어 있다. 최근에는 인쇄회로기판 또는 가요성회로기판을 이용함으로써 입/출력단자의 갯수를 극대화하고 또한 메인보드에의 실장밀도를 증대시킬 수 있는 볼그리드어레이 반도체패키지(Ball Grid Array Semiconductor Package, 이하 BGA패키지로 칭한다)가 개발되어 반도체패키지의 경박단소화 및 고기능화를 주도하고 있다.
이러한 BGA패키지중에서 종래의 가요성회로기판을 이용한 BGA패키지(100')를 첨부된 도1을 참조하여 그 구성을 설명하면 각종 전자 회로 및 배선이 적층되어 있고 표면에는 다수의 입/출력패드(10a)가 형성되어 있는 반도체칩(10)과, 상기 반도체칩(10)의 저면에 접착제(20)가 개재된 채 가요성수지필름(41)상에 본드핑거(43), 랜드(44) 및 회로패턴(42)이 형성되어 접착된 가요성회로기판(40)과, 상기 반도체칩(10)의 입/출력패드(10a)와 상기 가요성수지필름(41)의 본드핑거(43)를 연결하는 전도성와이어(50)와, 상기 가요성회로기판(40)의 상면 즉, 반도체칩(10) 및 전도성와이어(50) 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 봉지하여 형성된 수지봉지부(60)와, 상기 가요성수지필름(41)의 회로패턴(42)에 연결된 랜드(44)에 메인보드로의 입/출력단자로써 융착된 전도성볼(70)로 구성된다.
한편, 이와 같이 구성되는 가요성회로기판을 이용한 BGA패키지의 제조 방법을 설명하면 다음과 같다.
먼저 도2는 가요성회로기판에 캐리어프레임이 접착되는 방법을 도시한 일예로써 첫째단의 도면 부호 80은 캐리어프레임을 나타내며, 둘째단의 도면 부호 90은 접착층을 나타내며, 셋째단의 도면 부호 40은 가요성회로기판을 나타내며, 도면 부호 130은 가압기를 나타낸다. 셋째 단의 가요성회로기판(40)은 가요성수지필름(41) 상에 통상적인 패턴 형성 방법에 의하여 회로패턴(42) 등이 형성되어 있으며 또한 상기 가요성수지필름(41)의 외주연에는 핀홀(49)이 형성되었다. 접착층(90)에는 상기 가요성회로기판(40)의 회로패턴(91)에 대응하는 위치에 개구부(91)가 형성되어 있으며 외주연에도 상기 가요성회로기판(40)의 핀홀(49)에 각각 일치되되도록 핀홀(99)이 형성되어 있다. 캐리어프레임(80)에는 접착층(90)의 경우와 마찬가지로 개구부(81) 및 핀홀(82)을 형성하며 이 개구부(81) 및 핀홀(82)은 가요성회로기판(40)의 회로패턴(42) 및 핀홀(49)에 각각 일치되도록 형성되어 있다. 또한 캐리어프레임(80)에는 핀홀(82) 외에 이송 및 위치 선정을 용이하게 하기 위한 가이드홀(83)이 형성되어 있다. 최하단에 도시한 것은 지그(120)로서 상기 지그(120)상에 밑으로부터 차례대로 가요성회로기판(40), 접착층(90), 캐리어프레임(80)을 올려놓은 다음, 핀(121)을 핀홀(49,99,89)에 삽입하여 고정시키고 가압기(130)로 가압하여, 가요성회로기판(40)상에 접착층(90)이 개재되어 캐리어프레임(80)이 접착되도록 하였다. 이와 같이 하여 캐리어프레임(80), 접착층(90) 및 가요성회로기판(40)이 일체를 이루는 상태는 도3a에 한 유닛이 확대 도시되어 있다. 여기서 상기 캐리어프레임(80)의 개구부는 에칭용액이 상,하면에서 분사되어 형성됨으로써 내주연의 상,하 및 중앙부분이 볼록하게 돌출된 형상을 한다.
한편, 도3a 내지 도3h를 참조하여 그 제조 공정을 살펴보면, 캐리어프레임(80)의 개구부(81) 하부쪽으로 노출된 가요성회로기판(40)의 회로패턴(42) 중앙부에 접착제를 개재하여 반도체칩(10)을 접착시키고(도3b), 상기 반도체칩(10)의 입/출력패드(10a)와 가요성회로기판(40)의 회로패턴을 골드와이어 또는 알루미늄와이어 등의 전도성와이어(50)로 본딩하며(도3c), 상기 반도체칩(10), 전도성와이어(50) 등을 외부의 환경으로부터 보호하기 위해 에폭시몰딩컴파운드나 글럽탑등의 봉지수단으로 가요성회로기판(40)의 상면 및 상기 캐리어프레임(80)의 개구부(81) 내측을 봉지하여 수지봉지부(60)를 형성한다.(도3d)이어서 상기 가요성회로기판(40)의 하부에 입/출력단자로서 솔더볼등의 전도성볼(70)을 융착하고(도3e), 상기 스트립 형태의 가요성회로기판(40)에서 각각의 유닛 단위로 컷터(C)를 이용하여 분리한후(도3f), 상기 캐리어프레임(80)에서 수지봉지부(60)의 상단을 타격하여 캐리어프레임(80)과 가요성회로기판(40)을 분리함으로써 독립된 BGA패키지(100')를 제조한다.
그러나 이러한 종래의 가요성회로기판을 이용한 BGA패키지 및 그 제조 방법은 제조 방법에 있어서, 상기 캐리어프레임의 개구부가 에칭에 의해 형성됨(도3a 참조)으로써 매우 우툴두툴한 면을 가지게 되고 이는 캐리어프레임에서 수지봉지부 상면을 타격하여 가요성회로기판을 분리시에 상기 수지봉지부의 외주연이 깨끗하게 분리되지 않는(도3h 참조) 문제점이 있다. 또한 상기 캐리어프레임의 개구부의 내주연에 수지봉지부가 마찰되며 분리됨으로써 분리시에 상기 수지봉지부의 외주연에크랙(도3h 참조)도 발생한다. 한편, 상기 수지봉지부와 가요성회로기판 및 반도체칩의 열팽창률은 상이함으로서 전도성볼 융착시, 메인보드에 실장시 또는 메인보드에 실장되어 전기적으로 작동될 때 발생하는 고열에 의해 상기 BGA패키지가 휘어지는 현상(Warpage)이 발생한다. 이렇게 BGA패키지가 휘어지면 상기 수지봉지부에서 크랙된 영역을 중심으로 수지봉지부가 완전히 파손되는 현상도 발생하는 문제점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 가요성회로기판을 이용한 BGA패키지의 제조 공정중에 수지봉지부의 크랙현상을 제거하고 또한 휨 현상을 제거하여 신뢰성을 향상시킬 수 있는 가요성회로기판을 이용한 BGA패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 가요성회로기판을 이용한 볼그리드어레이 반도체패키지를 도시한 단면도이다.
도2는 가요성회로기판에 캐리어프레임이 접착되는 상태를 도시한 상태도이다.
도3a내지 도3h는 종래의 가요성회로기판을 이용한 볼그리드어레이 반도체패키지의 제조 방법을 도시한 상태도이다.
도4는 본 발명에 의한 가요성회로기판을 이용한 볼그리드어레이 반도체패키지를 도시한 단면도이다.
도5a내지 도5c는 본 발명에 의한 가요성회로기판을 이용한 볼그리드어레이 반도체패키지의 제조 방법을 도시한 상태도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
100' ; 종래의 가요성회로기판을 이용한 볼그리드어레이 반도체패키지
100 ; 본 발명에 의한 가요성회로기판을 이용한 볼그리드어레이 반도체패키지
10 ; 반도체칩 10a ; 입/출력패드
20 ; 접착제 40 ; 가요성회로기판
41 ; 가요성수지필름 42 ; 회로패턴
43 ; 본드핑거 44 ; 랜드
50 ; 전도성와이어 60 ; 수지봉지부
70 ; 전도성볼 80 ; 캐리어프레임
81 ; 개구부 81a ; 경사면
상기한 목적을 달성하기 위해 본 발명은 각종 전자 회로 및 배선이 적층되어 있고 표면에는 다수의 입/출력패드가 형성되어 있는 반도체칩과, 상기 반도체칩의 저면에 접착제가 개재된 채 가요성수지필름상에 본드핑거, 랜드 및 회로패턴이 형성되어 접착된 가요성회로기판과, 상기 반도체칩의 입/출력패드와 상기 가요성수지필름의 본드핑거를 연결하는 전도성와이어와, 상기 반도체칩 및 전도성와이어 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 봉지하여 형성된 수지봉지부와, 상기 가요성수지필름의 회로패턴에 연결된 랜드에 메인보드로의 입/출력단자로써 융착된 전도성볼로 구성된 가요성회로기판을 이용한 BGA패키지에 있어서, 상기 수지봉지부는 그 외주연에 일정한 각도(α)를 갖도록 상협하광형(上狹下廣形)의 다단 경사면이 형성되어 있는 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 본 발명은 가요성회로기판의 회로패턴에 대응하는 크기로 개구부가 형성된 캐리어프레임을 가요성회로기판에 접착층을 개재하여 접착시키는 캐리어프레임접착단계와, 상기 캐리어프레임의 개구부를 통해 외부로 노출된 가요성회로기판의 회로패턴 중앙부에 접착제를 개재하여 반도체칩을 접착시키는 반도체칩접착단계와, 상기 반도체칩의 입/출력패드와 가요성회로기판의 회로패턴을 전도성와이어로 연결시키는 와이어본딩단계와, 상기 반도체칩, 전도성와이어 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 가요성회로기판의 상면 및 상기 캐리어프레임의 개구부를 봉지하는 수지봉지부형성단계와, 상기 가요성회로기판의 하부에 입/출력단자인 전도성볼을 융착하는 전도성볼융착단계와, 상기 가요성회로기판에서 각각의 BGA패키지 유닛으로 분리하는 싱귤레이션 단계와, 상기 캐리어프레임에서 개구부를 통해 돌출된 수지봉지부의 상단을 타격하여 캐리어프레임과 가요성회로기판을 분리하는 캐리어프레임분리단계로 이루어진 가요성회로기판을 이용한 BGA패키지 제조 방법에 있어서, 상기 캐리어프레임의 개구부는 내주연에 상협하광형(上狹下廣形)의 경사면이 형성된 것을 이용하는 것을 특징으로 한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 종래 기술과 중복되는 내용은 생략하고 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도4는 본 발명에 의한 가요성회로기판을 이용한 BGA패키지를 도시한 단면도이다.
도시된 바와 같이 본 발명에 의한 가요성회로기판을 이용한 BGA패키지(100)의 구성은 종래와 같이 각종 전자 회로 및 배선이 적층되어 있고 표면에는 다수의 입/출력패드(10a)가 형성되어 있는 반도체칩(10)과, 상기 반도체칩(10)의 저면에 접착제(20)가 개재된 채 가요성수지필름(41)상에 본드핑거(43), 랜드(44) 및 회로패턴(42)이 형성되어 접착된 가요성회로기판(40)과, 상기 반도체칩(10)의 입/출력패드(10a)와 상기 가요성수지필름(41)의 본드핑거(43)를 연결하는 전도성와이어(50)와, 상기 반도체칩(10) 및 전도성와이어(50) 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 봉지하여 형성된 수지봉지부(60)와, 상기 가요성수지필름(41)의 회로패턴(42)에 연결된 랜드(44)에 메인보드로의 입/출력단자로써 융착된 전도성볼(70)로 구성되어 있다.
여기서 본 발명의 특징적 구성은 상기 가요성회로기판(40)의 상면을 봉지하여 형성된 수지봉지부(60)의 외주연에 일정한 각도(α,β)를 이루도록 다단으로 경사면(60a,60b)이 형성되어 있는 것이다. 즉, 수지봉지부(60)의 상단에서 하단을 향해 2단으로 경사면(60a,60b)이 형성되어 있으며 상단 면적이 하단 면적보다 작게 형성되어 상협하광형(上狹下廣形)으로 형성되어 있다. 이렇게 수지봉지부(60)의 외주연에 형성된 다단의 경사면(60a,60b)은 BGA패키지에 전도성볼 융착시, 메인보드에 실장시 또는 메인보드에 실장된후 전기적 작동을 할때 발생하는 고열에 의해 상기 수지봉지부(60)가 휘어지려는 힘을 완충시키게 된다. 그럼으로써 결국 BGA패키지(100) 전체의 휨 현상을 억제하게 되고 수지봉지부(60)의 크랙 현상을 억제하게 되는 것이다.
한편, 도5a내지 도5c를 참조하여 본 발명에 의한 가요성회로기판을 이용한 BGA패키지의 제조 방법을 설명하면 종래와 같이 가요성회로기판(40)의 회로패턴(42)에 대응하는 크기로 개구부(81)가 형성된 캐리어프레임(80)을 가요성회로기판(40)에 접착층(90)을 개재하여 접착시키는 캐리어프레임접착단계와, 상기 캐리어프레임(80)의 개구부(81)를 통해 외부로 노출된 가요성회로기판(40)의 회로패턴(42) 중앙부에 접착제(30)를 개재하여 반도체칩(10)을 접착시키는 반도체칩접착단계와, 상기 반도체칩(10)의 입/출력패드(10a)와 가요성회로기판(40)의 회로패턴(42)을 전도성와이어(50)로 연결시키는 와이어본딩단계와, 상기 반도체칩(10), 전도성와이어(50)등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 가요성회로기판(40)의 상면 및 상기 캐리어프레임(80)의 개구부(81)를 봉지하는 수지봉지부형성단계와, 상기 가요성회로기판(40)의 하부에 입/출력단자인 전도성볼(70)을 융착하는 전도성볼융착단계와, 상기 가요성회로기판(40)에서 각각의 BGA패키지(100) 유닛으로 분리하는 싱귤레이션 단계, 상기 캐리어프레임(80)에서 개구부(81)를 통해 돌출된 수지봉지부(60)의 상단을 타격하여 캐리어프레임(80)과 가요성회로기판(40)을 분리하는 캐리어프레임분리단계로 이루어져 있다.
여기서 본 발명의 특징적인 제조 방법은 상기 가요성회로기판(40)의 상면에 접착되는 캐리어프레임(80)의 개구부(81)를 도5a에 도시된 바와 같이 상부의 길이(L1)가 하부의 길이(L2)보다 작은 상협하광형의 경사면(81a)을 형성하는데 있다. 이와 같이 경사면(81a)이 형성된 개구부(80)를 갖는 캐리어프레임(80)이 접착층(90)이 개재되어 가요성회로기판(40)에 접착된후 봉지수단으로 봉지되면 BGA패키지의 수지봉지부(60)는 그 외주연에 일정한 경사면(α,β)을 갖는 2단의 경사면(60a,60b)이 자연스럽게 형성된다. 이렇게 경사면(60a,60b)이 형성되면 도5c에 도시한 바와 같이 캐리어프레임(80)과 가요성회로기판(40)의 분리시 상기 수지봉지부(60)가 캐리어프레임(80)에 의해 어떠한 영향도 받지 않고 자연스럽게 이탈됨으로써 수지봉지부(60)에 크랙이 발생되지 않는다. 여기서 상기 캐리어프레임(80)의 개구부(81)는 종래와 같이 에칭방법을 사용하지 않았으며 대신에 스탬핑방법을 이용하여 상협하광형의 경사면(81a)을 갖도록 형성한다.
이상에서와 같이 본 발명은 비록 상기 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 당업자에 의해 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 가요성회로기판을 이용한 BGA패키지의 제조 방법에 의하면, BGA패키지의 수지봉지부 외주연이 다단의 경사면으로 형성됨으로써 휨 현상을 방지하는 동시에, 제조시 캐리어프레임의 개구부 형상을 상협하광형의 경사면을 갖도록 함으로써 캐리어프레임에서 수지봉지부가 용이하게 이탈되는 동시에 그 외주연에는 어떠한 크랙도 발생하지 않는 효과가 있다.
Claims (1)
- 가요성회로기판(40)의 회로패턴(42)에 대응하는 크기로 개구부(81)가 형성된 캐리어프레임(80)을 가요성회로기판(40)에 접착층(90)을 개재하여 접착시키는 캐리어프레임접착단계와, 상기 캐리어프레임(80)의 개구부(81)를 통해 외부로 노출된 가요성회로기판(40)의 회로패턴(42)의 중앙부에 접착제(30)를 개재하여 반도체칩(10)을 접착시키는 반도체칩접착단계와, 상기 반도체칩(10)의 입/출력패드(10a)와 가요성회로기판(40)의 회로패턴(42)을 전도성와이어(50)로 연결시키는 와이어본딩단계와, 상기 반도체칩(10), 전도성와이어(50) 등을 외부의 환경으로부터 보호하기 위해 봉지수단으로 가요성회로기판(40)의 상면 및 상기 캐리어프레임(80)의 개구부(81)를 봉지하는 수지봉지부(60)의 형성단계와, 상기 가요성회로기판(40)의 하부에 입/출력단자인 전도성볼(70)을 융착하는 전도성볼융착단계와, 상기 가요성회로기판(40)에서 각각의 BGA패키지 유닛으로 분리하는 싱귤레이션 단계와, 상기 캐리어프레임(80)에서 개구부(81)를 통해 돌출된 수지봉지부(60)의 상단을 타격하여 캐리어프레임(80)과 가요성회로기판(40)을 분리하는 캐리어프레임분리단계로 이루어진 가요성회로기판을 이용한 BGA패키지 제조 방법에 있어서,상기 캐리어프레임접착단계는 상기 캐리어프레임(80)의 개구부(81)가 상부에서 하부 외측 방향으로 기울어진 형태의 경사면(81a)으로 된 것을 가요성회로기판(40)에 접착시키는 것을 특징으로 하는 가요성회로기판을 이용한 볼그리드어레이 반도체패키지의 제조 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970079232A KR100419950B1 (ko) | 1997-12-30 | 1997-12-30 | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970079232A KR100419950B1 (ko) | 1997-12-30 | 1997-12-30 | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990059037A KR19990059037A (ko) | 1999-07-26 |
KR100419950B1 true KR100419950B1 (ko) | 2004-06-14 |
Family
ID=37323369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970079232A KR100419950B1 (ko) | 1997-12-30 | 1997-12-30 | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100419950B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100794865B1 (ko) * | 2006-04-28 | 2008-01-14 | 킹맥스 디지탈 인코포레이티드 | 멀티-메모리 카드 팩키지 구조 및 이의 제조 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5967659A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 半導体装置 |
-
1997
- 1997-12-30 KR KR1019970079232A patent/KR100419950B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5967659A (ja) * | 1982-10-12 | 1984-04-17 | Hitachi Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
KR19990059037A (ko) | 1999-07-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100260997B1 (ko) | 반도체패키지 | |
KR0169820B1 (ko) | 금속 회로 기판을 갖는 칩 스케일 패키지 | |
US6544812B1 (en) | Single unit automated assembly of flex enhanced ball grid array packages | |
US6894229B1 (en) | Mechanically enhanced package and method of making same | |
US20040188818A1 (en) | Multi-chips module package | |
US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
KR100419950B1 (ko) | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 | |
KR100443516B1 (ko) | 적층 패키지 및 그 제조 방법 | |
KR100230921B1 (ko) | CSP(Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법 | |
KR100351920B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
KR100708052B1 (ko) | 반도체패키지 | |
KR100444175B1 (ko) | 볼그리드 어레이 적층칩 패키지 | |
KR100251860B1 (ko) | Csp (칩 스케일 패키지)의 구조 및 제조방법 | |
KR100520443B1 (ko) | 칩스케일패키지및그제조방법 | |
KR100197876B1 (ko) | 반도체 패키지 및 그 제조방법 | |
US20030214019A1 (en) | Packaging system for semiconductor devices | |
KR100226106B1 (ko) | 리드프레임을 이용한 볼그리드어레이반도체패키지 및 그 제조방법 | |
KR200159861Y1 (ko) | 반도체 패키지 | |
KR100369501B1 (ko) | 반도체패키지 | |
KR100216845B1 (ko) | CSP ( Chip Scale Package ; 칩 스케일 패키지)의 구조 및 제조방법 | |
KR20010009995A (ko) | 요홈이 구비된 기판을 포함하는 반도체 패키지 | |
JP3127948B2 (ja) | 半導体パッケージ及びその実装方法 | |
KR100612761B1 (ko) | 칩 스케일 적층 칩 패키지 | |
KR100237329B1 (ko) | 칩 스케일 반도체 패키지의 구조 및 제조 방법 | |
KR20040013736A (ko) | 반도체 패키지 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130206 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20140204 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20150209 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |