KR101247389B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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유이치 요시다
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

반도체칩 적층형의 반도체 장치에 있어서의 가로 세로 치수의 소형화를 도모한다.
리드 프레임 (10) 의 칩 탑재용 다이패드 (11) 상에서, 이 다이패드 (11) 내에 들어가도록 4 단의 제 1, 제 2, 제 3, 제 4 반도체칩 (20-1∼20-4) 이 중간에 절연성의 스페이서 (30) 를 개재시켜 어긋나게 적층되고, 전체가 수지 밀봉부재 (40) 에 의해 밀봉되어 있다. 상측의 반도체칩 (20-2, 20-4) 과 하측의 반도체칩 (20-1, 20-3) 의 신호의 수수 (授受) 는 와이어 (31) 에 의해 접속된 복수의 전극 패드를 통해 실시된다. 제 2 및 제 3 반도체칩 (20-2, 20-3) 의 단부인 제 1 변 (20-2a, 20-3a) 은 겹쳐지도록 배치되어 있다.
Figure R1020060026998
리드 프레임, 전극 패드, 반도체 적층, 와이어 본딩, 스페이서

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1 은 본 발명의 실시예 1 을 나타내는 반도체칩 적층형의 반도체 장치의 개략적 단면도.
도 2 는 도 1 중의 반도체칩 (20-1) 의 개략의 확대 구성도.
도 3 은 도 1 중의 제 1, 제 2 반도체칩 (20-1, 20-2) 의 전기적 접속 상태를 나타내는 확대 평면도.
도 4 는 본 발명의 실시예 2 를 나타내는 반도체칩 적층형의 반도체 장치의 개략적 단면도.
도 5 는 본 발명의 실시예 3 을 나타내는 반도체칩 적층형의 반도체 장치의 개략의 구성도.
※도면의 주요부분에 대한 부호의 설명
10 리드 프레임
11 다이패드
11a, 11b 단부 (端部)
12, 13 외부 단자
14 관통구멍
20-1∼20-4 반도체칩
20-1a, 20-1b∼20-4a, 20-4b 변 (邊)
22-1∼22-4 내부 회로
23-1∼23-4, 24-1∼24-4 입출력 회로
25-1∼25-4 배선
26-1∼26-4, 27-1∼27-4, 28-1∼28-4 전극 패드
30 스페이서
31 와이어
40 수지 밀봉부재
[특허문헌 1] 일본 공개특허공보 평4-116859호
[특허문헌 2] 일본 공개특허공보 2000-58743호
본 발명은, 복수의 반도체칩을 적층한 반도체칩 적층형의 반도체 장치와 그 제조 방법에 관한 것이다.
종래, 반도체 메모리 등의 반도체 장치에서는, 메모리의 대용량화나 다기능화 등을 도모하기 위해, 복수의 반도체칩을 적층한 반도체칩 적층형 (멀티칩 패키지) 의 반도체 장치가 알려져 있고, 예를 들어, 상기 문헌에 기재되는 장치가 있었 다.
특허문헌 1 의 도 2 에는 리드 프레임의 다이패드 상에, 반도체 메모리용의 제 1, 제 2 반도체칩을 어긋나게 적층한 반도체 장치의 기술이 기재되어 있다. 이 반도체 장치에서는 다이패드 상에 제 1 반도체칩이 고정되고, 이 제 1 반도체칩의 표면의 단부 (端部) 에 설치된 전극 패드를 피하기 위해, 어긋나게 이 제 1 반도체칩 상에 제 2 반도체칩이 고정되어 있다. 제 1, 제 2 반도체칩의 표면의 전극 패드는 와이어 (금속 세선) 에 의해, 리드 프레임의 외부 단자에 접속되고, 이들 전체가 수지 (樹脂) 에 의해 밀봉되어 있다.
특허문헌 2 의 도 1 에는 적층하기 위한 거의 동일 치수의 제 1 및 제 2 반도체칩 사이에 절연 스페이서를 끼움으로써, 제 2 반도체칩 아래에 숨은 제 1 반도체칩 표면의 전극 패드로의 와이어 본딩 (와이어 접속) 을 가능하게 한 반도체칩 적층형의 반도체 장치의 기술이 기재되어 있다.
반도체 메모리의 대용량화 등의 요구에 따라, 기존의 반도체칩에서 대용량화 등을 실현하기 위해 멀티칩의 패키지를 실시할 필요가 있고, 필요에 따라 2 개가 아닌, 3 개나 4 개, 혹은 그 이상의 수의 반도체칩을 적층하지 않으면 안 된다.
그러나, 특허문헌 1 에 기재된 반도체 장치와 같이, 다수의 반도체칩을 계단형상으로 어긋나게 적층하면, 패키지의 가로 폭이 커지게 된다.
또한, 특허문헌 2 에 기재된 반도체 장치와 같이, 각 반도체칩 사이에 절연 스페이서를 넣어서 다수의 반도체칩을 적층하면, 패키지의 높이 (두께) 가 커지게 된다.
본 발명은, 이러한 종래 기술의 과제를 해결하고, 반도체칩의 적층수가 증가해도, 반도체 장치의 가로 세로의 치수의 소형화가 가능한 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치에서는, 동일한 구성을 갖는 제 1, 제 2, 제 3, 제 4 반도체칩을 갖고 있다. 각 반도체칩은, 제 1 변을 따라 형성된 제 1 전극 패드, 상기 제 1 변에 대향하는 제 2 변을 따라 형성된 제 2 전극 패드, 및 상기 제 2 전극 패드를 따라 형성됨과 함께, 제 1 전극 패드와 전기적으로 접속된 제 3 전극 패드가 표면에 형성되어 있다. 상기 제 1 반도체칩은, 다이패드 상에 배치되어 있다.
상기 제 1 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 2 반도체칩이 상기 제 1 반도체칩 상에 배치되고, 상기 제 2 반도체칩의 상기 제 1, 제 2 및 제 3 전극 패드를 노출시키도록 스페이서가 배치되어 있다. 상기 스페이서 상에 상기 제 3 반도체칩이 배치되고, 상기 제 3 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 4 반도체칩이 상기 제 3 반도체칩 상에 배치되어 있다.
상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리 전기적으로 접속됨과 함께, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리 전기적으로 접속되고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드가 외부 단자에 전기적으로 접속됨과 함께, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드가 외부 단자에 전기적으로 접속되어 있다. 그리고, 상기 제 1, 제 2, 제 3, 제 4 반도체칩, 상기 다이패드, 상기 스페이서 및 상기 외부 단자가 수지로 밀봉되어, 상기 외부 단자의 일부가 노출되고 있다.
본 발명의 반도체 장치의 제조 방법은, 동일한 구성을 갖는 제 1, 제 2, 제 3, 제 4 반도체칩과, 다이패드 및 이 근방에 배치된 제 1 및 제 2 외부 단자를 갖는 반도체 장치의 제조 방법이다. 상기 각 반도체칩은, 제 1 변을 따라 형성된 제 1 전극 패드, 상기 제 1 변에 대향하는 제 2 변을 따라 형성된 제 2 전극 패드, 및 상기 제 2 전극 패드를 따라 형성됨과 함께 상기 제 1 전극 패드와 전기적으로 접속된 제 3 전극 패드가 표면에 형성되어 있다.
그리고, 상기 제 1 반도체칩의 이면 (裏面) 을 상기 다이패드 상에 고정시키는 공정, 상기 제 1 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 1 반도체칩의 표면에 상기 제 2 반도체칩의 이면을 고정시키는 공정, 상기 제 2 반도체칩의 상기 제 1, 제 2 및 제 3 전극 패드를 노출시키도록 상기 제 2 반도체칩의 표면에 스페이서를 고정시키는 공정, 상기 제 3 반도체칩의 이면을 상기 스페이서 상에 고정시키는 공정, 및 상기 제 3 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 3 반도체칩의 표면에 상기 제 4 반도체칩의 이면을 고정시키는 공정을 갖고 있다.
게다가, 상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리를 와이어에 의해 접속하고, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리를 와이어에 의해 접속하고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드를 와이어에 의해 상기 제 1 외부 단자에 접속하고, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드를 와이어에 의해 상기 제 2 외부 단자에 접속하는 공정과, 상기 제 1, 제 2 외부 단자의 일부가 노출하도록 상기 제 1, 제 2, 제 3, 제 4 반도체칩, 상기 다이패드, 상기 스페이서 및 상기 제 1, 제 2 외부 단자를 수지로 밀봉하는 공정을 갖고 있다.
본 발명의 최선의 실시형태의 반도체 장치에서는, 동일한 구성을 갖는 제 1, 제 2, 제 3, 제 4 반도체칩을 갖고 있다. 각 반도체칩은, 제 1 변을 따라 형성된 제 1 전극 패드, 상기 제 1 변에 대향하는 제 2 변을 따라 형성된 제 2 전극 패드, 및 상기 제 2 전극 패드를 따라 형성됨과 함께 상기 제 1 전극 패드와 전기적으로 접속된 제 3 전극 패드가 표면에 형성되어 있다. 상기 제 1 반도체칩은, 다이패드 상에 배치되어 있다.
상기 제 1 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 2 반도체칩이 상기 제 1 반도체칩 상에 배치되고, 상기 제 2 반도체칩의 상기 제 1, 제 2 및 제 3 전극 패드를 노출시키도록 스페이서가 배치되어 있다. 상기 스페이서 상에 상기 제 3 반도체칩이 배치되고, 상기 제 3 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 4 반도체칩이 상기 제 3 반도체칩 상에 배치되어 있다.
상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리 와이어로 접속됨과 함께, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리 와이어로 접 속되고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드가 와이어로 외부 단자에 접속됨과 함께, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드가 와이어로 외부 단자에 접속되어 있다. 그리고, 상기 제 1, 제 2, 제 3, 제 4 반도체칩, 상기 다이패드, 상기 스페이서 및 상기 외부 단자가 수지로 밀봉되고, 상기 외부 단자의 일부가 노출해 있다.
실시예 1
(실시예 1 의 구조)
도 1 은, 본 발명의 실시예 1 을 나타내는 반도체칩 적층형의 반도체 장치의 개략적 단면도이다.
이 반도체칩 적층형의 반도체 장치는, 리드 프레임 (10) 의 칩 탑재용 다이패드 (11) 상에서 이 다이패드 (11) 내에 들어가도록 4 단의 제 1, 제 2, 제 3, 제 4 반도체칩 (20-1∼20-4) 이 중간에 절연성의 스페이서 (30) 를 개재시켜 어긋나게 적층되고, 전체가 수지 밀봉부재 (40) 에 의해 밀봉되어 있다.
리드 프레임 (10) 의 칩 탑재용의 다이패드 (11) 는, 도시하지 않은 프레임 본체로부터, 예를 들어 2 단계로 떨어뜨린 지지편에 의해 연결되어 지지되고, 두께, 예를 들어 125∼150㎛ 정도의 거의 사각형을 하고 있다. 다이패드 (11) 의 제 1 단부 (11a) 의 근방에는 도시하지 않은 지지편에 의해 프레임 본체에 연결되어 지지된 복수의 제 1 외부 단자 (12) 가 배치됨과 함께, 제 1 단부 (11a) 에 대향하는 제 2 단부 (11b) 의 근방에 복수의 제 2 외부 단자 (13) 가 배치되어 있다. 각 외부 단자 (12, 13) 는 두께, 예를 들어 125∼150㎛ 정도의 리드편으로 이루어 지고, 외부단자의 내측이 이너 리드부, 외측이 아우터 리드부로 되어 있다. 이 각 외부 단자 (12, 13) 의 높이는, 제 3 반도체칩 (20-3) 의 이면의 높이와 제 2 반도체칩 (20-2) 의 표면의 높이 사이에 설정되어 있다.
다이패드 (11) 상에 탑재되는 각 제 1∼ 제 4 반도체칩 (20-1∼20-4) 은, 규소 등으로 형성된 반도체 메모리 등의 집적 회로칩이고, 거의 동일 외형 치수를 갖고, 두께가 예를 들어 290㎛ 정도이고, 또한, 다이패드 (11) 보다도 작은 면적의 사각형을 하고 있다. 각 반도체칩 (20-1∼20-4) 의 표면에서, 대향하는 양단부의 제 1 변 (20-1a∼20-4a) 및 제 2 변 (20-1b∼20-4b) 의 근방에는, 외부 인출 전극인 복수의 전극 패드가 각각 매설되고, 이들의 전극 패드가 반도체칩 표면의 개구부로부터 노출되어 있다.
다이패드 (11) 상에는 제 1 반도체칩 (20-1) 의 이면이 접착제 등에 의해 고정되고, 이 제 1 반도체칩 (20-1) 의 표면에, 가로 방향으로 어긋난 제 2 반도체칩 (20-2) 의 이면이 접착제 등에 의해 고정되어 있다. 게다가, 제 2 반도체칩 (20-2) 의 표면에는 비전도성 규소 화합물 등의 절연성의 스페이서 (30) 를 통해, 제 3 반도체칩 (20-3) 의 이면이 접착제 등에 의해 고정되고, 제 3 반도체칩 (20-3) 의 표면에, 가로 방향으로 어긋난 제 4 반도체칩 (20-4) 의 이면이 접착제 등에 의해 고정되어 있다. 절연성의 스페이서 (30) 는 두께가, 예를 들어 각 반도체칩 (20-1∼20-4) 의 약 절반 (150㎛) 정도로, 각 반도체칩 (20-1∼20-4) 보다도 작은 면적의, 예를 들어 사각형을 하고 있다.
다이패드 (11), 제 1, 제 2 반도체칩 (20-1, 20-2), 스페이서 (30), 및 제 3, 제 4 반도체칩 (20-3, 20-4) 의 적층 상태는, 예를 들어, 다이패드 (11) 의 표면의 양단부 (11a, 11b) 내에 들어가도록, 제 1 반도체칩 (20-1) 이 고정되어 있다. 제 2 반도체칩 (20-2) 은 이 단부인 제 1 변 (20-2a) 이 제 1 반도체칩 (20-1) 의 단부인 제 1 변 (20-1a) 으로부터 돌출하고, 또한, 제 1 반도체칩 (20-1) 의 표면의 제 2 변 (20-1b) 의 근방의 전극 패드가 노출하도록 이 제 1 반도체칩 (20-1) 의 표면에 고정되어 있다. 스페이서 (30) 는 제 2 반도체칩 (20-2) 의 표면의 양변 (20-2a, 20-2b) 근방의 전극 패드가 노출하도록, 이 제 2 반도체칩 (20-2) 의 표면에 접착제 등으로 고정되어 있다. 제 3 반도체칩 (20-3) 은 이 단부인 제 1 변 (20-3a) 이 제 2 반도체칩 (20-2) 의 단부인 제 1 변 (20-2a) 에 평면에서 보았을 때 (즉, 상면에서 보았을 때) 겹쳐지도록, 스페이서 (30) 상에 접착제 등으로 고정되어 있다. 또한, 제 4 반도체칩 (20-4) 은, 이 단부인 제 1 변 (20-4a) 이 다이패드 (11) 의 단부 (11a) 내이고, 제 3 반도체칩 (20-3) 의 단부인 제 1 변 (20-3a) 으로부터 돌출하고, 또한, 제 3 반도체칩 (20-3) 의 표면의 제 2 변 (20-3b) 의 근방의 전극 패드가 노출되도록, 이 제 3 반도체칩 (20-3) 의 표면에 고정되어 있다.
예를 들어, 제 1 반도체칩 (20-1) 은 와이어 (31) 에 의해, 제 2 반도체칩 (20-2) 및 제 2 외부 단자 (13) 에 접속되고, 제 2 반도체칩 (20-2) 이 와이어 (31) 에 의해, 제 1 외부 단자 (12) 에 접속되고, 제 3 반도체칩 (20-3) 이 와이어 (31) 에 의해, 제 4 반도체칩 (20-4) 및 제 2 외부 단자 (13) 에 접속되어 있다.
이들의 다이패드 (11), 제 1∼제 4 반도체칩 (20-1∼20-4), 스페이서 (30), 와이어 (31), 및, 외부 단자 (12, 13) 가 수지 밀봉부재 (40) 에 의해 수지 밀봉되고, 전극 취출을 위해, 외부 단자 (12, 13) 의 일부인 아웃터 리드 부분이 노출되어 있다.
도 2 (a), 2 (b) 는 도 1 중의 반도체칩 (예를 들어, 제 1 반도체칩 (20-1)) 의 개략의 확대 구성도이고, 도 2 (a) 는 그 확대 평면도 (상면도), 및 도 2 (b) 는 도 2 (a) 중의 A1-A2 선 확대 단면도이다.
제 1 반도체칩 (20-1) 은 거의 사각형의 반도체 (예를 들어, 규소) 등의 기판 (21-1) 을 갖고, 이 기판 (21-1) 내에 반도체 메모리 등의 집적 회로로 이루어지는 내부 회로 (22-1) 가 형성되어 있다. 기판 (21-1) 내의 제 1 변 (20-1a) 가까이에는 제 1 입출력 회로 (23-1) 가, 제 2 변 (20-1b) 가까이에는 제 2 입출력 회로 (24-1) 가, 각각 형성되어 있다. 입출력 회로 (23-1, 24-1) 는, 외부로부터의 입력 전압 (예를 들어, 5.0V) 을 내부 전압 (예를 들어, 3.3V) 으로 변환하는 등의 인터페이스를 실시하는 회로이다. 이 내부 회로 (22-1) 및 입출력 회로 (23-1, 24-1) 상에는 배선 (25-1) 이 형성되고, 이 배선 (25-1) 을 통해 내부 회로 (22-1) 와 입출력 회로 (23-1, 24-1) 가 전기적으로 접속되어 있다.
배선 (25-1) 에는, 제 1 변 (20-1a) 을 따라 외부 접속용의 복수의 제 1 전극 패드 (26-1) 가 형성되고, 이것에 대향하는 제 2 변 (20-1b) 을 따라 외부 접속용의 복수의 제 2 전극 패드 (27-1) 가 형성되고, 추가로 복수의 제 1 전극 패드 (26-1) 와 복수의 제 2 전극 패드 (27-2) 사이의 이 복수의 제 2 전극 패드 (27-1) 가까이에 이것을 따라 반도체칩 간 접속용의 복수의 제 3 전극 패드 (28-1) 가 형 성되어 있다. 각 전극 패드 (26-1, 27-1, 28-1) 는, 배선 (25-1) 의 단부를 크게 형성한 것이다. 복수의 제 1 전극 패드 (26-1) 및 복수의 제 2 전극 패드 (27-1) 는, 외부에 대해 신호의 입출력을 실시하는 패드이고, 각 입출력 회로 (23-1, 24-1) 내에 설치한 도시하지 않은 보호 소자에 접속되어 정전 방전 (ESD) 등의 대책이 실시되고 있다.
복수의 제 1 전극 패드 (26-1) 는, 배선 (25-1) 을 통해 제 1 입출력 회로 (23-1) 에 전기적으로 접속되고, 이 제 1 입출력 회로 (23-1) 가 배선 (25-1) 을 통해 복수의 제 3 전극 패드 (28-1) 중의 소정의 패드 (28-1a) 에 전기적으로 접속되어 있다. 복수의 제 3 전극 패드 (28-1) 중의 다른 패드 (28-1b) 는, 배선 (25-1) 을 통해 제 2 입출력 회로 (24-1) 에 전기적으로 접속되고, 이 제 2 입출력 회로 (24-1) 가 배선 (25-1) 을 통해 복수의 제 2 전극 패드 (27-1) 에 전기적으로 접속되어 있다. 복수의 제 3 전극 패드 (28-1a) 에는 복수의 제 1 전극 패드 (26-1) 로부터의 입력 신호가 제 1 입출력 회로 (23-1) 를 통해서 입력되고, 다른 복수의 제 3 전극 패드 (28-1b) 에는 복수의 제 2 전극 패드 (27-1) 로부터의 입력 신호가 제 2 입출력 회로 (24-1) 를 통해서 입력된다.
배선 (25-1) 상은 칩을 보호하기 위한 절연막 (29-1) 에 의해 덮여있다. 각 전극 패드 (26-1, 27-1, 28-11) 는 절연막 (29-1) 의 표면의 개구부로부터 노출되어 있다.
또, 도시하지 않지만, 다른 제 2, 제 3, 제 4 반도체칩 (20-2∼20-4) 도 제 1 반도체칩 (20-1) 과 동일하게, 기판 (21-2∼21-4), 내부 회로 (22-2∼22-4), 제 1 입출력 회로 (23-2∼23-4), 제 2 입출력 회로 (24-2∼24-4), 배선 (25-2∼25-4), 제 1 전극 패드 (26-2∼26-4), 제 2 전극 패드 (27-2∼27-4), 제 3 전극 패드 (28-2∼28-4), 및, 절연막 (29-2∼29-4) 에 의해 각각 구성되어 있다.
도 3 은, 도 1 중의 제 1, 제 2 반도체칩 (20-1, 20-2) 의 전기적 접속 상태를 나타내는 확대 평면도이다.
제 2 반도체칩 (20-2) 에 있어서의 복수의 제 1 전극 패드 (26-2) 가 복수의 와이어 (31) 에 의해, 복수의 제 1 외부 단자 (12) 에 전기적으로 접속되고, 복수의 제 3 전극 패드 (28-2a, 28-2b) 가 복수의 와이어 (31) 에 의해, 하측의 제 1 반도체칩 (20-1) 에 있어서의 복수의 제 3 전극 패드 (28-1a, 28-1b) 에 전기적으로 접속되고, 복수의 제 2 전극 패드 (27-1) 가 복수의 와이어 (31) 에 의해, 복수의 제 2 외부 단자 (13) 에 전기적으로 접속되어 있다.
상측의 제 2 반도체칩 (20-2) 과 하측의 제 1 반도체칩 (20-1) 의 신호의 수수 (授受) 는, 복수의 제 3 전극 패드 (28-2, 28-1) 를 통해 실시된다. 제 1 외부 단자 (12) 로부터 상측의 제 1 전극 패드 (26-2) 에 입력된 신호는, 제 1 입출력 회로 (23-2) 및 제 3 전극 패드 (28-2a, 28-1a) 를 통해, 하측의 제 1 반도체칩 (20-1) 의 내부 회로 (22-1) 에 입력되고, 소정의 전기적 처리가 실시된다. 제 2 외부 단자 (13) 로부터 하측의 제 2 전극 패드 (27-1) 에 입력된 신호는 제 2 입출력 회로 (24-1) 및 제 3 전극 패드 (28-1b, 28-2b) 를 통해, 상측의 제 2 반도체칩 (20-2) 의 내부 회로 (22-2) 에 입력되어 소정의 전기적 처리가 행해진다. 제 3 전극 (28-1, 28-2) 을 통해 내부 회로 (28-1, 28-2) 에 입력되는 경우는, 제 2 입출력 회로 (24-1, 24-2) 를 통하지 않고 직접 입력된다. 따라서, 각 반도체칩 (20-1, 20-2) 에서의 소비 전력은 각각 입출력 회로 (24-1, 24-2) 를 통해 신호를 입력하는 경우에 비해 감소한다.
또, 제 3, 제 4 반도체칩 (20-3, 20-4) 의 전기적 접속 상태 및 동작은 도시하지 않지만, 제 1, 제 2 반도체칩 (20-1, 20-2) 의 전기적 접속 상태 및 동작과 동일하다.
(실시예 1 의 제조 방법)
실시예 1 의 반도체 장치는, 예를 들어, 다음과 같은 제조 공정에 의해 제조된다.
미리, 제 1, 제 2, 제 3, 제 4 반도체칩 (20-1∼20-4) 과, 다이패드 (11) 를 2 단계로 떨어뜨린 리드 프레임 (10) 을 준비해 둔다.
먼저, 다이본딩 공정에서, 제 1 반도체칩 (20-1) 의 이면을 접착제 등에 의해 다이패드 (11) 상에 고정시킨다. 제 1 반도체칩 (20-1) 의 제 2 및 제 3 전극 패드 (27-1, 28-1) 를 노출시킴과 함께, 제 2 반도체칩 (20-2) 의 단부의 제 1 변 (20-2a) 을 돌출하도록 제 1 반도체칩 (20-1) 의 표면에, 제 2 반도체칩 (20-2) 의 이면을 접착제 등에 의해 고정시킨다. 제 2 반도체칩 (20-2) 의 제 1, 제 2 및 제 3 전극 패드 (26-2, 27-2, 28-2) 를 노출시키도록, 이 제 2 반도체칩 (20-2) 의 표면에, 스페이서 (30) 를 접착제 등에 의해 고정한다.
제 2 반도체칩 (20-2) 의 단부인 제 1 변 (20-2a) 에 대해, 제 3 반도체칩 (20-3) 의 단부인 제 1 변 (20-3a) 이 상면에서 보았을 때 겹쳐지도록, 이 제 3 반도체칩 (20-3) 의 이면을, 비전도성 규소 화합물 등의 스페이서 (30) 상에 접착제 등으로 고정시킨다. 제 3 반도체칩 (20-3) 의 제 2, 제 3 전극 패드 (27-3, 28-3) 를 노출시킴과 함께, 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 을 다이패드 (11) 의 단부 (11a) 보다도 내측에 배치하고, 또한, 제 3 반도체칩 (20-3) 의 단부인 제 1 변 (20-3a) 으로부터 돌출하도록, 제 3 반도체칩 (20-3) 의 표면에 이 제 4 반도체칩 (20-4) 의 이면을 접착제 등으로 고정한다.
다음으로, 와이어본딩 공정에서, 제 1 반도체칩 (20-1) 의 제 3 전극 (28-1) 과 제 2 반도체칩 (20-2) 의 제 3 전극 (28-2) 을 와이어 (31) 에 의해 접속하고, 제 3 반도체칩 (20-3) 의 제 3 전극 패드 (28-3) 와 제 4 반도체칩 (20-4) 의 제 3 전극 패드 (28-4) 를 와이어 (31) 에 의해 접속한다. 추가로, 제 2 반도체칩 (20-2) 의 제 1 전극 패드 (26-1) 와 제 4 반도체칩 (20-4) 의 제 1 전극 패드 (26-4) 를 와이어 (31) 에 의해 제 1 외부 단자 (12) 의 이너 리드부에 접속하고, 제 1 반도체칩 (20-1) 의 제 2 전극 패드 (27-1) 와 제 3 반도체칩 (20-3) 의 제 2 전극 패드 (27-3) 를 와이어 (31) 에 의해 제 2 외부 단자 (13) 의 이너 리드부에 접속한다.
수지 밀봉 공정에서, 반도체칩 (20-1∼20-4) 이 탑재된 리드 프레임 (10) 을 금형에 세트하고, 트랜스퍼 몰딩법 등에 의해, 용융한 수지를 금형에 주입하고, 외부 단자 (12, 13) 의 아우터 리드부를 노출시킨 상태에서, 다이패드 (11), 반도체칩 (20-1∼20-4), 스페이서 (30), 와이어 (31), 및 외부 단자 (12, 13) 의 이너 리드부를 수지로 밀봉하여 수지 밀봉부재 (40) 를 형성한다.
그 후, 수지 밀봉부재 (40) 로 밀봉된 리드 프레임 (10) 을 금형으로부터 취출하고, 수지 밀봉부재 (40) 의 강도나, 리드 프레임 (10) 의 연결부 등의 여분인 개소 (箇所) 를 절단하고, 외부 단자 (12, 13) 에서 노출한 아우터 리드부의 선단을 굽힘 가공 등을 하면, 제조 공정이 종료한다.
(실시예 1 의 효과)
본 실시예 1 에서는, 다음의 (1)∼(5) 와 같은 효과가 있다.
(1) 제 2 반도체칩 (20-2) 과 제 3 반도체칩 (20-3) 사이에 스페이서 (30) 를 넣은 것으로, 제 3 반도체칩 (20-3) 을 어긋나지 않게, 제 2 반도체칩 (20-2) 상의 제 1 전극 패드 (26-1) 를 노출시키는 것이 가능하게 된다. 어긋남과 스페이서 (30) 의 양방을 겸비함으로써, 반도체 장치의 평면적의 증대를 막고, 추가로, 두께의 증대도 최소한으로 억제되며, 또한, 반도체칩 (20-1∼20-4) 의 제 1 변 (20-1a∼20-4a) 및 제 2 변 (20-1b∼20-4b) 의 양단으로부터 접속을 실시하는 것이 가능하게 된다.
(2) 상측의 반도체칩 (20-2, 20-4) 과 하측의 반도체칩 (20-1, 20-3) 의 신호의 수수는 복수의 제 3 전극 패드 (28-1∼28-4) 를 통해 실시된다. 제 3 전극 패드 (28-1∼28-4) 를 통해 내부 회로 (22-1∼22-4) 에 입력되는 경우는 제 2 입출력 회로 (24-1∼24-4) 를 통하지 않고 직접 입력된다. 그 때문에, 각 반도체칩 (20-1∼20-4) 에서의 소비 전력은 각각 입출력 회로 (24-1∼24-4) 를 통해 신호를 입력하는 경우에 비하여 감소한다.
(3) 반도체칩 (20-1∼20-4) 과 동일한 재질의 스페이서 (30) 를 사용하면, 수지 밀봉 후의 열의 응력 (應力) 이 균일하게 되고, 반도체 장치의 수율의 향상을 기대할 수 있다.
(4) 제 2 및 제 3 반도체칩 (20-2, 20-3) 의 단부인 제 1 변 (20-2a, 20-3a) 를 겹쳐지도록 배치함으로써, 제 3 반도체칩 (20-3) 의 적층 밸런스를 유지하는 것이 가능하게 되고, 기계적 강도를 향상시킬 수 있다.
(5) 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 으로부터 다이패드 (11) 의 단부 (11a) 를 돌출시킴으로써, 제 3 반도체칩 (20-3) 의 단부인 제 1 변 (20-3a) 으로부터 돌출해 있는 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 에 걸리는 응력을 저감하는 것이 가능하게 되고, 기계적 강도를 향상시킬 수 있다.
실시예 2
도 4 는, 본 발명의 실시예 2 를 나타내는 반도체칩 적층형의 반도체 장치의 개략적 단면도이고, 실시예 1 을 나타내는 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 2 의 반도체칩 적층형의 반도체 장치가 실시예 1 의 반도체 장치와 다른 점은, 스페이서 (30) 의 두께가 외부 단자 (12, 13) 의 두께와 거의 같고, 스페이서 (30) 와 외부 단자 (12, 13) 가 배치되는 위치가 거의 같고, 제 1 반도체칩 (20-1) 의 단부인 제 1 변 (20-1a) 과 제 3 반도체칩 (20-3) 의 단부인 제 1 변 (20-3a) 이 상면에서 보았을 때 겹쳐지도록 고정되고, 추가로, 제 2 반도체칩 (20-2) 의 단부인 제 1 변 (20-2a) 과 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 이 상면에서 보았을 때 겹쳐지도록 고정되어 있는 것이다. 그 밖의 구조 및 제조 방법은, 실시예 1 과 동일하다.
본 실시예 2 에서는, 실시예 1 의 효과 (1), (2), (3), (5) 와 동일한 효과가 있고, 추가로 다음 (6), (7) 과 같은 효과도 있다.
(6) 스페이서 (30) 와 외부 단자 (12, 13) 의 두께가 거의 같고, 스페이서 (30) 와 외부 단자 (12, 13) 가 배치되는 위치가 거의 같기 때문에, 반도체칩 (20-1∼20-4) 이 반도체 장치의 거의 중앙에 배치되게 되고, 수지 밀봉 지 (持) 의 용융 수지의 흐름을 균일하게 하는 것이 가능하게 된다.
(7) 제 1 및 제 3 반도체칩 (20-1, 20-3) 의 단부인 제 1 변 (20-1a, 20-3a) 을 겹쳐지도록 배치하고, 제 2 및 제 4 반도체칩 (20-2, 20-4) 의 단부인 제 1 변 (20-2a, 20-4a) 을 겹쳐지도록 배치하고 있기 때문에, 반도체 장치의 평면적 (平面積) 을 최소로 하는 것이 가능하게 된다.
도 5 (a), 5 (b) 는, 본 발명의 실시예 3 을 나타내는 반도체칩 적층형의 반도체 장치의 개략의 구성도이고, 동일 도 5 (a) 는 전체의 단면도, 및 동일 도 5 (b) 는 다이패드 부분의 평면도이고, 실시예 1 을 나타내는 도 1 중의 요소와 공통의 요소에는 공통의 부호가 부여되어 있다.
본 실시예 3 의 반도체칩 적층형의 반도체 장치가 실시예 1 의 반도체 장치와 다른 점은, 제 1 외부 단자 (12) 로부터 내측의 거리 (L) 의 위치와, 제 2 외부 단자 (13) 로부터 내측의 거리 (L) 의 위치 사이에, 다이패드 (11) 를 배치한 것과, 이 다이패드 (11) 에서 반도체칩 (20-1, 20-2, …) 이 겹쳐지는 영역에, 복수의 슬릿 형상의 관통구멍 (14) 을 설치한 것이다. 또, 관통구멍 (14) 의 형상 은, 사각형, 원형, 삼각형, 별형 등의 여러 가지의 형상을 채용할 수 있다. 그 밖의 구조 및 제조 방법은, 실시예 1 과 동일하다.
본 실시예 3 에서는, 실시예 1 의 효과에 더하여, 다이패드 (11) 에서 반도체칩 (20-1, 20-2, …) 이 겹쳐지는 영역에 관통구멍 (14) 을 설치하였기 때문에, 다음과 같은 효과가 있다.
반도체 장치의 실장시 등에서, 열팽창에 의한 응력이 발생한다. 도 5 에 나타내는 바와 같이, 다이패드 (11) 의 단부 (11a) 로부터, 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 이 돌출해 있는 경우는, 이 돌출부에 그 응력이 집중하는 경향이 있다. 그러나, 다이패드 (11) 에 관통구멍 (14) 을 형성하면, 이 관통구멍 (14) 의 근방에 응력이 집중한다. 다이패드 (11) 에 관통구멍 (14) 을 설치한 경우도, 설치하지 않은 경우도, 반도체 장치 전체에 발생하는 응력은 변하지 않지만, 관통구멍 (14) 을 설치하면, 그 응력 발생 개소를 관통구멍 (14) 의 근방에 집중시킬 수 있다. 또, 여러 장의 반도체칩 (20-1, 20-2, …) 이 적층되는 부분 (즉, 겹쳐지는 영역) 에 관통구멍 (14) 을 설치함으로써, 여러 장의 반도체칩 (20-1, 20-2, …) 에 대해 응력이 걸리기 때문에, 관통구멍 (14) 의 근방에 응력이 집중해도, 1 장에 걸리는 응력을 작게 억제하는 것이 가능하게 되고, 반도체칩 (20-1, 20-2, …) 이 깨질 우려는 없다. 이와 같이, 관통구멍 (14) 을 설치함으로써, 다이패드 (11) 의 단부 (11a) 로부터 제 4 반도체칩 (20-4) 의 단부인 제 1 변 (20-4a) 을 돌출시켜도, 이 돌출부에 걸리는 응력의 집중에 의한 파괴 등을 방지할 수 있고, 실시예 1 과 거의 동일한 효과가 얻어진다.
이러한 관통구멍 (14) 은, 실시예 2 의 다이패드 (11) 에 설치해도, 동일한 작용, 효과가 얻어진다.
또한, 본 실시예 3 에서는, 제 1 외부 단자 (12) 로부터 거리 (L) 의 내측과, 제 2 외부 단자 (13) 로부터 거리 (L) 의 내측의 중앙에, 다이패드 (11) 를 배치하고 있기 때문에, 균등 구조에 의해 기계적 강도를 향상시킬 수 있다.
또, 본 발명은, 상기 실시예 1∼3 에 한정되지 않고, 여러 가지의 변형이 가능하다. 예를 들어, 리드 프레임 (10), 반도체칩 (20-1∼20-4), 스페이서 (30) 등의 형상, 치수, 구조, 재질, 제조 방법 등은 여러 가지의 변경이 가능하다.
본 발명의 반도체 장치 및 그 제조 방법에 의하면, 제 2 반도체칩과 제 3 반도체칩 사이에 스페이서를 넣음으로써, 제 3 반도체칩을 어긋나지 않게 제 2 반도체칩 상의 제 1 전극 패드를 노출하는 것이 가능하게 된다. 어긋남과 스페이서의 양방을 겹쳐 놓음으로써, 반도체 장치의 평면적의 증대를 막고, 추가로 두께의 증대도 최소한으로 억제하고, 또한, 반도체칩의 제 1 및 제 2 변의 양단으로부터 접속을 실시하는 것이 가능하게 된다.

Claims (19)

  1. 제 1 변 (邊) 을 따라 형성된 제 1 전극 패드와, 상기 제 1 변에 대향하는 제 2 변을 따라 형성된 제 2 전극 패드와, 상기 제 2 전극 패드를 따라 형성됨과 함께 상기 제 1 전극 패드와 전기적으로 접속된 제 3 전극 패드가 표면에 형성된 제 1 반도체칩과, 상기 제 1 반도체칩과 동일한 구성을 갖는 제 2, 제 3, 제 4 반도체칩을 갖고,
    다이패드 상에 상기 제 1 반도체칩이 배치되고,
    상기 제 1 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부 (端部) 를 돌출하도록 상기 제 2 반도체칩이 상기 제 1 반도체칩 상에 배치되고,
    상기 제 2 반도체칩의 상기 제 1, 제 2 및 제 3 전극 패드를 노출시키도록 스페이서가 배치되고,
    상기 스페이서 상에 상기 제 3 반도체칩이 배치되고,
    상기 제 3 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 4 반도체칩이 상기 제 3 반도체칩 상에 배치되고,
    상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리 전기적으로 접속됨과 함께, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리 전기적으로 접속되고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드가 외부 단자에 전기적으로 접속됨과 함께, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드 가 외부 단자에 전기적으로 접속되고,
    상기 제 1, 제 2, 제 3, 제 4 반도체칩, 상기 다이패드, 상기 스페이서 및 상기 외부 단자가 수지로 밀봉되고, 상기 외부 단자의 일부가 노출된 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4 반도체칩에는 내부 회로, 제 1 입출력 회로, 및 제 2 입출력 회로가 각각 설치되고,
    상기 제 1 전극 패드는 상기 제 1 입출력 회로에 접속되고, 외부에 대해 신호의 입출력을 실시하는 복수의 패드에 의해 구성되고,
    상기 제 2 전극 패드는 상기 제 2 입출력 회로에 접속되고, 외부에 대해 신호의 입출력을 실시하는 복수의 패드에 의해 구성되고,
    상기 제 3 전극 패드는 상기 내부 회로에 접속됨과 함께 상기 제 1 입출력 회로를 통해 상기 제 1 전극 패드에 접속되고, 다른 상기 반도체칩 사이에서 신호의 수수 (授受) 를 실시하는 패드와, 상기 내부 회로에 접속됨과 함께 상기 제 2 입출력 회로를 통해 상기 제 2 전극 패드에 접속되고, 다른 상기 반도체칩 사이에서 신호의 수수를 실시하는 패드에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서는, 비전도성 규소 화합물로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 스페이서의 두께는, 상기 외부 단자의 두께와 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 수지 밀봉되는 상기 외부 단자의 높이는, 상기 제 3 반도체칩의 이면의 높이와 상기 제 2 반도체칩의 표면의 높이 사이인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체칩의 단부와 상기 제 3 반도체칩의 단부는, 상면에서 보았을 때 겹쳐지도록 배치되고,
    또한 상기 제 2 반도체칩의 단부와 상기 제 4 반도체칩의 단부는, 상면에서 보았을 때 겹쳐지도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체칩의 단부와 상기 제 3 반도체칩의 단부는, 상면에서 보았을 때 겹쳐지도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 4 반도체칩의 단부로부터 상기 다이패드의 단부는, 돌출해 있는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 다이패드에는 관통구멍이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리 와이어에 의해 접속됨과 함께, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리 와이어에 의해 접속되고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드가 와이어에 의해 상기 외부 단자에 접속됨과 함께, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드가 와이어에 의해 다른 상기 외부 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 1 변을 따라 형성된 제 1 전극 패드와, 상기 제 1 변에 대향하는 제 2 변을 따라 형성된 제 2 전극 패드와, 상기 제 2 전극 패드를 따라 형성됨과 함께 상 기 제 1 전극 패드와 전기적으로 접속된 제 3 전극 패드가 표면에 형성된 제 1 반도체칩과, 상기 제 1 반도체칩과 동일한 구성을 갖는 제 2, 제 3 및 제 4 반도체칩과, 다이패드 및 이 근방에 배치된 제 1 및 제 2 외부 단자를 갖는 반도체 장치의 제조 방법으로서,
    상기 제 1 반도체칩의 이면을 상기 다이패드 상에 고정시키는 공정,
    상기 제 1 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 1 반도체칩의 표면에 상기 제 2 반도체칩의 이면을 고정시키는 공정,
    상기 제 2 반도체칩의 상기 제 1, 제 2 및 제 3 전극 패드를 노출시키도록 상기 제 2 반도체칩의 표면에 스페이서를 고정시키는 공정,
    상기 제 3 반도체칩의 표면을 상기 스페이서 상에 고정시키는 공정,
    상기 제 3 반도체칩의 상기 제 2 및 제 3 전극 패드를 노출시킴과 함께, 단부를 돌출하도록 상기 제 3 반도체칩의 표면에 상기 제 4 반도체칩의 이면을 고정시키는 공정,
    상기 제 1 및 제 2 반도체칩의 상기 각 제 3 전극 패드끼리를 와이어에 의해 접속하고, 상기 제 3 및 제 4 반도체칩의 상기 각 제 3 전극 패드끼리를 와이어에 의해 접속하고, 상기 제 2 및 제 4 반도체칩의 상기 각 제 1 전극 패드를 와이어에 의해 상기 제 1 외부 단자에 접속하고, 상기 제 1 및 제 3 반도체칩의 상기 각 제 2 전극 패드를 와이어에 의해 상기 제 2 외부 단자에 접속하는 공정, 및
    상기 제 1, 제 2 외부 단자의 일부가 노출하도록 상기 제 1, 제 2, 제 3, 제 4 반도체칩, 상기 다이패드, 상기 스페이서 및 상기 제 1, 제 2 외부 단자를 수지로 밀봉하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2, 제 3, 제 4 반도체칩에는 내부 회로, 제 1 입출력 회로, 및 제 2 입출력 회로가 각각 설치되고,
    상기 제 1 전극 패드는 상기 제 1 입출력 회로에 접속되고, 외부에 대해 신호의 입출력을 실시하는 복수의 패드에 의해 구성되고,
    상기 제 2 전극 패드는 상기 제 2 입출력 회로에 접속되고, 외부에 대해 신호의 입출력을 실시하는 복수의 패드에 의해 구성되고,
    상기 제 3 전극 패드는 상기 내부 회로에 접속됨과 함께 상기 제 1 입출력 회로를 통해 상기 제 1 전극 패드에 접속되고, 다른 상기 반도체칩 사이에서 신호의 수수를 실시하는 패드와, 상기 내부 회로에 접속됨과 함께 상기 제 2 입출력 회로를 통해 상기 제 2 전극 패드에 접속되고, 다른 상기 반도체칩 사이에서 신호의 수수를 실시하는 패드에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 제 3 반도체칩을 고정시키는 공정에서는, 상기 제 1 반도체칩의 단부에 대해 상기 제 3 반도체칩의 단부가 상면에서 보았을 때 겹쳐지도록 상기 제 2 반도 체칩 상에 고정시키고,
    상기 제 4 반도체칩을 고정시키는 공정에서는, 상기 제 2 반도체칩의 단부에 대해 상기 제 4 반도체칩의 단부가 상면에서 보았을 때 겹쳐지도록 상기 제 3 반도체칩 상에 고정시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 제 3 반도체칩을 고정시키는 공정에서는, 상기 제 2 반도체칩의 단부에 대해 상기 제 3 반도체칩의 단부가 상면에서 보았을 때 겹쳐지도록 상기 제 2 반도체칩 상에 고정시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 제 4 반도체칩을 고정시키는 공정에서는, 상기 제 4 반도체칩의 단부로부터 상기 다이패드의 단부가 돌출하도록, 상기 제 4 반도체칩을 상기 제 3 반도체칩 상에 고정시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 스페이서는, 비전도성 규소 화합물로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 스페이서의 두께는, 상기 제 1, 제 2 외부 단자의 두께와 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 11 항 또는 제 12 항에 있어서,
    상기 수지 밀봉되는 상기 제 1, 제 2 외부 단자의 높이는, 상기 제 3 반도체칩의 이면의 높이와 상기 제 2 반도체칩의 표면의 높이 사이인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 11 항 또는 제 12 항에 있어서,
    상기 다이패드에는 관통구멍이 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
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