KR20100064148A - 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지 - Google Patents

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KR20100064148A
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김성철
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Abstract

본 발명에 따른 도전 부재 및 이를 이용한 반도체 패키지는, 관통홀을 갖는 제1면, 상기 제1면과 대향하며 홈을 갖는 제2면 및 상기 제1면 및 제2면 각각의 서로 대향하는 일측과 연결되는 제3면으로 이루어진 몸체와, 상기 몸체 내에 배치되며, 상기 관통홀 및 상기 홈과 연결되도록 상기 관통홀 및 홈 내측면으로 일부 연장된 회로 배선 및 상기 몸체 내에 배치되어 상기 각 회로 배선 간을 절연하는 절연층을 포함한다.

Description

도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지{CONDUCTIVE MEANS AND SEMICONDUCTOR PACKAGE USING THE SAME AND STACK PACKAGE USING THE SAME}
본 발명은 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩 간을 스택시 전체 크기, 면적 및 높이 증가를 방지한 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지에 관한 것이다.
반도체 산업에서 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전 되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고 성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다.
고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화 를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선 폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
상기와 같은 스택 기술은 스택 된 2개의 칩을 하나의 패키지 내에 내장시키는 방법과 패키징 된 2개의 단품의 패키지를 스택하는 방법이 있다. 그러나, 상기와 같이 2개의 단품의 패키지를 스택하는 방법은 전기·전자 제품의 소형화되는 추세와 더불어 그에 따른 반도체 패키지의 높이의 한계가 있다.
따라서, 하나의 패키지의 2∼3개의 반도체 칩들을 탑재시키는 스택 패키지(Stack Package) 및 멀티 칩 패키지(Multi Chip Package)에 대한 연구가 최근 들어 활발하게 진행되고 있다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 스택된 각 반도체 칩과 기판 간을 전기적으로 연결하기 위한 와이어 본딩시, 서로 인접한 각 와이어 간의 쇼트(Short) 발생을 방지하기 위해 상기 와이어가 여러 방향으로 형성됨으로써, 스택된 반도체 칩에 비해 상대적으로 반도체 패키지의 전체 크기가 증가하게 된다.
또한, 상기와 같은 와이어는 반도체 칩과 기판 간을 각각의 소망하는 신호에 따라 정확하게 선택적으로 연결할 수 있지만, 스택되는 반도체 칩의 갯수가 증가할 수록 그에 따른 와이어의 갯수도 증가하게 되어, 전체 반도체 패키지의 면적을 증 가시키게 된다.
한편, 상기와 같은 전체 반도체 패키지의 크기 및 면적 증가를 방지하기 위해 각 반도체 칩 사이에 스페이서를 개재시키는 방법이 제안되었으나, 이는 스택되는 반도체 칩의 갯수가 증가할 수록 상기 각 반도체 칩 사이에 개재되는 상기 스페이서의 갯수도 증가시키게 되어, 결국 전체 패키지의 높이를 증가시키는 한계를 발생시키게 된다.
본 발명은 전체 크기 증가를 방지한 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 제공한다.
또한, 본 발명은 전체 면적 증가를 방지한 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 제공한다.
게다가, 본 발명은 전체 높이 증가를 방지한 도전 부재 및 이를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 제공한다.
본 발명에 따른 도전 부재는, 관통홀을 갖는 제1면, 상기 제1면과 대향하며 홈을 갖는 제2면 및 상기 제1면 및 제2면 각각의 서로 대향하는 일측과 연결되는 제3면으로 이루어진 몸체; 상기 몸체 내에 배치되며, 상기 관통홀 및 상기 홈과 연결되도록 상기 관통홀 및 홈 내측면으로 일부 연장된 회로 배선; 및 상기 몸체 내에 배치되어 상기 각 회로 배선 간을 절연하는 절연층;을 포함한다.
상기 관통홀, 홈 및 회로 배선은 각각 다수 개가 형성된다.
또한, 본 발명에 따른 반도체 패키지는, 청구항 1의 기재를 갖는 도전 부재; 및 상기 도전 부재가 체결되며, 상기 도전 부재의 관통홀과 대응하는 부분에 본딩패드를 갖는 반도체 칩;을 포함한다.
상기 도전 부재의 관통홀, 홈, 회로 배선과 상기 반도체 칩의 본딩패드는 각각 다수 개가 형성된다.
상기 도전 부재와 상기 반도체 칩 사이에 개재된 절연층을 더 포함한다.
상기 도전 부재는, 상기 도전 부재의 제1, 제2 및 제3면이 상기 반도체 칩의 일면, 타면 및 측면과 각각 대응되도록 체결되는 것을 특징으로 한다.
상기 본딩패드 상에 부착되어, 상기 도전 부재의 회로 배선과 접속되는 외부 접속 단자를 더 포함한다.
게다가, 본 발명에 따른 스택 패키지는, 청구항 3의 기재를 가지며, 수직으로 스택됨과 아울러, 상기 도전 부재를 통해 상호 전기적으로 연결된 적어도 둘 이상의 반도체 패키지;를 포함한다.
상기 도전 부재의 관통홀, 홈, 회로 배선과 상기 반도체 패키지의 본딩패드는 각각 다수 개가 형성된다.
상기 도전 부재와 상기 반도체 패키지 사이에 개재된 절연층을 더 포함한다.
상기 도전 부재는, 상기 도전 부재의 제1, 제2 및 제3면이 상기 반도체 패키지의 반도쳅 칩 상면, 하면 및 측면과 각각 대응되도록 체결되는 것을 특징으로 한다.
상기 스택된 반도체 패키지들은 각 반도체 패키지의 도전 부재들이 직접 연결된 것을 특징으로 한다.
본 발명은 반도체 칩 간을 스택시 반도체 칩의 가장자리를 둘러싸며, 상기 반도체 칩의 본딩패드와 선택적으로 연결되는 도전 부재가 형성되어 반도체 칩 간이 스택됨으로써, 종래 스택 패키지에서의 와이어 본딩에 의해 유발되는 문제점을 원천적으로 방지할 수 있으므로, 전체 패키지의 크기, 면적 및 높이 증가를 방지할 수 있다.
또한, 본 발명은 상기와 같은 도전 부재에 의해 동일한 구성을 갖는 반도체 칩 간이 스택될 수 있으므로, 그에 따른 용이한 칩 셀렉팅을 구현할 수 있다.
게다가, 본 발명은 웨이퍼 레벨 패키지 공정 후, 단품의 반도체 칩 간이 스택됨으로써, 굿-다이만이 선별되어 반도체 칩 간이 스택될 수 있어, 전체 수율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 도전 부재를 설명하기 위해 도시한 단면도이고, 도 2 및 도 3은 본 발명의 실시예에 따른 도전 부재를 설명하기 위해 도시한 평면도로서, 이를 설명하면 다음과 같다.
도 1 내지 도 3에 도시된 바와 같이 본 발명의 실시예에 따른 도전 부 재(108)는, 몸체(103), 회로 배선(105) 및 절연층(107)을 포함한다.
몸체(103)는 제1면(101a), 제2면(101b) 및 제3면(101c)을 포함한다.
여기서, 제1면(101a)은 관통홀(H1)을 갖는다.
제2면(101b)은 관통홀(H1)을 갖는 제1면(101a)과 대향하며, 홈(H2)을 갖는다.
제3면(101c)은 서로 대향하는 제1면(101a) 및 제2면(101b) 각각의 일측과 접속되며, 이때, 이러한 제3면(101c)은 제1면(101a) 및 제2면(101b)과 접속되기 위해 절곡된 형상을 갖는다.
회로 배선(105)은 이러한 몸체(103) 내에 배치되며, 제1면(101a)의 관통홀(H1) 및 제2면(101b)의 홈(H2)과 전기적으로 연결되도록 각각 관통홀(H1) 및 홈(H2) 내측면으로 일부 연장된다.
절연층(107)은 이러한 회로 배선(105)이 형성된 몸체(102) 내에 배치되어, 각 관통홀(H1) 및 홈(H2)과 전기적으로 연결되는 각각의 회로 배선(105) 간을 절연한다.
한편, 이러한 관통홀(H1), 홈(H2) 및 회로 배선(105)은 각각 다수 개가 형성된다.
도 4는 본 발명의 실시예에 따른 도전 부재를 이용한 반도체 패키지를 설명하기 위해 도시한 단면도이고, 도 5는 본 발명의 실시예에 따른 도전 부재를 이용한 반도체 패키지를 설명하기 위해 도시한 평면도로서, 이를 설명하면 다음과 같다.
도 4 및 도 5에 도시된 바와 같이 본 발명의 실시예에 따른 도전 부재를 이용한 반도체 패키지(100)는, 반도체 칩(102), 절연층(106) 및 도전 부재(108)를 포함한다.
반도체 칩(102)은 일면(111a)에 배치된 다수의 본딩패드(104)를 갖는다.
절연층(106)은 반도체 칩(102)의 일면(111a) 및 일면(111a)과 대향하는 타면(111b), 그리고, 반도체 칩(102)의 양 측면(101c), 즉, 반도체 칩(102)의 전체 표면을 감싸는 형태로 배치될 수 있다.
이때, 절연층(106)은 반도체 칩(102)의 전체 표면을 감싸도록 배치시, 반도체 칩(102)의 일면에 배치된 각각의 본딩패드(104)는 노출시키도록 배치된다.
도전 부재(108)는 몸체(103), 회로 배선(105) 및 절연층(107)을 포함한다.
몸체(103)는 제1면(101a), 제2면(101b) 및 제3면(101c)을 포함한다.
여기서, 제1면(101a)은 관통홀(H1)을 갖는다.
제2면(101b)은 관통홀(H1)을 갖는 제1면(101a)과 대향하며, 홈(H2)을 갖는다.
제3면(101c)은 서로 대향하는 제1면(101a) 및 제2면(101b) 각각의 일측과 접속되며, 이때, 이러한 제3면(101c)은 제1면(101a) 및 제2면(101b)과 접속되기 위해 절곡된 형상을 갖는다.
회로 배선(105)은 이러한 몸체(103) 내에 배치되며, 제1면(101a)의 관통홀(H1) 및 제2면(101b)의 홈(H2)과 전기적으로 연결되도록 각각 관통홀(H1) 및 홈(H2) 내측면으로 일부 연장된다.
절연층(107)은 이러한 회로 배선(105)이 형성된 몸체(102) 내에 배치되어, 각 관통홀(H1) 및 홈(H2)과 전기적으로 연결되는 각각의 회로 배선(105) 간을 절연한다.
또한, 도전 부재(108)는, 도전 부재(108)의 제1, 제2 및 제3면(101a, 101b, 101c))이 상기 반도체 칩(102)의 일면(111a), 타면(111b) 및 측면(111c)과 각각 대응되도록 체결되며, 이러한 반도체 칩(102)의 측면을 감싸도록 절곡된 형상으로 형성된다.
이때, 이러한 도전 부재(108)는 도 5에 도시된 바와 같이, 반도체 칩(102)과 기판 간의 소망하는 각 신호에 적합하도록 각 외부 접속 단자(110)와 대응되도록 연결된다.
게다가, 도전 부재(108)는 반도체 칩(102)에 다수의 본딩패드(108) 및 외부 접속 단자가 형성될 경우에도, 소망하는 신호가 연결되도록 이러한 본딩패드(108) 및 외부 접속 단자의 갯수에 대응하여 다수 개의 도전 부재(108)가 형성될 수 있으며, 이 경우, 각각의 반도체 칩(102)에 대한 칩 셀렉팅도 용이하게 구현될 수 있다.
부가하여, 반도체 패키지(100)는 본딩패드(104)에 부착된 외부 접속 단자(110)를 더 포함할 수 있으며, 이러한 외부 접속 단자(110)는 예를 들면 솔더 볼로 이루어진다.
한편, 도 6은 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 설명하기 위해 도시한 단면도로서, 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지(300)는 적어도 둘 이상으로 이루어진 반도체 패키지(A, B)를 포함한다.
각 반도체 패키지(A, B)는 각각 반도체 칩(302a, 302b), 절연층(306a, 306b) 및 도전 부재(308a, 308b)를 포함한다.
각 반도체 칩(302a, 302b)은 일면(311a)에 배치된 다수의 본딩패드(304a, 304b)를 갖는다.
각 절연층(306a, 306b)은 반도체 칩(302a, 302b)의 일면(311a) 및 일면(311a)과 대향하는 타면(311b), 그리고, 반도체 칩(302a, 302b)의 양 측면(311c), 즉, 각 반도체 칩(302a, 302b)의 전체 표면을 감싸는 형태로 배치될 수 있다.
이때, 각 절연층(306a, 306b)은 반도체 칩(302a, 302b)의 전체 표면을 감싸도록 배치시, 반도체 칩(302a, 302b)의 일면에 배치된 각각의 본딩패드(304a, 304b)는 노출시키도록 배치된다.
각 도전 부재(308a, 308b)는 일측 단부가 반도체 칩(302a, 302b)의 일면에 배치된 각 본딩패드(304a, 304b) 부분을 노출시키도록 배치되며, 이러한 일측 단부와 대향하는 타측 단부는, 반도체 칩(302a, 302b)의 측면을 포함하는 타면 가장자리까지 연장되도록 배치된다.
게다가, 각 도전 부재(308a, 308b)는 반도체 칩(302a, 302b) 에 다수의 본딩패드(304a, 304b) 및 외부 접속 단자가 형성될 경우, 소망하는 신호가 연결되도록 이러한 본딩패드(304a, 304b) 및 외부 접속 단자의 갯수에 대응하여 다수 개의 도 전 부재(308a, 308b)가 형성될 수 있으며, 이 경우, 각각의 반도체 칩(302a, 302b)에 대한 칩 셀렉팅도 용이하게 구현될 수 있다.
여기서, 각 도전 부재(308a, 308b)에 관한 나머지 설명은 앞서 전술한 본 발명의 실시예에 따른 도전 부재(108)와 동일하며, 여기서는 그 설명은 생략하도록 한다.
따라서, 이러한 반도체 패키지(A, B)는 각각의 도전 부재(308a, 308b)를 통해 상호 전기적으로 연결됨과 아울러, 수직으로 스택된 형태로 이루어진다.
한편, 도 7은 본 발명의 또 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 설명하기 위해 도시한 단면도로서, 도시된 바와 같이 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지(400)는, 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지(300)와 거의 유사하다.
다만, 본 발명의 또 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지(400)는, 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지(300)와 달리, 스택된 각 반도체 패키지(A, B) 중, 상부 반도체 패키지(A)의 본딩패드(404a)와 일측 단부가 연결되고, 타측 단부는 하부 반도체 패키지(B)의 도전 부재(408b)와 연결되며, 각 도전 부재(108a, 108b)를 관통하는 접속 부재(410a, 410b)가 더 형성된다.
이 경우, 이러한 접속 부재(410a, 410b)에 의해 각 반도체 패키지들(A, B)이 전기적 및 물리적으로 상호 연결된다.
이러한 접속 부재(410a, 410b)는 예를 들면 범프로 이루어진다.
이하의 나머지 구성요소는 전술한 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지(300)와 동일하며, 여기서는 그 설명은 생략하도록 한다.
전술한 바와 같이 본 발명은, 상기와 같이 반도체 칩의 가장자리를 둘러싸며, 상기 반도체 칩의 본딩패드와 선택적으로 연결되는 도전 부재가 형성되어 반도체 패키지 간이 스택됨으로써, 종래 와이어 본딩을 이용한 스택 패키지에서의 상기 와이어 본딩에 의해 유발되는 문제점을 원천적으로 방지할 수 있다.
따라서, 전체 패키지의 크기, 면적 및 높이 증가를 방지할 수 있다.
또한, 상기와 같은 도전 부재에 의해 동일한 구성을 갖는 반도체 칩 간이 스택될 수 있으므로, 칩 셀렉팅을 용이하게 구현할 수 있다.
게다가, 웨이퍼 레벨 패키지 공정 후, 단품의 반도체 칩 간이 스택됨으로써, 굿-다이만을 선별하여 반도체 칩 간이 스택될 수 있으므로, 전체 수율을 향상시킬 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 도전 부재를 설명하기 위해 도시한 단면도.
도 2 및 도 3은 본 발명의 실시예에 따른 도전 부재를 설명하기 위해 도시한 평면도.
도 4는 본 발명의 실시예에 따른 도전 부재를 이용한 반도체 패키지를 설명하기 위해 도시한 단면도.
도 5는 본 발명의 실시예에 따른 도전 부재를 이용한 반도체 패키지를 설명하기 위해 도시한 평면도.
도 6은 본 발명의 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 설명하기 위해 도시한 단면도.
도 7은 본 발명의 또 다른 실시예에 따른 도전 부재를 이용한 반도체 패키지 및 이를 이용한 스택 패키지를 설명하기 위해 도시한 단면도.

Claims (12)

  1. 관통홀을 갖는 제1면, 상기 제1면과 대향하며 홈을 갖는 제2면 및 상기 제1면 및 제2면 각각의 서로 대향하는 일측과 연결되는 제3면으로 이루어진 몸체;
    상기 몸체 내에 배치되며, 상기 관통홀 및 상기 홈과 연결되도록 상기 관통홀 및 홈 내측면으로 일부 연장된 회로 배선; 및
    상기 몸체 내에 배치되어 상기 각 회로 배선 간을 절연하는 절연층;
    을 포함하는 것을 특징으로 하는 도전 부재;
  2. 제 1 항에 있어서,
    상기 관통홀, 홈 및 회로 배선은 각각 다수 개가 형성된 것을 특징으로 하는 도전 부재.
  3. 청구항 1의 기재를 갖는 도전 부재; 및
    상기 도전 부재가 체결되며, 상기 도전 부재의 관통홀과 대응하는 부분에 본딩패드를 갖는 반도체 칩;
    을 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 도전 부재의 관통홀, 홈, 회로 배선과 상기 반도체 칩의 본딩패드는 각 각 다수 개가 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 3 항에 있어서,
    상기 도전 부재와 상기 반도체 칩 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 3 항에 있어서,
    상기 도전 부재는, 상기 도전 부재의 제1, 제2 및 제3면이 상기 반도체 칩의 일면, 타면 및 측면과 각각 대응되도록 체결되는 것을 특징으로 하는 반도체 패키지.
  7. 제 3 항에 있어서,
    상기 본딩패드 상에 부착되어, 상기 도전 부재의 회로 배선과 접속되는 외부 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 3의 기재를 가지며, 수직으로 스택됨과 아울러, 상기 도전 부재를 통해 상호 전기적으로 연결된 적어도 둘 이상의 반도체 패키지;
    를 포함하는 것을 특징으로 하는 스택 패키지.
  9. 제 8 항에 있어서,
    상기 도전 부재의 관통홀, 홈, 회로 배선과 상기 반도체 패키지의 본딩패드는 각각 다수 개가 형성된 것을 특징으로 하는 스택 패키지.
  10. 제 8 항에 있어서,
    상기 도전 부재와 상기 반도체 패키지 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 스택 패키지.
  11. 제 8 항에 있어서,
    상기 도전 부재는, 상기 도전 부재의 제1, 제2 및 제3면이 상기 반도체 패키지의 반도쳅 칩 상면, 하면 및 측면과 각각 대응되도록 체결되는 것을 특징으로 하는 스택 패키지.
  12. 제 7 항에 있어서,
    상기 스택된 반도체 패키지들은 각 반도체 패키지의 도전 부재들이 직접 연결된 것을 특징으로 하는 스택 패키지.
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