JP3813788B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造技術に関し、特に、複数の半導体チップを積層して一つの樹脂封止体で封止する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
記憶回路の大容量化を図る技術として、記憶回路が内蔵された二つの半導体チップを積層し、この二つの半導体チップを一つの樹脂封止体で封止する積層型半導体装置が知られている。この種の積層型半導体装置においては、種々な構造のものが提案され、製品化されている。例えば特開平７−５８２８１号公報には、ＬＯＣ（Ｌead Ｏn Ｃhip ）構造の積層型半導体装置が開示されている。また、特開平４−３０２１６５号公報には、タブ構造の積層型半導体装置が開示されている。
【０００３】
ＬＯＣ構造の積層型半導体装置は、主に、表裏面（互いに対向する一主面及び他の主面）のうちの表面（一主面）である回路形成面に複数の電極が形成された第１半導体チップ及び第２半導体チップと、第１半導体チップの回路形成面に絶縁性フィルムを介在して接着固定されると共に、その回路形成面の電極にボンディングワイヤを介して電気的に接続される複数の第１リードと、第２半導体チップの回路形成面に絶縁性フィルムを介在して接着固定されると共に、その回路形成面の電極にボンディングワイヤを介して電気的に接続される複数の第２リードと、第１半導体チップ、第２半導体チップ、第１リードのインナー部、第２リードのインナー部及びボンディングワイヤ等を封止する樹脂封止体とを有する構成となっている。第１半導体チップ、第２半導体チップの夫々は、夫々の回路形成面を互いに対向させた状態で積層されている。第１リード、第２リードの夫々は、夫々の接続部を互いに重ね合わせた状態で接合されている。
【０００４】
タブ構造の積層型半導体装置は、タブ（ダイパッドとも言う）の表裏面（互いに対向する一主面及び他の主面）のうちの表面（一主面）に接着層を介して固定される第１半導体チップと、タブの裏面（他の主面）に接着層を介して固定される第２半導体チップと、第１半導体チップ、第２半導体チップのうちの何れか一方の半導体チップの電極にボンディングワイヤを介して電気的に接続される複数の専用リードと、第１半導体チップ、第２半導体チップの夫々の電極にボンディングワイヤを介して電気的に接続される複数の共用リードと、第１半導体チップ、第２半導体チップ、専用リードのインナー部、共用リードのインナー部及びボンディングワイヤ等を封止する樹脂封止体とを有する構成となっている。第１半導体チップ、第２半導体チップの夫々の電極は、回路形成面において互いに対向する二つの長辺側に夫々の長辺に沿って複数配列されている。専用リード、共用リードの夫々は、半導体チップの二つの長辺の夫々の外側に配置されている。
【０００５】
【発明が解決しようとする課題】
本発明者等は、前述の積層型半導体装置について検討した結果、以下の問題点を見出した。
【０００６】
（１）ＬＯＣ構造の積層型半導体装置においては、第１半導体チップの電極にボンディングワイヤを介して電気的に接続された第１リードと、第２半導体チップの電極にボンディングワイヤを介して電気的に接続された第２リードとを部分的に重ね合わせて接合している。このような構成の場合、二枚のリードフレームを用いて製造する必要があるため、製造コストが高くなる。
【０００７】
（２）ＬＯＣ構造の積層型半導体装置においては、半導体チップの電極とリードとをボンディングワイヤで電気的に接続した後、二枚のリードフレームを重ね合わることによって二つの半導体チップを積層している。このような場合、半導体チップの積層時にボンディングワイヤが変形するといった不具合が発生し易くなるため、歩留まりの低下を招く。
【０００８】
（３）タブ構造の積層型半導体装置においては、タブの表裏面に半導体チップを搭載している。このような構成の場合、タブの表裏面に半導体チップを搭載した後ではタブをヒートステージに接触させることが困難であるため、ワイヤボンディングに必要な温度まで半導体チップを加熱することが難しい。従って、半導体チップの電極とボンディングワイヤとの接続不良が発生し易く、歩留まりの低下を招く。
【０００９】
（４）タブ構造の積層型半導体装置においては、タブの表面に搭載された半導体チップの電極とリードとをボンディングワイヤで電気的に接続した後、タブの裏面に搭載された半導体チップの電極とリードとをボンディングワイヤで電気的に接続する前に、リードフレームを反転させる必要があるため、生産性の低下を招く。
【００１０】
また、リードフレームを反転させる時にボンディングワイヤが変形するといった不具合が発生し易くなるため、歩留まりの低下を招く。
【００１１】
本発明の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の低コスト化を図ることが可能な技術を提供することにある。
【００１２】
本発明の他の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の歩留まりの向上を図ることが可能な技術を提供することにある。
【００１３】
本発明の他の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の生産性の向上を図ることが可能な技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
（１）樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された複数の半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された複数の半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記複数の半導体チップの電極と電気的に接続されるリードとを有する半導体装置であって、
前記複数の半導体チップは、夫々の第１辺が同一側に位置するように夫々の第１主面を同一方向に向け、かつ互いに向かい合う一方の半導体チップの電極が他方の半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００１７】
（２）前記手段（１）に記載の半導体装置において、
前記複数の半導体チップは、互いに向かい合う一方の半導体チップの第２辺が他方の半導体チップの第２辺よりも内側に位置するように夫々の位置をずらした状態で積層されている。
【００１８】
（３）平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第２半導体チップの電極と電気的に接続される第２リードとを有する半導体装置であって、
前記第１及び第２半導体チップは、夫々の第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードのインナー部は、前記第１半導体チップの第１主面に接着固定されている。
【００１９】
（４）前記手段（３）に記載の半導体装置において、前記第１リードのインナー部の先端部分は、前記第１半導体チップの電極の近傍に配置されている。
【００２０】
（５）平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップを準備し、更に、インナー部及びアウター部を有し、前記インナー部の先端部分が互いに対向する第１リード及び第２リードを有するリードフレームを準備する工程と、前記第１半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第１主面と前記リードのインナー部とを向かい合わせた状態で前記第１半導体チップと前記第１リードのインナー部とを接着固定する工程と、
前記第２半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第１半導体チップと前記第２半導体チップとを接着固定する工程と、
前記第１半導体チップの電極と前記第１リードのインナー部とをボンディングワイヤで電気的に接続し、前記第２半導体チップの電極と前記第２リードのインナー部とをボンディングワイヤで電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法である。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
本実施形態では、二方向リード配列構造であるＴＳＯＰ（Ｔhin Ｓmall Ｏutline Ｐackage）型の半導体装置に本発明を適用した例について説明する。
【００２３】
図１は本発明の実施形態１である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図２は図１のＡ−Ａ線に沿う模式的断面図であり、図３は図１の一部を拡大した模式的平面図である。
【００２４】
図１及び図２に示すように、本実施形態の半導体装置１は、四つの半導体チップ（１１，１２，１３，１４）を上下に積層し、この四つの半導体チップ（以下、単にチップと呼ぶ）を一つの樹脂封止体１８で封止した構成となっている。四つのチップ（１１，１２，１３，１４）の夫々は、夫々の回路形成面（互いに対向する一主面及び他の主面のうちの一主面）１１Ａ，１２Ａ，１３Ａ，１４Ａを同一方向に向けた状態で積層されている。
【００２５】
四つのチップ（１１，１２，１３，１４）の夫々は、同一の外形寸法で形成されている。また、四つのチップ（１１，１２，１３，１４）の夫々の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。
【００２６】
四つのチップ（１１，１２，１３，１４）の夫々は、例えば、単結晶珪素からなる半導体基板及びこの半導体基板上に形成された多層配線層を主体とする構成になっている。この四つのチップ（１１，１２，１３，１４）の夫々には、記憶回路として、例えばフラッシュメモリと呼称される２５６メガビットのＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory)が内蔵されている。
【００２７】
四つのチップ（１１，１２，１３，１４）において、回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）の互いに対向する二つの長辺のうちの一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）側には、この一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）に沿って複数の電極（ボンディングパッド）１５が形成されている。この複数の電極１５の夫々は、チップ（１１，１２，１３，１４）の多層配線層のうちの最上層の配線層に形成されている。最上層の配線層はその上層に形成された表面保護膜（最終保護膜）で被覆され、この表面保護膜には電極１５の表面を露出するボンディング開口が形成されている。
【００２８】
四つのチップ（１１，１２，１３，１４）に内蔵されたフラッシュメモリの回路パターンは、同一の回路パターンで構成されている。また、四つのチップ（１１，１２，１３，１４）の夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）に形成された電極１５の配置パターンは、同一の配置パターンで構成されている。即ち、四つのチップ（１１，１２，１３，１４）の夫々は、同一構造で構成されている。
【００２９】
樹脂封止体１８の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。この樹脂封止体１８の互いに対向する二つの短辺（１８Ａ，１８Ｂ）のうちの一方の短辺１８Ａ側にはこの一方の短辺１８Ａに沿って複数のリード２２Ａが配列され、他方の短辺１８Ｂ側にはこの他方の短辺１８Ｂに沿って複数のリード２２Ｂが配列されている。
【００３０】
複数のリード２２Ａの夫々は、樹脂封止体１８の内部に位置するインナー部と、樹脂封止体１８の一方の短辺１８Ａ側から突出して樹脂封止体１８の外部に位置するアウター部とを有する構成となっている。複数のリード２２Ｂの夫々は、樹脂封止体１８の内部に位置するインナー部と、樹脂封止体１８の他方の短辺１８Ｂ側から突出して樹脂封止体１８の外部に位置するアウター部とを有する構成となっている。複数のリード２２Ａ及び複数のリード２２Ｂの夫々のアウター部は、例えば面実装型リード形状の一つであるガルウィングリード形状に折り曲げ成形されている。即ち、本実施形態の半導体装置１Ａは、樹脂封止体１８の互いに対向する二つの短辺側にリードを配列したＴＳＯＰ型のタイプＩ型となっている。
【００３１】
複数のリード２２Ａの夫々のインナー部は、ボンディングワイヤ１７を介してチップ１１の各電極１５と夫々電気的に接続され、更にボンディングワイヤ１７を介してチップ１２の各電極１５と夫々電気的に接続されている。複数のリード２２Ｂの夫々のインナー部は、ボンディングワイヤ１７を介してチップ１３の各電極１５と夫々電気的に接続され、更にボンディングワイヤ１７を介してチップ１４の各電極１５と夫々電気的に接続されている。
【００３２】
複数のリード２２Ａ及び２２Ｂの夫々には端子名が付されている。Ｖｃｃ端子は電源電位（例えば５［Ｖ］）に電位固定される電源電位端子である。Ｖｓｓ１端子及びＶｓｓ２端子は基準電位（例えば０［Ｖ］）に電位固定される基準電位端子である。Ｉ／Ｏ０端子〜Ｉ／Ｏ７端子はデータ入出力端子である。ＲＥＳ端子はリセット端子である。Ｒ／Ｂ端子はリーディ／ビズィ端子である。ＣＤＥ端子はコマンド・データ・イネーブル端子である。ＯＥ端子は出力イネーブル端子である。ＳＣ端子はシリアル・クロック端子である。ＷＥはライト・イネーブル端子である。ＣＥはチップ・イネーブル端子である。Ｗ−ＰＲＯＴＥＣＴ端子はライト・プロテクト端子である。ＦＴＥＳＴ端子はファンクション・テスト端子である。ＮＣ端子は空き端子である。
【００３３】
チップ１１及びチップ１２は、夫々の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１１の裏面（互いに対向する一主面及び他の主面のうちの他の主面）とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１１の一方の長辺１１Ａ１とチップ１２の他方の長辺１２Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１１及びチップ１２は、これらの間に介在された接着層１６によって接着固定されている。
【００３４】
チップ１２及びチップ１３は、夫々の一方の長辺（１２Ａ１，１３Ａ１）がリード２２Ｂ側に位置するようにチップ１２の裏面（他の主面）とチップ１３の回路形成面１３Ａとを向かい合わせ、かつチップ１３の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１２の一方の長辺１２Ａ１とチップ１３の他方の長辺１３Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１２及びチップ１３は、これらの間に介在された接着層１６によって接着固定されている。
【００３５】
チップ１３及びチップ１４は、夫々の一方の長辺（１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するようにチップ１３の裏面（他の主面）とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１３の一方の長辺１３Ａ１とチップ１４の他方の長辺１４Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１３及びチップ１４は、これらの間に介在された接着層１６によって接着固定されている。
【００３６】
即ち、四つのチップ（１１，１２，１３，１４）は、夫々の一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の長辺よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００３７】
リード２２Ａのインナー部は、積層された四つのチップのうちの最上段に位置するチップ１１の回路形成面１１Ａに接着層２３を介在して接着固定されている。リード２２Ａのインナー部は、その先端部分がチップ１１の電極１５の近傍に配置されている。リード２２Ａのインナー部は、リード２２Ｂのインナー部の長さよりも長くなっている。
【００３８】
ボンディングワイヤ１７としては例えば金（Ａｕ）ワイヤを用いている。ボンディングワイヤ１７の接続方法としては、例えば熱圧着に超音波振動を併用したボールボンディング法を用いている。
【００３９】
樹脂封止体１８は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の樹脂で形成されている。この樹脂封止体１８は、大量生産に好適なトランスファモールディング法で形成されている。トランスファモールディング法は、ポット、ランナー、流入ゲート及びキャビティ等を備えたモールド金型を使用し、ポットからランナー及び流入ゲートを通してキャビティ内に樹脂を加圧注入して樹脂封止体を形成する方法である。
【００４０】
本実施形態において、四つのチップの夫々の厚さは約０．１［ｍｍ］であり、接着層１６及び２３の厚さは約０．０２５［ｍｍ］であり、リード２２Ａ及び２２Ｂの厚さは約０．１２５［ｍｍ］であり、樹脂封止体１８の上面からチップ１１上におけるリード２２Ａまでの樹脂の厚さは約０．１［ｍｍ］であり、樹脂封止体１８の下面からチップ１４の裏面における接着層１６までの樹脂の厚さは約０．２５［ｍｍ］であり、樹脂封止体１８の上面からリード（２２Ａ，２２Ｂ）の実装面までの高さは約１．２［ｍｍ］である。
【００４１】
図３に示すように、チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。
【００４２】
次に、半導体装置１Ａの製造に用いられるリードフレームについて、図４を用いて説明する。図４はリードフレームの模式的平面図である。なお、実際のリードフレームは複数の半導体体装置を製造できるように多連構造になっているが、図面を見易くするため、図４は一つの半導体装置が製造される一個分の領域を示している。
【００４３】
図４に示すように、リードフレームＬＦ１は、枠体２１で規定された領域内に、複数のリード２２Ａからなるリード群、複数のリード２２Ｂからなるリード群、接着層２３等を配置した構成になっている。複数のリード２２Ａは、枠体２１の互いに対向する二つの短辺部分のうちの一方の短辺部分に沿って配列され、この一方の短辺部分と一体化されている。複数のリード２２Ｂは、枠体２１の互いに対向する二つの短辺部分のうちの他方の短辺部分に沿って配列され、この他方の短辺部分と一体化されている。即ち、リードフレームＬＦ１は、二方向リード配列構造になっている。
【００４４】
複数のリード２２Ａの夫々は、樹脂封止体で封止されるインナー部と樹脂封止体の外部に導出されるアウター部とを有し、タイバー（ダムバー）２５を介して互いに連結されている。複数のリード２２Ｂの夫々は、樹脂封止体で封止されるインナー部と樹脂封止体の外部に導出されるアウター部とを有し、タイバー２５を介して互いに連結されている。
【００４５】
リードフレームＬＦ１は、例えば鉄（Ｆｅ）−ニッケル（Ｎｉ）系の合金又は銅（Ｃｕ）若しくは銅系の合金からなる平板材にエッチング加工又はプレス加工を施して所定のリードパターンを形成することによって形成される。
【００４６】
次に、半導体装置１Ａの製造方法について、図５乃至図７（模式的断面図）を用いて説明する。
【００４７】
まず、リードフレームＬＦ１にチップ１１を接着固定する。リードフレームＬＦ１と半導体チップ１１との接着固定は、図５（ａ）に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在してリード２２Ａのインナー部を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ｂ側（互いに対向する二つのリード群のうちの他方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【００４８】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図５（ｂ）に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で行なう。
【００４９】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図６（ｃ）に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の回路形成面１３Ａを接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【００５０】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図６（ｄ）に示すように、チップ１３の裏面に接着層１６を介在してチップ１４の回路形成面１４Ａを接着することによって行なう。この時、チップ１４の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で行なう。この工程により、四つのチップ（１１，１２，１３，１４）は、夫々の一方の短辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の短辺よりも外側に位置するように夫々の位置をずらした状態で積層される。
【００５１】
次に、チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続すると共に、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。これらのボンディングワイヤ１７による接続は、図７に示すように、ヒートステージ３０と最下段に位置するチップ１４の裏面とが向かい合う状態でヒートステージ３０にリードフレームＬＦ１を装着して行う。本実施形態において、チップ１４の裏面には接着層１６が設けられているので、チップ１４は接着層１６を介在してヒートステージ３０に装着される。
【００５２】
この工程において、四つのチップ（１１，１２，１３，１４）の夫々は、夫々の一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）が同一側（本実施形態ではリード２２Ｂ側）に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の長辺よりも外側に位置するように夫々の位置をずらした状態で積層されているので、リードフレームを反転させることなく（チップを反転させることなく）、四つのチップの電極とリードのインナー部とをボンディングワイヤ１７で接続することできる。
【００５３】
また、一つのリードのインナー部に複数のチップの電極（本実施形態では二つのチップの電極）をワイヤボンディングすることができるので、複数枚のリードフレームを用いる必要がない。
【００５４】
また、この工程において、リード２２Ａのインナー部の先端部分はチップ１１の電極１５の近傍に配置されているので、チップ１１の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さ及びチップ１２の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さを短くすることができる。
【００５５】
また、この工程において、四つのチップは、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で積層されているので、夫々の他方の長辺側における裏面領域が向かい合うチップから露出している。従って、これらの裏面領域に接するように突出部もしくは段差部をヒートステージ３０に設けておくことにより、三つのチップの夫々の他方の長辺側における裏面領域にヒートステージを直接的に若しくは間接的に接触させることができる。
【００５６】
また、この工程において、チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されているので、チップ１１の電極１５に接続されるボンディングワイヤ１７とチップ１２の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。
【００５７】
また、この工程において、チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されているので、チップ１３の電極１５に接続されるボンディングワイヤ１７とチップ１４の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。
【００５８】
次に、四つのチップ（１１，１２，１３，１４）、リード２２Ａのインナー部、リード２２Ｂのインナー部及びボンディングワイヤ１７等を樹脂で封止して樹脂封止体１８を形成する。樹脂封止体１８の形成はトランスファモールディング法で行う。
【００５９】
次に、リード２２Ａに連結されたタイバー２５及びリード２２Ｂに連結されたタイバー２２を切断し、その後、リード２２Ａ、リード２２Ｂの夫々のアウター部にメッキ処理を施し、その後、リードフレームＬＦ１の枠体２１からリード１２２及び２２Ｂを切断し、その後、リード２２Ａ、２２Ｂの夫々のアウター部を面実装型リード形状の一つであるガルウィング形状に折り曲げ成形し、その後、リードフレームＬＦ１の枠体１４から樹脂封止体１８を分離することにより、図１及び図２に示す半導体装置１Ａがほぼ完成する。
【００６０】
このようにして構成された半導体装置１Ａは、図８（要部模式的断面図）に示すように、１つの回路システムを構成する電子装置の構成部品として実装基板３１に複数個実装される。半導体装置１Ａは、同一機能のリードが対向して配置されているので、リード２２Ａとリード２２Ｂとを電気的に接続するための配線３１Ａを直線的に引き回すことができる。また、半導体装置１Ａのリード２２Ｂと他の半導体装置１Ａのリード２２Ａとを電気的に接続するための配線３１Ａを直線的に引き回すことができる。従って、実装基板３１の配線層数を低減することができるので、電子装置、例えばメモリーモジュール等の薄型化を図ることができる。
【００６１】
以上説明したように、本実施形態によれば、以下の効果が得られる。
【００６２】
（１）四つのチップ（１１，１２，１３，１４）において、チップ１１及びチップ１２は、チップ１１及び１２の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６３】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の回路形成面１２Ａとを向かい合わせ、かつチップ１３の電極１５がチップ１２の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６４】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６５】
このような構成とすることにより、ワイヤボンディング工程において、リードフレームＬＦ１を反転させることなく（チップを反転させることなく）、四つのチップの電極１５とリードのインナー部とをボンディングワイヤ１７で接続することできるので、リードフレームＬＦ１の反転に伴うボンディングワイヤ１７の変形を実質的に排除することができる。この結果、半導体装置１Ａの歩留まりの向上を図ることができる。
【００６６】
また、一つのリードのインナー部に複数のチップの電極（本実施形態では二つのチップの電極）をワイヤボンディングすることができるので、複数枚のリードフレームを用いることなく半導体装置１Ａを製造することができる。この結果、半導体装置１Ａの低コスト化を図ることができる。
【００６７】
また、リードフレームＬＦ１を反転させる必要がないので、半導体装置１Ａの生産性の向上を図ることができる。
【００６８】
また、四つのチップにおいて、同一機能の電極１５が夫々対向するので、ミラー反転回路パターンのチップを用いる必要がない。従って、半導体装置１Ａの低コスト化を図ることができる。
【００６９】
（２）四つのチップは、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００７０】
このような構成とすることにより、最下段のチップ１４を除く三つのチップの夫々の他方の長辺側における裏面領域が向かい合うチップから露出するので、三つのチップの夫々の他方の長辺側における裏面領域にヒートステージを直接的に若しくは間接的に接触させることができる。これにより、ワイヤボンディングに必要な温度までチップを容易に加熱することができるので、チップの電極とボンディングワイヤとの接続不良を低減することができる。この結果、半導体装置の製造プロセス（組立プロセス）における歩留まりの向上を図ることができる。
【００７１】
（３）リード２２Ａのインナー部の先端部分はチップ１１の電極１５の近傍に配置されている。このような構成とすることにより、チップ１１の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さ及びチップ１２の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さを短くすることができる。この結果、半導体装置１Ａの高速化を図ることができる。
【００７２】
（４）チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。このような構成とすることにより、チップ１１の電極１５に接続されるボンディングワイヤ１７とチップ１２の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。また、チップ１３の電極１５に接続されるボンディングワイヤ１７とチップ１４の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。この結果、半導体装置の歩留まりの向上を図ることができる。
【００７３】
なお、本実施形態では四つのチップを積層し、この四つの半導体チップを一つの樹脂封止体で封止する半導体装置について説明したが、本発明はこれに限定されず、例えば二つ又は三つ若しくは四つ以上のチップを積層し、これらのチップを一つの樹脂封止体で封止する半導体装置においても適用することができる。
【００７４】
（実施形態２）
図９は、本発明の実施形態２である半導体装置の模式的断面図である。
図９に示すように、本実施形態の半導体装置１Ｂは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００７５】
即ち、四つのチップ（１１，１２，１３，１４）は、チップ１２とチップ１３との間にリード２２Ａのインナー部の中間部分を介在した状態で積層されている。
【００７６】
チップ１２は、チップ１２の裏面がリード２２Ａのインナー部の中間部分と向かい合い、リード２２Ａのインナー部の先端部分がチップ１２の一方の長辺１２Ａ１よりも外側に位置する状態でリード２２Ａのインナー部の中間部分に接着固定されている。チップ１２とリード２２Ａのインナー部の中間部分との接着固定は、これらの間に介在された接着層１６によって行なわれている。
【００７７】
チップ１３は、チップ１３の回路形成面１３Ａがリード２２Ａのインナー部の中間部分と向かい合い、チップ１３の電極１５がリード２２Ａのインナー部の先端よりも外側に位置する状態でリード２２Ａのインナー部の中間部分に接着固定されている。チップ１３とリード２２Ａのインナー部の中間部分との接着固定は、これらの間に介在された接着層１６によって行なわれている。
【００７８】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００７９】
また、リード２２Ａのインナー部における折り曲げ量（オフセット量）を前述の実施形態と比べて小さく、若しくはリード２２Ａのインナー部の折り曲げ加工を廃止することができるので、半導体装置の生産性の向上を図ることができる。
【００８０】
また、チップ１１及びチップ１２の電極１５に接続されるボンディングワイヤ１７のループ高さ低くすることができるので、前述の実施形態１と比べて半導体装置の薄型化を図ることができる。
【００８１】
なお、本実施形態ではチップ１２とチップ１３との間にリード２２Ａのインナー部の中間部分を配置した例について説明したが、リード２２Ａのインナー部の中間部分の配置は、チップ１１とチップ１２との間、チップ１３とチップ１４との間であってもよい。但し、ボンディングワイヤ１７の振り分けが偏る。
【００８２】
（実施形態３）
図１０は、本発明の実施形態３である半導体装置の模式的断面図である。
図１０に示すように、本実施形態の半導体装置１Ｃは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００８３】
即ち、四つのチップ（１１，１２，１３，１４）の夫々の電極１５は、ボンディングワイヤ１７を介してリード２２Ｂのインナー部と夫々電気的に接続されている。また、リード２２Ａのインナー部は、先端部分がチップ１２の他方の長辺１２Ａ２の外側においてチップ１１の裏面に接着層（１６及び２３）を介在して接着固定されている。
【００８４】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００８５】
また四つのチップからなるチップ積層体の厚さでリード２２Ａの厚さを吸収できるので、前述の実施形態１と比べて半導体装置の薄型化を図ることができる。
【００８６】
なお、本実施形態ではチップ１１の裏面にリード２２Ａのインナー部の先端部分を接着した例について説明したが、リード２２Ａのインナー部の先端部分の接着はチップ１２、１３、１４の何れかの裏面に接着固定してもよい。
【００８７】
（実施形態４）
図１１は、本発明の実施形態４である半導体装置の模式的断面図である。
図１１に示すように、本実施形態の半導体装置１Ｄは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００８８】
即ち、四つのチップ（１１，１２，１３，１４）の夫々の電極１５は、ボンディングワイヤ１７を介してリード２２Ｂのインナー部と夫々電気的に接続されている。また、チップ１２の他方の長辺１２Ａ２の外側において、チップ１１の裏面に接着層（１６及び２３）を介在して支持リード２４が接着固定されている。
【００８９】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００９０】
また、樹脂封止体１８の辺１８Ａ側にリードが配置されていないので、半導体装置の小型化を図ることができる。
【００９１】
（実施形態５）
図１２は本発明の実施形態５である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図１３は前記半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図１４は図１２のＢ−Ｂ線に沿う模式的断面図である。
【００９２】
図１２乃至図１４に示すように、本実施形態の半導体装置２Ａは、前述の実施形態１と比較してチップの積層形態が異なっている。
【００９３】
チップ１１及びチップ１２は、チップ１１及びチップ１２の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ａ側に位置するようにチップ１２の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９４】
前記チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１２の一方の長辺１２Ａ１よりも内側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９５】
前記チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９６】
チップ１１の回路形成面１１Ａには、チップ１１を支持する二つの支持リード２４が接着層２３を介在して接着固定されている。
【００９７】
本実施形態の半導体装置２Ａは、図１５に示すリードフレームＬＦ２を用いた製造プロセスで形成される。リードフレームＬＦ２は、前述のリードフレームＦＬ１と若干異なり、リード２２Ａとリード２２Ｂとの間に二つの支持リード２４を有している。また、リード２２Ａとリード２３Ｂとの長さが基本的に同一となっている。
【００９８】
次に、半導体装置２Ａの製造について、図１６乃至図１８（模式的断面図）を用いて説明する。
【００９９】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図１６（ａ）に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１００】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図１６（ａ）に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で行なう。
【０１０１】
次に、チップ１２の裏面が上向きとなるようにリードフレームＬＦ２を反転させた後、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図１６（ｂ）に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の裏面を接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の短辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。チップ１３とチップ１２との位置ずれ量は、チップ１３の電極１５がチップ１１の他方の長辺１１Ａ１よりも外側に位置し、チップ１２の電極１５がチップ１３の他方の長辺１３Ａ２よりも外側に位置する程度が望ましい。
【０１０２】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図１６（ｂ）に示すように、チップ１３の回路形成面１３Ａに接着層１６を介在してチップ１４の裏面を接着することによって行なう。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で行なう。この工程により、四つのチップ（１１，１２，１３，１４）は積層される。
【０１０３】
次に、チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続する。チップ１１及び１２とリード２２Ａのインナー部との接続は、図１７に示すように、チップ１１の回路形成面１１Ａを上向きにした状態でヒートステージ３２にリードフレームＬＦ２を装着して行なう。この工程において、チップ１２の一方の長辺１２Ａ１は、チップ１３の他方の長辺１３Ａ２及びチップ１４の他方の長辺１４Ａ２よりも外側に位置しているので、チップ１２の一方の長辺１２Ａ１側における裏面領域に接するように突出部３２Ａをヒートステージ３２に設けておくことにより、チップ１２の一方の長辺１２Ａ１側における裏面領域にヒートステージ３２を直接的若しくは間接的に接触させることができる。
【０１０４】
次に、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。チップ１３及び１４とリード２２Ｂのインナー部との接続は、図１８に示すように、チップ１４の回路形成面１４Ａを上向きにした状態でヒートステージ３３にリードフレームＬＦ２を装着して行なう。この工程において、チップ１３の一方の長辺１３Ａ１は、チップ１２の他方の長辺１２Ａ２及びチップ１１の他方の長辺１１Ａ２よりも外側に位置しているので、チップ１３の一方の長辺１３Ａ１側における裏面領域に接するように突出部３３Ａをヒートステージ３３に設けておくことにより、チップ１３の一方の長辺１３Ａ１側における裏面領域にヒートステージ３３を直接的若しくは間接的に接触させることができる。
【０１０５】
この後、前述の実施形態１と同様の製造工程を施すことにより、図１２乃至図１４に示す半導体装置２Ａがほぼ完成する。
【０１０６】
以上説明したように、本実施形態によれば以下の効果が得られる。
【０１０７】
四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の回路形成面１１Ａとチップ１２の裏面とを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１０８】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１０９】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面ととを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１０】
このような構成とすることにより、ワイヤボンディング工程において、チップ１２の一方の長辺１２Ａ１側における裏面領域にヒートステージ３２を直接的若しくは間接的に接触させることができるので、ワイヤボンディングに必要な温度までチップ１１及び１２を容易に加熱することができ、チップの電極とボンディングワイヤとの接続不良を低減することができる。また、チップ１３の一方の長辺１３Ａ１側における裏面領域にヒートステージ３３を直接的若しくは間接的に接触させることができるので、ワイヤボンディングに必要な温度までチップ１１及び１２を容易に加熱することができ、チップの電極とボンディングワイヤとの接続不良を低減することができる。この結果、半導体装置２Ａの製造プロセス（組立プロセス）における歩留まりの向上を図ることができる。
【０１１１】
（実施形態６）
図１９は、本発明の実施形態６である半導体装置の模式的断面図である。
図１９に示すように、本実施形態の半導体装置２Ｂは、基本的に前述の実施形態５と同様の構成となっており、以下の構成が異なっている。
【０１１２】
即ち、四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１３】
また、チップ１２及びチップ１３は、チップ１３の電極１５がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１４】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１５】
また、二つの支持リード２４のうち、一方の支持リード２４は、チップ１３の他方の長辺１３Ａ２の外側においてチップ１２の裏面に接着固定され、他方の支持リード２４は、チップ１２の他方の長辺１２Ａ２の外側においてチップ１３の裏面に接着固定されている。
【０１１６】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【０１１７】
また、四つのチップからなるチップ積層体の厚さで支持リード２４の厚さを吸収できるので、前述の実施形態５と比べて半導体装置の薄型化を図ることができる。
【０１１８】
（実施形態７）
図２０は、本発明の実施形態７である半導体装置の模式的断面図である。
図２０に示すように、本実施形態の半導体装置２Ｃは、基本的に前述の実施形態５と同様の構成となっており、以下の構成が異なっている。
【０１１９】
即ち、四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２０】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２１】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１４の他方の長辺１４Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２２】
また、リード２２Ａは、先端部分がチップ１３の他方の長辺１３Ａ２の外側においてチップ１２の裏面及びチップ１４の裏面に接着固定され、リード２２Ｂは、先端部分がチップ１２の他方の長辺１２Ａ２の外側においてチップ１１の裏面及びチップ１３の裏面に接着固定されている。
【０１２３】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【０１２４】
また、リード２２Ａ及びリード２２Ｂの夫々のインナー部におけるオフセット量を小さくできるので、半導体装置の生産性の向上を図ることができる。
【０１２５】
（実施形態８）
図２１は本発明の実施形態８である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【０１２６】
図２１に示すように、本実施形態の半導体装置３は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１２７】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側に位置し、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１１の一方の長辺１１Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で積着固定されている。
【０１２８】
チップ１２及び１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ａ側に位置するようにチップ１２の裏面とチップ１２の裏面とを向かい合わせた状態で接着固定されている。
【０１２９】
チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１３０】
二つの支持リード２４は、チップ１１の回路形成面１１Ａに接着固定されている。チップ１１及び１３の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続され、チップ１２及び１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１３１】
次に、半導体装置３の製造について、図２２乃至図２５（模式的断面図）を用いて説明する。
【０１３２】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図２２に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１３３】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図２２に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１１の一方の長辺１１Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１３４】
次に、チップ１１の電極とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１２の電極とリード２２Ｂとをボンディングワイヤ１７で電気的に接続する。これらの接続は、図２３に示すように、チップ１１の回路形面１１Ａを上向きにした状態でヒートステージ３４にリードフレームＬＦ２を装着して行う。この工程において、この工程において、チップ１１の一方の長辺１１Ａ１は、チップ１２の他方の長辺１２Ａ２よりも外側に位置しているので、チップ１１の一方の長辺１１Ａ１側における裏面領域に接するように突出部３４Ａをヒートステージ３４に設けておくことにより、チップ１１の一方の長辺１１Ａ１側における裏面領域にヒートステージ３４を直接的若しくは間接的に接触させることができる。
【０１３５】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図２４に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の裏面を接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ａ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺よりも外側に位置するように夫々の位置をずらした状態で行う。
【０１３６】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図２４に示すように、チップ１３の回路形成面１３Ａに接着層１６を介在してチップ１４の裏面を接着することによって行う。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行う。また、チップ１３の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１３７】
次に、チップ１３の電極とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１４の電極とリード２２Ｂとをボンディングワイヤ１７で電気的に接続する。これらの接続は、図２５に示すように、チップ１４の回路形面１４Ａを上向きにした状態でヒートステージ３５にリードフレームＬＦ２を装着して行う。
【０１３８】
この後、前述の実施形態１と同様の製造工程を施すことにより、図２１に示す半導体装置３がほぼ完成する。
【０１３９】
このように本実施形態においても前述の実施形態１と同様の効果が得られる。
【０１４０】
（実施形態９）
図２６は本発明の実施形態９である半導体装置の模式的断面図である。
【０１４１】
図２６に示すように、本実施形態の半導体装置４は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１４２】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａよりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４３】
チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の回路形成面とを向かい合わせ、かつチップ１３の電極がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４４】
チップ１３及びチップ１４は、チップ１４がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４５】
二つの支持リード２４は、チップ１１の回路形成面１１Ａに接着固定されている。チップ１１及び１２の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続され、チップ１３及び１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１４６】
次に、半導体装置４の製造について、図２７及び図２８（模式的断面図）を用いて説明する。
【０１４７】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図２７に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１４８】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図２７に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１４９】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図２７に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の回路形成面１３Ａを接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１５０】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図２７に示すように、チップ１３の裏面に接着層１６を介在してチップ１４の回路形成面１４Ａを接着することによって行なう。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１５１】
チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。これらの接続すも２８に示すように、チップ１１の回路形成面１１Ａを上向きにした状態でヒートステージ３６にリードフレームｌｆ２を装着して行なう。この工程において、チップ１２の一方の長辺１２Ａ１はチップ１３の他方の長辺１３Ａ２及びチップ１４の他方の長辺１４Ａ２よりも外側に位置しているので、チップ１２の一方の長辺１２Ａ１側における裏面領域に接するように突出部３６Ａをヒートステージ３６に設けておくことにより、チップ１２の一方の長辺１１Ａ１側における裏面領域にヒートステージ３４を直接的若しくは間接的に接触させることができる。
【０１５２】
この後、前述の実施形態１と同様の製造工程を施すことにより、図２６に示す半導体装置４がほぼ完成する。
【０１５３】
このように本実施形態においても前述の実施形態１と同様の効果が得られる。
【０１５４】
また、チップ１１及び１２の厚さで、チップ１３の電極１５と接続されるボンディングワイヤ１７のループ高さ及びチップ１４の電極１５と接続されるボンデ稲ングワイヤ１７のループ高さを吸収できるので、半導体装置の薄型化を図ることができる。
【０１５５】
（実施形態１０）
図２９は本発明の実施形態１０である半導体装置の模式的断面図である。
【０１５６】
図２９に示すように、本実施形態の半導体装置５は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１５７】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の回路形成面１１Ａとチップ１２の裏面とを向かい合わせ、かつチップ１１の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１５８】
チップ１２及びチップ１３はチップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の回路形成面１２Ａとチップ１３の回路形成面１３Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の電極１５がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１５９】
チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１４Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１６０】
支持リード２４は、チップ１１の他方の長辺１１Ａ２の外側においてチップ１２の裏面に接着層（１６，２３）を介在して接着固定されている。チップ１１及びチップ１２の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続されている。チップ１３及びチップ１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１６１】
このような構成とすることにより、ボンディングワイヤ１７のループ高さがチップ積層体の厚さによって吸収されるので、半導体装置２９の薄型型を図ることができる。
【０１６２】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１６４】
複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の低コスト化を図ることができる。
【０１６５】
前記半導体装置の生産性の向上を図ることができる。
【０１６６】
前記半導体装置の歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【図２】図１のＡ−Ａ線に沿う模式的断面図である。
【図３】図１の一部を拡大した模式的平面図である。
【図４】本発明の実施形態１である半導体装置の製造プロセスで用いられるリードフレームの模式的平面図である。
【図５】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図６】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図７】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図８】本発明の実施形態１である半導体装置を実装基板に実装した状態を示す模式的断面図である。
【図９】本発明の実施形態２である半導体装置の模式的断面図である。
【図１０】本発明の実施形態３である半導体装置の模式的断面図である。
【図１１】本発明の実施形態４である半導体装置の模式的断面図である。
【図１２】本発明の実施形態５である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【図１３】本発明の実施形態５である半導体装置の樹脂封止体の下部を除去した状態を示す模式的平面図である。
【図１４】図１のＢ−Ｂ線に沿う模式的断面図である。
【図１５】本発明の実施形態５である半導体装置の製造プロセスで用いられるリードフレームの模式的平面図である。
【図１６】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１７】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１８】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１９】本発明の実施形態６である半導体装置の模式的断面図である。
【図２０】本発明の実施形態７である半導体装置の模式的断面図である。
【図２１】本発明の実施形態８である半導体装置の模式的断面図である。
【図２２】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２３】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２４】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２５】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２６】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２７】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２８】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２９】本発明の実施形態１０である半導体装置の模式的断面図である。
【符号の説明】
１Ａ，１Ｂ，１Ｄ，２Ａ，２Ｂ，２Ｃ，３，４，５…半導体装置、１１，１２，１３，１４…半導体チップ、１５…電極、１６，２３…接着層、１７…ボンディングワイヤ、１８…樹脂封止体、ＬＦ１，ＬＦ２…リードフレーム、２１…枠体、２２Ａ，２２Ｂ…リード、２４…吊りリード、２５…ダムバー。
【発明の属する技術分野】
本発明は、半導体装置及びその製造技術に関し、特に、複数の半導体チップを積層して一つの樹脂封止体で封止する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
記憶回路の大容量化を図る技術として、記憶回路が内蔵された二つの半導体チップを積層し、この二つの半導体チップを一つの樹脂封止体で封止する積層型半導体装置が知られている。この種の積層型半導体装置においては、種々な構造のものが提案され、製品化されている。例えば特開平７−５８２８１号公報には、ＬＯＣ（Ｌead Ｏn Ｃhip ）構造の積層型半導体装置が開示されている。また、特開平４−３０２１６５号公報には、タブ構造の積層型半導体装置が開示されている。
【０００３】
ＬＯＣ構造の積層型半導体装置は、主に、表裏面（互いに対向する一主面及び他の主面）のうちの表面（一主面）である回路形成面に複数の電極が形成された第１半導体チップ及び第２半導体チップと、第１半導体チップの回路形成面に絶縁性フィルムを介在して接着固定されると共に、その回路形成面の電極にボンディングワイヤを介して電気的に接続される複数の第１リードと、第２半導体チップの回路形成面に絶縁性フィルムを介在して接着固定されると共に、その回路形成面の電極にボンディングワイヤを介して電気的に接続される複数の第２リードと、第１半導体チップ、第２半導体チップ、第１リードのインナー部、第２リードのインナー部及びボンディングワイヤ等を封止する樹脂封止体とを有する構成となっている。第１半導体チップ、第２半導体チップの夫々は、夫々の回路形成面を互いに対向させた状態で積層されている。第１リード、第２リードの夫々は、夫々の接続部を互いに重ね合わせた状態で接合されている。
【０００４】
タブ構造の積層型半導体装置は、タブ（ダイパッドとも言う）の表裏面（互いに対向する一主面及び他の主面）のうちの表面（一主面）に接着層を介して固定される第１半導体チップと、タブの裏面（他の主面）に接着層を介して固定される第２半導体チップと、第１半導体チップ、第２半導体チップのうちの何れか一方の半導体チップの電極にボンディングワイヤを介して電気的に接続される複数の専用リードと、第１半導体チップ、第２半導体チップの夫々の電極にボンディングワイヤを介して電気的に接続される複数の共用リードと、第１半導体チップ、第２半導体チップ、専用リードのインナー部、共用リードのインナー部及びボンディングワイヤ等を封止する樹脂封止体とを有する構成となっている。第１半導体チップ、第２半導体チップの夫々の電極は、回路形成面において互いに対向する二つの長辺側に夫々の長辺に沿って複数配列されている。専用リード、共用リードの夫々は、半導体チップの二つの長辺の夫々の外側に配置されている。
【０００５】
【発明が解決しようとする課題】
本発明者等は、前述の積層型半導体装置について検討した結果、以下の問題点を見出した。
【０００６】
（１）ＬＯＣ構造の積層型半導体装置においては、第１半導体チップの電極にボンディングワイヤを介して電気的に接続された第１リードと、第２半導体チップの電極にボンディングワイヤを介して電気的に接続された第２リードとを部分的に重ね合わせて接合している。このような構成の場合、二枚のリードフレームを用いて製造する必要があるため、製造コストが高くなる。
【０００７】
（２）ＬＯＣ構造の積層型半導体装置においては、半導体チップの電極とリードとをボンディングワイヤで電気的に接続した後、二枚のリードフレームを重ね合わることによって二つの半導体チップを積層している。このような場合、半導体チップの積層時にボンディングワイヤが変形するといった不具合が発生し易くなるため、歩留まりの低下を招く。
【０００８】
（３）タブ構造の積層型半導体装置においては、タブの表裏面に半導体チップを搭載している。このような構成の場合、タブの表裏面に半導体チップを搭載した後ではタブをヒートステージに接触させることが困難であるため、ワイヤボンディングに必要な温度まで半導体チップを加熱することが難しい。従って、半導体チップの電極とボンディングワイヤとの接続不良が発生し易く、歩留まりの低下を招く。
【０００９】
（４）タブ構造の積層型半導体装置においては、タブの表面に搭載された半導体チップの電極とリードとをボンディングワイヤで電気的に接続した後、タブの裏面に搭載された半導体チップの電極とリードとをボンディングワイヤで電気的に接続する前に、リードフレームを反転させる必要があるため、生産性の低下を招く。
【００１０】
また、リードフレームを反転させる時にボンディングワイヤが変形するといった不具合が発生し易くなるため、歩留まりの低下を招く。
【００１１】
本発明の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の低コスト化を図ることが可能な技術を提供することにある。
【００１２】
本発明の他の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の歩留まりの向上を図ることが可能な技術を提供することにある。
【００１３】
本発明の他の目的は、複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の生産性の向上を図ることが可能な技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１６】
（１）樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された複数の半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された複数の半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記複数の半導体チップの電極と電気的に接続されるリードとを有する半導体装置であって、
前記複数の半導体チップは、夫々の第１辺が同一側に位置するように夫々の第１主面を同一方向に向け、かつ互いに向かい合う一方の半導体チップの電極が他方の半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００１７】
（２）前記手段（１）に記載の半導体装置において、
前記複数の半導体チップは、互いに向かい合う一方の半導体チップの第２辺が他方の半導体チップの第２辺よりも内側に位置するように夫々の位置をずらした状態で積層されている。
【００１８】
（３）平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第２半導体チップの電極と電気的に接続される第２リードとを有する半導体装置であって、
前記第１及び第２半導体チップは、夫々の第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードのインナー部は、前記第１半導体チップの第１主面に接着固定されている。
【００１９】
（４）前記手段（３）に記載の半導体装置において、前記第１リードのインナー部の先端部分は、前記第１半導体チップの電極の近傍に配置されている。
【００２０】
（５）平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップを準備し、更に、インナー部及びアウター部を有し、前記インナー部の先端部分が互いに対向する第１リード及び第２リードを有するリードフレームを準備する工程と、前記第１半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第１主面と前記リードのインナー部とを向かい合わせた状態で前記第１半導体チップと前記第１リードのインナー部とを接着固定する工程と、
前記第２半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第１半導体チップと前記第２半導体チップとを接着固定する工程と、
前記第１半導体チップの電極と前記第１リードのインナー部とをボンディングワイヤで電気的に接続し、前記第２半導体チップの電極と前記第２リードのインナー部とをボンディングワイヤで電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法である。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
本実施形態では、二方向リード配列構造であるＴＳＯＰ（Ｔhin Ｓmall Ｏutline Ｐackage）型の半導体装置に本発明を適用した例について説明する。
【００２３】
図１は本発明の実施形態１である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図２は図１のＡ−Ａ線に沿う模式的断面図であり、図３は図１の一部を拡大した模式的平面図である。
【００２４】
図１及び図２に示すように、本実施形態の半導体装置１は、四つの半導体チップ（１１，１２，１３，１４）を上下に積層し、この四つの半導体チップ（以下、単にチップと呼ぶ）を一つの樹脂封止体１８で封止した構成となっている。四つのチップ（１１，１２，１３，１４）の夫々は、夫々の回路形成面（互いに対向する一主面及び他の主面のうちの一主面）１１Ａ，１２Ａ，１３Ａ，１４Ａを同一方向に向けた状態で積層されている。
【００２５】
四つのチップ（１１，１２，１３，１４）の夫々は、同一の外形寸法で形成されている。また、四つのチップ（１１，１２，１３，１４）の夫々の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。
【００２６】
四つのチップ（１１，１２，１３，１４）の夫々は、例えば、単結晶珪素からなる半導体基板及びこの半導体基板上に形成された多層配線層を主体とする構成になっている。この四つのチップ（１１，１２，１３，１４）の夫々には、記憶回路として、例えばフラッシュメモリと呼称される２５６メガビットのＥＥＰＲＯＭ（Ｅlectrically Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory)が内蔵されている。
【００２７】
四つのチップ（１１，１２，１３，１４）において、回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）の互いに対向する二つの長辺のうちの一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）側には、この一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）に沿って複数の電極（ボンディングパッド）１５が形成されている。この複数の電極１５の夫々は、チップ（１１，１２，１３，１４）の多層配線層のうちの最上層の配線層に形成されている。最上層の配線層はその上層に形成された表面保護膜（最終保護膜）で被覆され、この表面保護膜には電極１５の表面を露出するボンディング開口が形成されている。
【００２８】
四つのチップ（１１，１２，１３，１４）に内蔵されたフラッシュメモリの回路パターンは、同一の回路パターンで構成されている。また、四つのチップ（１１，１２，１３，１４）の夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）に形成された電極１５の配置パターンは、同一の配置パターンで構成されている。即ち、四つのチップ（１１，１２，１３，１４）の夫々は、同一構造で構成されている。
【００２９】
樹脂封止体１８の平面形状は方形状で形成され、本実施形態においては例えば長方形で形成されている。この樹脂封止体１８の互いに対向する二つの短辺（１８Ａ，１８Ｂ）のうちの一方の短辺１８Ａ側にはこの一方の短辺１８Ａに沿って複数のリード２２Ａが配列され、他方の短辺１８Ｂ側にはこの他方の短辺１８Ｂに沿って複数のリード２２Ｂが配列されている。
【００３０】
複数のリード２２Ａの夫々は、樹脂封止体１８の内部に位置するインナー部と、樹脂封止体１８の一方の短辺１８Ａ側から突出して樹脂封止体１８の外部に位置するアウター部とを有する構成となっている。複数のリード２２Ｂの夫々は、樹脂封止体１８の内部に位置するインナー部と、樹脂封止体１８の他方の短辺１８Ｂ側から突出して樹脂封止体１８の外部に位置するアウター部とを有する構成となっている。複数のリード２２Ａ及び複数のリード２２Ｂの夫々のアウター部は、例えば面実装型リード形状の一つであるガルウィングリード形状に折り曲げ成形されている。即ち、本実施形態の半導体装置１Ａは、樹脂封止体１８の互いに対向する二つの短辺側にリードを配列したＴＳＯＰ型のタイプＩ型となっている。
【００３１】
複数のリード２２Ａの夫々のインナー部は、ボンディングワイヤ１７を介してチップ１１の各電極１５と夫々電気的に接続され、更にボンディングワイヤ１７を介してチップ１２の各電極１５と夫々電気的に接続されている。複数のリード２２Ｂの夫々のインナー部は、ボンディングワイヤ１７を介してチップ１３の各電極１５と夫々電気的に接続され、更にボンディングワイヤ１７を介してチップ１４の各電極１５と夫々電気的に接続されている。
【００３２】
複数のリード２２Ａ及び２２Ｂの夫々には端子名が付されている。Ｖｃｃ端子は電源電位（例えば５［Ｖ］）に電位固定される電源電位端子である。Ｖｓｓ１端子及びＶｓｓ２端子は基準電位（例えば０［Ｖ］）に電位固定される基準電位端子である。Ｉ／Ｏ０端子〜Ｉ／Ｏ７端子はデータ入出力端子である。ＲＥＳ端子はリセット端子である。Ｒ／Ｂ端子はリーディ／ビズィ端子である。ＣＤＥ端子はコマンド・データ・イネーブル端子である。ＯＥ端子は出力イネーブル端子である。ＳＣ端子はシリアル・クロック端子である。ＷＥはライト・イネーブル端子である。ＣＥはチップ・イネーブル端子である。Ｗ−ＰＲＯＴＥＣＴ端子はライト・プロテクト端子である。ＦＴＥＳＴ端子はファンクション・テスト端子である。ＮＣ端子は空き端子である。
【００３３】
チップ１１及びチップ１２は、夫々の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１１の裏面（互いに対向する一主面及び他の主面のうちの他の主面）とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１１の一方の長辺１１Ａ１とチップ１２の他方の長辺１２Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１１及びチップ１２は、これらの間に介在された接着層１６によって接着固定されている。
【００３４】
チップ１２及びチップ１３は、夫々の一方の長辺（１２Ａ１，１３Ａ１）がリード２２Ｂ側に位置するようにチップ１２の裏面（他の主面）とチップ１３の回路形成面１３Ａとを向かい合わせ、かつチップ１３の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１２の一方の長辺１２Ａ１とチップ１３の他方の長辺１３Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１２及びチップ１３は、これらの間に介在された接着層１６によって接着固定されている。
【００３５】
チップ１３及びチップ１４は、夫々の一方の長辺（１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するようにチップ１３の裏面（他の主面）とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態（チップ１３の一方の長辺１３Ａ１とチップ１４の他方の長辺１４Ａ２とが互いに近づく方向に夫々の位置をずらした状態）で接着固定されている。チップ１３及びチップ１４は、これらの間に介在された接着層１６によって接着固定されている。
【００３６】
即ち、四つのチップ（１１，１２，１３，１４）は、夫々の一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の長辺よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００３７】
リード２２Ａのインナー部は、積層された四つのチップのうちの最上段に位置するチップ１１の回路形成面１１Ａに接着層２３を介在して接着固定されている。リード２２Ａのインナー部は、その先端部分がチップ１１の電極１５の近傍に配置されている。リード２２Ａのインナー部は、リード２２Ｂのインナー部の長さよりも長くなっている。
【００３８】
ボンディングワイヤ１７としては例えば金（Ａｕ）ワイヤを用いている。ボンディングワイヤ１７の接続方法としては、例えば熱圧着に超音波振動を併用したボールボンディング法を用いている。
【００３９】
樹脂封止体１８は、低応力化を図る目的として、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたビフェニール系の樹脂で形成されている。この樹脂封止体１８は、大量生産に好適なトランスファモールディング法で形成されている。トランスファモールディング法は、ポット、ランナー、流入ゲート及びキャビティ等を備えたモールド金型を使用し、ポットからランナー及び流入ゲートを通してキャビティ内に樹脂を加圧注入して樹脂封止体を形成する方法である。
【００４０】
本実施形態において、四つのチップの夫々の厚さは約０．１［ｍｍ］であり、接着層１６及び２３の厚さは約０．０２５［ｍｍ］であり、リード２２Ａ及び２２Ｂの厚さは約０．１２５［ｍｍ］であり、樹脂封止体１８の上面からチップ１１上におけるリード２２Ａまでの樹脂の厚さは約０．１［ｍｍ］であり、樹脂封止体１８の下面からチップ１４の裏面における接着層１６までの樹脂の厚さは約０．２５［ｍｍ］であり、樹脂封止体１８の上面からリード（２２Ａ，２２Ｂ）の実装面までの高さは約１．２［ｍｍ］である。
【００４１】
図３に示すように、チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。
【００４２】
次に、半導体装置１Ａの製造に用いられるリードフレームについて、図４を用いて説明する。図４はリードフレームの模式的平面図である。なお、実際のリードフレームは複数の半導体体装置を製造できるように多連構造になっているが、図面を見易くするため、図４は一つの半導体装置が製造される一個分の領域を示している。
【００４３】
図４に示すように、リードフレームＬＦ１は、枠体２１で規定された領域内に、複数のリード２２Ａからなるリード群、複数のリード２２Ｂからなるリード群、接着層２３等を配置した構成になっている。複数のリード２２Ａは、枠体２１の互いに対向する二つの短辺部分のうちの一方の短辺部分に沿って配列され、この一方の短辺部分と一体化されている。複数のリード２２Ｂは、枠体２１の互いに対向する二つの短辺部分のうちの他方の短辺部分に沿って配列され、この他方の短辺部分と一体化されている。即ち、リードフレームＬＦ１は、二方向リード配列構造になっている。
【００４４】
複数のリード２２Ａの夫々は、樹脂封止体で封止されるインナー部と樹脂封止体の外部に導出されるアウター部とを有し、タイバー（ダムバー）２５を介して互いに連結されている。複数のリード２２Ｂの夫々は、樹脂封止体で封止されるインナー部と樹脂封止体の外部に導出されるアウター部とを有し、タイバー２５を介して互いに連結されている。
【００４５】
リードフレームＬＦ１は、例えば鉄（Ｆｅ）−ニッケル（Ｎｉ）系の合金又は銅（Ｃｕ）若しくは銅系の合金からなる平板材にエッチング加工又はプレス加工を施して所定のリードパターンを形成することによって形成される。
【００４６】
次に、半導体装置１Ａの製造方法について、図５乃至図７（模式的断面図）を用いて説明する。
【００４７】
まず、リードフレームＬＦ１にチップ１１を接着固定する。リードフレームＬＦ１と半導体チップ１１との接着固定は、図５（ａ）に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在してリード２２Ａのインナー部を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ｂ側（互いに対向する二つのリード群のうちの他方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【００４８】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図５（ｂ）に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で行なう。
【００４９】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図６（ｃ）に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の回路形成面１３Ａを接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【００５０】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図６（ｄ）に示すように、チップ１３の裏面に接着層１６を介在してチップ１４の回路形成面１４Ａを接着することによって行なう。この時、チップ１４の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で行なう。この工程により、四つのチップ（１１，１２，１３，１４）は、夫々の一方の短辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）がリード２２Ｂ側に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の短辺よりも外側に位置するように夫々の位置をずらした状態で積層される。
【００５１】
次に、チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続すると共に、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。これらのボンディングワイヤ１７による接続は、図７に示すように、ヒートステージ３０と最下段に位置するチップ１４の裏面とが向かい合う状態でヒートステージ３０にリードフレームＬＦ１を装着して行う。本実施形態において、チップ１４の裏面には接着層１６が設けられているので、チップ１４は接着層１６を介在してヒートステージ３０に装着される。
【００５２】
この工程において、四つのチップ（１１，１２，１３，１４）の夫々は、夫々の一方の長辺（１１Ａ１，１２Ａ１，１３Ａ１，１４Ａ１）が同一側（本実施形態ではリード２２Ｂ側）に位置するように夫々の回路形成面（１１Ａ，１２Ａ，１３Ａ，１４Ａ）を同一方向に向け、かつ互いに向かい合う一方のチップの電極が他方のチップの一方の長辺よりも外側に位置するように夫々の位置をずらした状態で積層されているので、リードフレームを反転させることなく（チップを反転させることなく）、四つのチップの電極とリードのインナー部とをボンディングワイヤ１７で接続することできる。
【００５３】
また、一つのリードのインナー部に複数のチップの電極（本実施形態では二つのチップの電極）をワイヤボンディングすることができるので、複数枚のリードフレームを用いる必要がない。
【００５４】
また、この工程において、リード２２Ａのインナー部の先端部分はチップ１１の電極１５の近傍に配置されているので、チップ１１の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さ及びチップ１２の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さを短くすることができる。
【００５５】
また、この工程において、四つのチップは、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で積層されているので、夫々の他方の長辺側における裏面領域が向かい合うチップから露出している。従って、これらの裏面領域に接するように突出部もしくは段差部をヒートステージ３０に設けておくことにより、三つのチップの夫々の他方の長辺側における裏面領域にヒートステージを直接的に若しくは間接的に接触させることができる。
【００５６】
また、この工程において、チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されているので、チップ１１の電極１５に接続されるボンディングワイヤ１７とチップ１２の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。
【００５７】
また、この工程において、チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されているので、チップ１３の電極１５に接続されるボンディングワイヤ１７とチップ１４の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。
【００５８】
次に、四つのチップ（１１，１２，１３，１４）、リード２２Ａのインナー部、リード２２Ｂのインナー部及びボンディングワイヤ１７等を樹脂で封止して樹脂封止体１８を形成する。樹脂封止体１８の形成はトランスファモールディング法で行う。
【００５９】
次に、リード２２Ａに連結されたタイバー２５及びリード２２Ｂに連結されたタイバー２２を切断し、その後、リード２２Ａ、リード２２Ｂの夫々のアウター部にメッキ処理を施し、その後、リードフレームＬＦ１の枠体２１からリード１２２及び２２Ｂを切断し、その後、リード２２Ａ、２２Ｂの夫々のアウター部を面実装型リード形状の一つであるガルウィング形状に折り曲げ成形し、その後、リードフレームＬＦ１の枠体１４から樹脂封止体１８を分離することにより、図１及び図２に示す半導体装置１Ａがほぼ完成する。
【００６０】
このようにして構成された半導体装置１Ａは、図８（要部模式的断面図）に示すように、１つの回路システムを構成する電子装置の構成部品として実装基板３１に複数個実装される。半導体装置１Ａは、同一機能のリードが対向して配置されているので、リード２２Ａとリード２２Ｂとを電気的に接続するための配線３１Ａを直線的に引き回すことができる。また、半導体装置１Ａのリード２２Ｂと他の半導体装置１Ａのリード２２Ａとを電気的に接続するための配線３１Ａを直線的に引き回すことができる。従って、実装基板３１の配線層数を低減することができるので、電子装置、例えばメモリーモジュール等の薄型化を図ることができる。
【００６１】
以上説明したように、本実施形態によれば、以下の効果が得られる。
【００６２】
（１）四つのチップ（１１，１２，１３，１４）において、チップ１１及びチップ１２は、チップ１１及び１２の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６３】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の回路形成面１２Ａとを向かい合わせ、かつチップ１３の電極１５がチップ１２の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６４】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１１Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００６５】
このような構成とすることにより、ワイヤボンディング工程において、リードフレームＬＦ１を反転させることなく（チップを反転させることなく）、四つのチップの電極１５とリードのインナー部とをボンディングワイヤ１７で接続することできるので、リードフレームＬＦ１の反転に伴うボンディングワイヤ１７の変形を実質的に排除することができる。この結果、半導体装置１Ａの歩留まりの向上を図ることができる。
【００６６】
また、一つのリードのインナー部に複数のチップの電極（本実施形態では二つのチップの電極）をワイヤボンディングすることができるので、複数枚のリードフレームを用いることなく半導体装置１Ａを製造することができる。この結果、半導体装置１Ａの低コスト化を図ることができる。
【００６７】
また、リードフレームＬＦ１を反転させる必要がないので、半導体装置１Ａの生産性の向上を図ることができる。
【００６８】
また、四つのチップにおいて、同一機能の電極１５が夫々対向するので、ミラー反転回路パターンのチップを用いる必要がない。従って、半導体装置１Ａの低コスト化を図ることができる。
【００６９】
（２）四つのチップは、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で積層されている。
【００７０】
このような構成とすることにより、最下段のチップ１４を除く三つのチップの夫々の他方の長辺側における裏面領域が向かい合うチップから露出するので、三つのチップの夫々の他方の長辺側における裏面領域にヒートステージを直接的に若しくは間接的に接触させることができる。これにより、ワイヤボンディングに必要な温度までチップを容易に加熱することができるので、チップの電極とボンディングワイヤとの接続不良を低減することができる。この結果、半導体装置の製造プロセス（組立プロセス）における歩留まりの向上を図ることができる。
【００７１】
（３）リード２２Ａのインナー部の先端部分はチップ１１の電極１５の近傍に配置されている。このような構成とすることにより、チップ１１の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さ及びチップ１２の電極１５とリード２２Ａのインナー部とを電気的に接続するボンディングワイヤ１７の長さを短くすることができる。この結果、半導体装置１Ａの高速化を図ることができる。
【００７２】
（４）チップ１１及びチップ１２は、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。チップ１３及びチップ１４は、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で接着固定されている。このような構成とすることにより、チップ１１の電極１５に接続されるボンディングワイヤ１７とチップ１２の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。また、チップ１３の電極１５に接続されるボンディングワイヤ１７とチップ１４の電極に接続されるボンディングワイヤ１７との短絡を抑制することができる。この結果、半導体装置の歩留まりの向上を図ることができる。
【００７３】
なお、本実施形態では四つのチップを積層し、この四つの半導体チップを一つの樹脂封止体で封止する半導体装置について説明したが、本発明はこれに限定されず、例えば二つ又は三つ若しくは四つ以上のチップを積層し、これらのチップを一つの樹脂封止体で封止する半導体装置においても適用することができる。
【００７４】
（実施形態２）
図９は、本発明の実施形態２である半導体装置の模式的断面図である。
図９に示すように、本実施形態の半導体装置１Ｂは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００７５】
即ち、四つのチップ（１１，１２，１３，１４）は、チップ１２とチップ１３との間にリード２２Ａのインナー部の中間部分を介在した状態で積層されている。
【００７６】
チップ１２は、チップ１２の裏面がリード２２Ａのインナー部の中間部分と向かい合い、リード２２Ａのインナー部の先端部分がチップ１２の一方の長辺１２Ａ１よりも外側に位置する状態でリード２２Ａのインナー部の中間部分に接着固定されている。チップ１２とリード２２Ａのインナー部の中間部分との接着固定は、これらの間に介在された接着層１６によって行なわれている。
【００７７】
チップ１３は、チップ１３の回路形成面１３Ａがリード２２Ａのインナー部の中間部分と向かい合い、チップ１３の電極１５がリード２２Ａのインナー部の先端よりも外側に位置する状態でリード２２Ａのインナー部の中間部分に接着固定されている。チップ１３とリード２２Ａのインナー部の中間部分との接着固定は、これらの間に介在された接着層１６によって行なわれている。
【００７８】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００７９】
また、リード２２Ａのインナー部における折り曲げ量（オフセット量）を前述の実施形態と比べて小さく、若しくはリード２２Ａのインナー部の折り曲げ加工を廃止することができるので、半導体装置の生産性の向上を図ることができる。
【００８０】
また、チップ１１及びチップ１２の電極１５に接続されるボンディングワイヤ１７のループ高さ低くすることができるので、前述の実施形態１と比べて半導体装置の薄型化を図ることができる。
【００８１】
なお、本実施形態ではチップ１２とチップ１３との間にリード２２Ａのインナー部の中間部分を配置した例について説明したが、リード２２Ａのインナー部の中間部分の配置は、チップ１１とチップ１２との間、チップ１３とチップ１４との間であってもよい。但し、ボンディングワイヤ１７の振り分けが偏る。
【００８２】
（実施形態３）
図１０は、本発明の実施形態３である半導体装置の模式的断面図である。
図１０に示すように、本実施形態の半導体装置１Ｃは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００８３】
即ち、四つのチップ（１１，１２，１３，１４）の夫々の電極１５は、ボンディングワイヤ１７を介してリード２２Ｂのインナー部と夫々電気的に接続されている。また、リード２２Ａのインナー部は、先端部分がチップ１２の他方の長辺１２Ａ２の外側においてチップ１１の裏面に接着層（１６及び２３）を介在して接着固定されている。
【００８４】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００８５】
また四つのチップからなるチップ積層体の厚さでリード２２Ａの厚さを吸収できるので、前述の実施形態１と比べて半導体装置の薄型化を図ることができる。
【００８６】
なお、本実施形態ではチップ１１の裏面にリード２２Ａのインナー部の先端部分を接着した例について説明したが、リード２２Ａのインナー部の先端部分の接着はチップ１２、１３、１４の何れかの裏面に接着固定してもよい。
【００８７】
（実施形態４）
図１１は、本発明の実施形態４である半導体装置の模式的断面図である。
図１１に示すように、本実施形態の半導体装置１Ｄは、基本的に前述の実施形態１と同様の構成となっており、以下の構成が異なっている。
【００８８】
即ち、四つのチップ（１１，１２，１３，１４）の夫々の電極１５は、ボンディングワイヤ１７を介してリード２２Ｂのインナー部と夫々電気的に接続されている。また、チップ１２の他方の長辺１２Ａ２の外側において、チップ１１の裏面に接着層（１６及び２３）を介在して支持リード２４が接着固定されている。
【００８９】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【００９０】
また、樹脂封止体１８の辺１８Ａ側にリードが配置されていないので、半導体装置の小型化を図ることができる。
【００９１】
（実施形態５）
図１２は本発明の実施形態５である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図１３は前記半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図であり、図１４は図１２のＢ−Ｂ線に沿う模式的断面図である。
【００９２】
図１２乃至図１４に示すように、本実施形態の半導体装置２Ａは、前述の実施形態１と比較してチップの積層形態が異なっている。
【００９３】
チップ１１及びチップ１２は、チップ１１及びチップ１２の一方の長辺（１１Ａ１，１２Ａ１）がリード２２Ａ側に位置するようにチップ１２の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９４】
前記チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１２の一方の長辺１２Ａ１よりも内側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９５】
前記チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【００９６】
チップ１１の回路形成面１１Ａには、チップ１１を支持する二つの支持リード２４が接着層２３を介在して接着固定されている。
【００９７】
本実施形態の半導体装置２Ａは、図１５に示すリードフレームＬＦ２を用いた製造プロセスで形成される。リードフレームＬＦ２は、前述のリードフレームＦＬ１と若干異なり、リード２２Ａとリード２２Ｂとの間に二つの支持リード２４を有している。また、リード２２Ａとリード２３Ｂとの長さが基本的に同一となっている。
【００９８】
次に、半導体装置２Ａの製造について、図１６乃至図１８（模式的断面図）を用いて説明する。
【００９９】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図１６（ａ）に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１００】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図１６（ａ）に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１１の電極１５間の領域とチップ１２の電極１５とが対向するように夫々の位置をずらした状態で行なう。
【０１０１】
次に、チップ１２の裏面が上向きとなるようにリードフレームＬＦ２を反転させた後、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図１６（ｂ）に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の裏面を接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の短辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。チップ１３とチップ１２との位置ずれ量は、チップ１３の電極１５がチップ１１の他方の長辺１１Ａ１よりも外側に位置し、チップ１２の電極１５がチップ１３の他方の長辺１３Ａ２よりも外側に位置する程度が望ましい。
【０１０２】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図１６（ｂ）に示すように、チップ１３の回路形成面１３Ａに接着層１６を介在してチップ１４の裏面を接着することによって行なう。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。また、チップ１４の電極１５間の領域とチップ１３の電極１５とが対向するように夫々の位置をずらした状態で行なう。この工程により、四つのチップ（１１，１２，１３，１４）は積層される。
【０１０３】
次に、チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続する。チップ１１及び１２とリード２２Ａのインナー部との接続は、図１７に示すように、チップ１１の回路形成面１１Ａを上向きにした状態でヒートステージ３２にリードフレームＬＦ２を装着して行なう。この工程において、チップ１２の一方の長辺１２Ａ１は、チップ１３の他方の長辺１３Ａ２及びチップ１４の他方の長辺１４Ａ２よりも外側に位置しているので、チップ１２の一方の長辺１２Ａ１側における裏面領域に接するように突出部３２Ａをヒートステージ３２に設けておくことにより、チップ１２の一方の長辺１２Ａ１側における裏面領域にヒートステージ３２を直接的若しくは間接的に接触させることができる。
【０１０４】
次に、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。チップ１３及び１４とリード２２Ｂのインナー部との接続は、図１８に示すように、チップ１４の回路形成面１４Ａを上向きにした状態でヒートステージ３３にリードフレームＬＦ２を装着して行なう。この工程において、チップ１３の一方の長辺１３Ａ１は、チップ１２の他方の長辺１２Ａ２及びチップ１１の他方の長辺１１Ａ２よりも外側に位置しているので、チップ１３の一方の長辺１３Ａ１側における裏面領域に接するように突出部３３Ａをヒートステージ３３に設けておくことにより、チップ１３の一方の長辺１３Ａ１側における裏面領域にヒートステージ３３を直接的若しくは間接的に接触させることができる。
【０１０５】
この後、前述の実施形態１と同様の製造工程を施すことにより、図１２乃至図１４に示す半導体装置２Ａがほぼ完成する。
【０１０６】
以上説明したように、本実施形態によれば以下の効果が得られる。
【０１０７】
四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の回路形成面１１Ａとチップ１２の裏面とを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１０８】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１０９】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面ととを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１０】
このような構成とすることにより、ワイヤボンディング工程において、チップ１２の一方の長辺１２Ａ１側における裏面領域にヒートステージ３２を直接的若しくは間接的に接触させることができるので、ワイヤボンディングに必要な温度までチップ１１及び１２を容易に加熱することができ、チップの電極とボンディングワイヤとの接続不良を低減することができる。また、チップ１３の一方の長辺１３Ａ１側における裏面領域にヒートステージ３３を直接的若しくは間接的に接触させることができるので、ワイヤボンディングに必要な温度までチップ１１及び１２を容易に加熱することができ、チップの電極とボンディングワイヤとの接続不良を低減することができる。この結果、半導体装置２Ａの製造プロセス（組立プロセス）における歩留まりの向上を図ることができる。
【０１１１】
（実施形態６）
図１９は、本発明の実施形態６である半導体装置の模式的断面図である。
図１９に示すように、本実施形態の半導体装置２Ｂは、基本的に前述の実施形態５と同様の構成となっており、以下の構成が異なっている。
【０１１２】
即ち、四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１３】
また、チップ１２及びチップ１３は、チップ１３の電極１５がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１４】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１１５】
また、二つの支持リード２４のうち、一方の支持リード２４は、チップ１３の他方の長辺１３Ａ２の外側においてチップ１２の裏面に接着固定され、他方の支持リード２４は、チップ１２の他方の長辺１２Ａ２の外側においてチップ１３の裏面に接着固定されている。
【０１１６】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【０１１７】
また、四つのチップからなるチップ積層体の厚さで支持リード２４の厚さを吸収できるので、前述の実施形態５と比べて半導体装置の薄型化を図ることができる。
【０１１８】
（実施形態７）
図２０は、本発明の実施形態７である半導体装置の模式的断面図である。
図２０に示すように、本実施形態の半導体装置２Ｃは、基本的に前述の実施形態５と同様の構成となっており、以下の構成が異なっている。
【０１１９】
即ち、四つのチップにおいて、チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２０】
また、チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の裏面とを向かい合わせ、かつチップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２１】
また、チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の一方の長辺１４Ａ１よりも外側に位置し、チップ１４の他方の長辺１４Ａ２がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１２２】
また、リード２２Ａは、先端部分がチップ１３の他方の長辺１３Ａ２の外側においてチップ１２の裏面及びチップ１４の裏面に接着固定され、リード２２Ｂは、先端部分がチップ１２の他方の長辺１２Ａ２の外側においてチップ１１の裏面及びチップ１３の裏面に接着固定されている。
【０１２３】
このような構成においても、前述の実施形態１と同様の効果が得られる。
【０１２４】
また、リード２２Ａ及びリード２２Ｂの夫々のインナー部におけるオフセット量を小さくできるので、半導体装置の生産性の向上を図ることができる。
【０１２５】
（実施形態８）
図２１は本発明の実施形態８である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【０１２６】
図２１に示すように、本実施形態の半導体装置３は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１２７】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側に位置し、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１１の一方の長辺１１Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置し、チップ１２の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で積着固定されている。
【０１２８】
チップ１２及び１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ａ側に位置するようにチップ１２の裏面とチップ１２の裏面とを向かい合わせた状態で接着固定されている。
【０１２９】
チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の回路形成面１３Ａとチップ１４の裏面とを向かい合わせ、かつチップ１３の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１３０】
二つの支持リード２４は、チップ１１の回路形成面１１Ａに接着固定されている。チップ１１及び１３の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続され、チップ１２及び１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１３１】
次に、半導体装置３の製造について、図２２乃至図２５（模式的断面図）を用いて説明する。
【０１３２】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図２２に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１３３】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図２２に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１１の一方の長辺１１Ａ１がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１３４】
次に、チップ１１の電極とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１２の電極とリード２２Ｂとをボンディングワイヤ１７で電気的に接続する。これらの接続は、図２３に示すように、チップ１１の回路形面１１Ａを上向きにした状態でヒートステージ３４にリードフレームＬＦ２を装着して行う。この工程において、この工程において、チップ１１の一方の長辺１１Ａ１は、チップ１２の他方の長辺１２Ａ２よりも外側に位置しているので、チップ１１の一方の長辺１１Ａ１側における裏面領域に接するように突出部３４Ａをヒートステージ３４に設けておくことにより、チップ１１の一方の長辺１１Ａ１側における裏面領域にヒートステージ３４を直接的若しくは間接的に接触させることができる。
【０１３５】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図２４に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の裏面を接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ａ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の一方の長辺１３Ａ１がチップ１２の他方の長辺よりも外側に位置するように夫々の位置をずらした状態で行う。
【０１３６】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図２４に示すように、チップ１３の回路形成面１３Ａに接着層１６を介在してチップ１４の裏面を接着することによって行う。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行う。また、チップ１３の電極１５がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１３７】
次に、チップ１３の電極とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１４の電極とリード２２Ｂとをボンディングワイヤ１７で電気的に接続する。これらの接続は、図２５に示すように、チップ１４の回路形面１４Ａを上向きにした状態でヒートステージ３５にリードフレームＬＦ２を装着して行う。
【０１３８】
この後、前述の実施形態１と同様の製造工程を施すことにより、図２１に示す半導体装置３がほぼ完成する。
【０１３９】
このように本実施形態においても前述の実施形態１と同様の効果が得られる。
【０１４０】
（実施形態９）
図２６は本発明の実施形態９である半導体装置の模式的断面図である。
【０１４１】
図２６に示すように、本実施形態の半導体装置４は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１４２】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の裏面とチップ１２の回路形成面１２Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１１の一方の長辺１１Ａよりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４３】
チップ１２及びチップ１３は、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の裏面とチップ１３の回路形成面とを向かい合わせ、かつチップ１３の電極がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４４】
チップ１３及びチップ１４は、チップ１４がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１４５】
二つの支持リード２４は、チップ１１の回路形成面１１Ａに接着固定されている。チップ１１及び１２の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続され、チップ１３及び１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１４６】
次に、半導体装置４の製造について、図２７及び図２８（模式的断面図）を用いて説明する。
【０１４７】
まず、リードフレームＬＦ２にチップ１１を接着固定する。リードフレームＬＦ２と半導体チップ１１との接着固定は、図２７に示すように、チップ１１の回路形成面１１Ａに接着層２３を介在して支持リード２４を接着することによって行なう。この時、チップ１１の一方の長辺１１Ａ１がリード２２Ａ側（互いに対向する二つのリード群のうちの一方のリード群側）に位置するようにチップ１１の向きを合わせた状態で行なう。
【０１４８】
次に、チップ１１にチップ１２を接着固定する。チップ１１とチップ１２との接着固定は、図２７に示すように、チップ１１の裏面に接着層１６を介在してチップ１２の回路形成面１２Ａを接着することによって行なう。この時、チップ１２の一方の長辺１２Ａ１がリード２２Ｂ側に位置するようにチップ１２の向きを合わせた状態で行なう。また、チップ１２の電極１５がチップ１１の一方の長辺１１Ａ１よりも外側に位置し、チップ１１の他方の長辺１１Ａ２がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１４９】
次に、チップ１２にチップ１３を接着固定する。チップ１２とチップ１３との接着固定は、図２７に示すように、チップ１２の裏面に接着層１６を介在してチップ１３の回路形成面１３Ａを接着することによって行なう。この時、チップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１３の向きを合わせた状態で行なう。また、チップ１３の電極１５がチップ１１の他方の長辺１１Ａ２よりも外側に位置し、チップ１２の一方の長辺１２Ａ１がチップ１３の他方の長辺１３Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１５０】
次に、チップ１３にチップ１４を接着固定する。チップ１３とチップ１４との接着固定は、図２７に示すように、チップ１３の裏面に接着層１６を介在してチップ１４の回路形成面１４Ａを接着することによって行なう。この時、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１４の向きを合わせた状態で行なう。また、チップ１４の電極１５がチップ１３の一方の長辺１３Ａ１よりも外側に位置し、チップ１３の他方の長辺１３Ａ２がチップ１４の他方の長辺１４Ａ２よりも外側に位置するように夫々の位置をずらした状態で行なう。
【０１５１】
チップ１１及びチップ１２の電極１５とリード２２Ａのインナー部とをボンディングワイヤ１７で電気的に接続し、チップ１３及びチップ１４の電極１５とリード２２Ｂのインナー部とをボンディングワイヤ１７で電気的に接続する。これらの接続すも２８に示すように、チップ１１の回路形成面１１Ａを上向きにした状態でヒートステージ３６にリードフレームｌｆ２を装着して行なう。この工程において、チップ１２の一方の長辺１２Ａ１はチップ１３の他方の長辺１３Ａ２及びチップ１４の他方の長辺１４Ａ２よりも外側に位置しているので、チップ１２の一方の長辺１２Ａ１側における裏面領域に接するように突出部３６Ａをヒートステージ３６に設けておくことにより、チップ１２の一方の長辺１１Ａ１側における裏面領域にヒートステージ３４を直接的若しくは間接的に接触させることができる。
【０１５２】
この後、前述の実施形態１と同様の製造工程を施すことにより、図２６に示す半導体装置４がほぼ完成する。
【０１５３】
このように本実施形態においても前述の実施形態１と同様の効果が得られる。
【０１５４】
また、チップ１１及び１２の厚さで、チップ１３の電極１５と接続されるボンディングワイヤ１７のループ高さ及びチップ１４の電極１５と接続されるボンデ稲ングワイヤ１７のループ高さを吸収できるので、半導体装置の薄型化を図ることができる。
【０１５５】
（実施形態１０）
図２９は本発明の実施形態１０である半導体装置の模式的断面図である。
【０１５６】
図２９に示すように、本実施形態の半導体装置５は、前述の実施形態１と比較してチップの積層形態が異なっている。
【０１５７】
チップ１１及びチップ１２は、チップ１１の一方の長辺１１Ａ１及びチップ１２の一方の長辺１２Ａ１がリード２２Ａ側に位置するようにチップ１１の回路形成面１１Ａとチップ１２の裏面とを向かい合わせ、かつチップ１１の電極１５がチップ１２の一方の長辺１２Ａ１よりも外側に位置し、チップ１２の他方の長辺１２Ａ２がチップ１１の他方の長辺１１Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１５８】
チップ１２及びチップ１３はチップ１３の一方の長辺１３Ａ１がリード２２Ｂ側に位置するようにチップ１２の回路形成面１２Ａとチップ１３の回路形成面１３Ａとを向かい合わせ、かつチップ１２の電極１５がチップ１３の他方の長辺１３Ａ２よりも外側に位置し、チップ１３の電極１５がチップ１２の他方の長辺１２Ａ２よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１５９】
チップ１３及びチップ１４は、チップ１４の一方の長辺１４Ａ１がリード２２Ｂ側に位置するようにチップ１３の裏面とチップ１４の回路形成面１４Ａとを向かい合わせ、かつチップ１４の電極１５がチップ１３の一方の長辺１４Ａ１よりも外側に位置するように夫々の位置をずらした状態で接着固定されている。
【０１６０】
支持リード２４は、チップ１１の他方の長辺１１Ａ２の外側においてチップ１２の裏面に接着層（１６，２３）を介在して接着固定されている。チップ１１及びチップ１２の電極１５はボンディングワイヤ１７を介してリード２２Ａと電気的に接続されている。チップ１３及びチップ１４の電極１５はボンディングワイヤ１７を介してリード２２Ｂと電気的に接続されている。
【０１６１】
このような構成とすることにより、ボンディングワイヤ１７のループ高さがチップ積層体の厚さによって吸収されるので、半導体装置２９の薄型型を図ることができる。
【０１６２】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１６４】
複数の半導体チップを積層し、この複数の半導体チップを一つの樹脂封止体で封止する半導体装置の低コスト化を図ることができる。
【０１６５】
前記半導体装置の生産性の向上を図ることができる。
【０１６６】
前記半導体装置の歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【図２】図１のＡ−Ａ線に沿う模式的断面図である。
【図３】図１の一部を拡大した模式的平面図である。
【図４】本発明の実施形態１である半導体装置の製造プロセスで用いられるリードフレームの模式的平面図である。
【図５】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図６】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図７】本発明の実施形態１である半導体装置の製造を説明するための模式的断面図である。
【図８】本発明の実施形態１である半導体装置を実装基板に実装した状態を示す模式的断面図である。
【図９】本発明の実施形態２である半導体装置の模式的断面図である。
【図１０】本発明の実施形態３である半導体装置の模式的断面図である。
【図１１】本発明の実施形態４である半導体装置の模式的断面図である。
【図１２】本発明の実施形態５である半導体装置の樹脂封止体の上部を除去した状態を示す模式的平面図である。
【図１３】本発明の実施形態５である半導体装置の樹脂封止体の下部を除去した状態を示す模式的平面図である。
【図１４】図１のＢ−Ｂ線に沿う模式的断面図である。
【図１５】本発明の実施形態５である半導体装置の製造プロセスで用いられるリードフレームの模式的平面図である。
【図１６】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１７】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１８】本発明の実施形態５である半導体装置の製造を説明するための模式的断面図である。
【図１９】本発明の実施形態６である半導体装置の模式的断面図である。
【図２０】本発明の実施形態７である半導体装置の模式的断面図である。
【図２１】本発明の実施形態８である半導体装置の模式的断面図である。
【図２２】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２３】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２４】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２５】本発明の実施形態８である半導体装置の製造を説明するための模式的断面図である。
【図２６】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２７】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２８】本発明の実施形態９である半導体装置の製造を説明するための模式的断面図である。
【図２９】本発明の実施形態１０である半導体装置の模式的断面図である。
【符号の説明】
１Ａ，１Ｂ，１Ｄ，２Ａ，２Ｂ，２Ｃ，３，４，５…半導体装置、１１，１２，１３，１４…半導体チップ、１５…電極、１６，２３…接着層、１７…ボンディングワイヤ、１８…樹脂封止体、ＬＦ１，ＬＦ２…リードフレーム、２１…枠体、２２Ａ，２２Ｂ…リード、２４…吊りリード、２５…ダムバー。
Claims (11)
- 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第２半導体チップの電極と電気的に接続される第２リードとを有し、
前記第１及び第２半導体チップは、夫々の第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードのインナー部は、前記第１半導体チップの第１主面に接着固定されていることを特徴とする半導体装置。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１及び第２半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第３及び第４半導体チップの電極と電気的に接続される第２リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第１主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第２半導体チップの第１辺よりも外側に位置し、前記第２半導体チップの第２辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第２主面と前記第４半導体チップの第１主面とを向かい合わせ、かつ前記第４半導体チップの電極が前記第３半導体チップの第１辺よりも外側に位置し、前記第３半導体チップの第２辺が前記第４半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードのインナー部は、前記第１半導体チップの第１主面に接着固定されていることを特徴とする半導体装置。 - 請求項１又は２に記載の半導体装置において、前記第１リードのインナー部の先端部分は、前記第１半導体チップの電極の近傍に配置されていることを特徴とする半導体装置。
- 平面が方形状で形成された第１及び第２半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１及び第２半導体チップを準備し、更に、インナー部及びアウター部を有し、前記インナー部の先端部分が互いに対向する第１リード及び第２リードを有するリードフレームを準備する工程と、
前記第１半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第１主面と前記第１リードのインナー部とを向かい合わせた状態で前記第１半導体チップと前記第１リードのインナー部とを接着固定する工程と、
前記第２半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第１半導体チップと前記第２半導体チップとを接着固定する工程と、
前記第１半導体チップの電極と前記第１リードのインナー部とをボンディングワイヤで電気的に接続し、前記第２半導体チップの電極と前記第２リードのインナー部とをボンディングワイヤで電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法。 - 平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップを準備し、更に、インナー部及びアウター部を有し、前記インナー部の先端部分が互いに対向する第１リード及び第２リードを有するリードフレームを準備する工程と、
前記第１半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第１主面と前記第１リードのインナー部とを向かい合わせた状態で前記第１半導体チップと前記第１リードのインナー部とを接着固定する工程と、
前記第２半導体チップの第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第１半導体チップと前記第２半導体チップとを接着固定する工程と、
前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第１主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第２半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第２半導体チップと前記第３半導体チップとを接着固定する工程と、
前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第２主面と前記第４半導体チップの第１主面とを向かい合わせ、かつ前記第４半導体チップの電極が前記第３半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で前記第３半導体チップと前記第４半導体チップとを接着固定する工程と、
前記第１及び第２半導体チップの電極と前記第１リードのインナー部とをボンディングワイヤで電気的に接続し、前記第４及び第３半導体チップの電極と前記第２リードのインナー部とをボンディングワイヤで電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有する第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１乃至第４半導体チップの電極と電気的に接続される第２リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの各々の第１辺が前記第２リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合せ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第１主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第２半導体チップの第１辺よりも外側に位置し、前記第２半導体チップの第２辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第２主面と前記第４半導体チップの第１主面とを向かい合わせ、かつ前記第４半導体チップの電極が前記第３半導体チップの第１辺よりも外側に位置し、前記第３半導体チップの第２辺が前記第４半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードのインナー部は、先端部分が前記第１乃至第４半導体チップの何れかの第２主面に接着固定されていることを特徴とする半導体装置。 - 平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップを準備し、更に、インナー部の先端部分が互いに対向する第１リード及び第２リードと、前記第１リードと第２リードとの間に配置された支持リードとを有するリードフレームを準備する工程と、
前記第１半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第１主面と前記支持リードとを向かい合わせた状態で前記第１半導体チップと前記支持リードとを接着固定する工程と、
前記第２半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で前記第１半導体チップと第２半導体チップとを接着固定する工程と、
前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの第１辺が前記第１半導体チップの第２辺よりも外側に位置し、前記第２半導体チップの第１辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で前記第２半導体チップと前記第３半導体チップとを接着固定する工程と、
前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第１主面と前記第４半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第４半導体チップの第１辺よりも外側に位置し、前記第２半導体チップの電極が前記第４半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で前記第３半導体チップと前記第４半導体チップとを接着固定する工程と、
前記第１及び第２半導体チップの電極と前記第１リードのインナー部とをボンディングワイヤで電気的に接続し、前記第３及び第４半導体チップの電極と前記第２リードのインナー部とをボンディングワイヤで電気的に接続する工程とを備えたことを特徴とする半導体装置の製造方法。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１及び第２半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第３及び第４半導体チップの電極と電気的に接続される第２リードと、
前記第２半導体チップを支持する第１支持リードと、
前記第３半導体チップを支持する第２支持リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの第１辺が前記第２半導体チップの第２辺よりも外側に位置し、前記第２半導体チップの第１辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第１主面と前記第４半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第４半導体チップの第１辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１支持リードは、前記第３半導体チップの第２辺の外側において前記第２半導体チップの第２主面に接着固定され、
前記第２支持リードは、前記第２半導体チップの第２辺の外側において前記第３半導体チップの第２主面に接着固定されていることを特徴とする半導体装置。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面を有し、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に電極が配置された第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１及び第２半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第３及び第４半導体チップの電極と電気的に接続される第２リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの第１辺が前記第２半導体チップの第２辺よりも外側に位置し、前記第２半導体チップの第１辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第１主面と前記第４半導体チップの第２主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第４半導体チップの第１辺よりも外側に位置し、前記第４半導体チップの第２辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第１リードは、先端部分が前記第３半導体チップの第２辺の外側において前記第２及び第４半導体チップの第２主面に接着固定され、
前記第２リードは、先端部分が前記第２半導体チップの第２辺の外側において前記第１及び第３半導体チップの第２主面に接着固定されていることを特徴とする半導体装置。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面と、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に配置された電極とを有する第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１及び第２半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第３及び第４半導体チップの電極と電気的に接続される第２リードと、
前記第１半導体チップを支持する支持リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第２主面と前記第２半導体チップの第１主面とを向かい合わせ、かつ前記第２半導体チップの電極が前記第１半導体チップの第１辺よりも外側に位置し、前記第１半導体チップの第２辺が前記第２半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第２主面と前記第３半導体チップの第１主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第１半導体チップの第２辺よりも外側に位置し、前記第２半導体チップの第１辺が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第２主面と前４半導体チップの第１主面とを向かい合わせ、かつ前記第４半導体チップの電極が前記第３半導体チップの第１辺よりも外側に位置し、前記第３半導体チップの第２辺が前記第４半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記支持リードは、前記第１半導体チップの第１主面に接着固定されていることを特徴とする半導体装置。 - 平面が方形状の樹脂封止体と、
前記樹脂封止体の内部に位置し、平面が方形状で形成された第１乃至第４半導体チップであって、互いに対向する第１主面及び第２主面と、前記第１主面の互いに対向する第１辺及び第２辺のうちの第１辺側に配置された電極とを有する第１乃至第４半導体チップと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の互いに対向する第１辺及び第２辺のうちの第１辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第１及び第２半導体チップの電極と電気的に接続される第１リードと、
前記樹脂封止体の内部に位置するインナー部と、前記樹脂封止体の第２辺側から突出して前記樹脂封止体の外部に位置するアウター部とを有し、前記インナー部がボンディングワイヤを介して前記第３及び第４半導体チップの電極と電気的に接続される第２リードと、
前記第２半導体チップを支持する支持リードとを有し、
前記第１及び第２半導体チップは、前記第１及び第２半導体チップの第１辺が前記第１リード側に位置するように前記第１半導体チップの第１主面と前記第２半導体チップの第２主面とを向かい合わせ、かつ前記第１半導体チップの電極が前記第２半導体チップの第１辺よりも外側に位置し、前記第２半導体チップの第２辺が前記第１半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第２及び第３半導体チップは、前記第３半導体チップの第１辺が前記第２リード側に位置するように前記第２半導体チップの第１主面と前記第３半導体チップの第１主面とを向かい合わせ、かつ前記第３半導体チップの電極が前記第２半導体チップの第２辺よりも外側に位置し、前記第２半導体チップの電極が前記第３半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記第３及び第４半導体チップは、前記第４半導体チップの第１辺が前記第２リード側に位置するように前記第３半導体チップの第２主面と前記第４半導体チップの第１主面とを向かい合わせ、かつ前記第４半導体チップの電極が前記第３半導体チップの第１辺よりも外側に位置し、前記第３半導体チップの第２辺が前記第４半導体チップの第２辺よりも外側に位置するように夫々の位置をずらした状態で接着固定され、
前記支持リードは、前記第１半導体チップの第２辺の外側において前記第２半導体チップの第２主面に接着固定されていることを特徴とする半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552437B1 (en) * | 1998-10-14 | 2003-04-22 | Hitachi, Ltd. | Semiconductor device and method of manufacture thereof |
| JP2002124626A (ja) * | 2000-10-16 | 2002-04-26 | Hitachi Ltd | 半導体装置 |
| TW544901B (en) * | 2001-06-13 | 2003-08-01 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
| JP2003007971A (ja) * | 2001-06-25 | 2003-01-10 | Toshiba Corp | 半導体装置 |
| JP2004063579A (ja) * | 2002-07-25 | 2004-02-26 | Renesas Technology Corp | 積層型半導体装置 |
| JP2004071947A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体装置 |
| KR100475740B1 (ko) | 2003-02-25 | 2005-03-10 | 삼성전자주식회사 | 신호 완결성 개선 및 칩 사이즈 감소를 위한 패드배치구조를 갖는 반도체 집적 회로장치 |
| DE10322719A1 (de) * | 2003-05-20 | 2005-01-05 | Infineon Technologies Ag | Schaltungsanordnung mit mehreren Chips in einem Gehäuse |
| JP3880572B2 (ja) | 2003-10-31 | 2007-02-14 | 沖電気工業株式会社 | 半導体チップ及び半導体装置 |
| JP3776427B2 (ja) | 2003-11-17 | 2006-05-17 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2005150456A (ja) * | 2003-11-17 | 2005-06-09 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007066922A (ja) * | 2003-11-28 | 2007-03-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4103796B2 (ja) | 2003-12-25 | 2008-06-18 | 沖電気工業株式会社 | 半導体チップパッケージ及びマルチチップパッケージ |
| JP4372022B2 (ja) * | 2004-04-27 | 2009-11-25 | 株式会社東芝 | 半導体装置 |
| JP2005327830A (ja) * | 2004-05-13 | 2005-11-24 | Mitsubishi Electric Corp | 半導体マイクロデバイス |
| JP4575726B2 (ja) * | 2004-08-23 | 2010-11-04 | Ｈｏｙａ株式会社 | 電子内視鏡の先端部 |
| US20060202317A1 (en) * | 2005-03-14 | 2006-09-14 | Farid Barakat | Method for MCP packaging for balanced performance |
| JP4643341B2 (ja) * | 2005-04-08 | 2011-03-02 | 株式会社東芝 | 半導体装置 |
| JP4674113B2 (ja) * | 2005-05-06 | 2011-04-20 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP2007129182A (ja) * | 2005-05-11 | 2007-05-24 | Toshiba Corp | 半導体装置 |
| US7348660B2 (en) | 2005-07-29 | 2008-03-25 | Infineon Technologies Flash Gmbh & Co. Kg | Semiconductor package based on lead-on-chip architecture, the fabrication thereof and a leadframe for implementing in a semiconductor package |
| JP2007134486A (ja) * | 2005-11-10 | 2007-05-31 | Toshiba Corp | 積層型半導体装置及びその製造方法 |
| US7420269B2 (en) * | 2006-04-18 | 2008-09-02 | Stats Chippac Ltd. | Stacked integrated circuit package-in-package system |
| TWI306658B (en) * | 2006-08-07 | 2009-02-21 | Chipmos Technologies Inc | Leadframe on offset stacked chips package |
| US7638868B2 (en) * | 2006-08-16 | 2009-12-29 | Tessera, Inc. | Microelectronic package |
| TWI352416B (en) * | 2006-09-12 | 2011-11-11 | Chipmos Technologies Inc | Stacked chip package structure with unbalanced lea |
| US7635913B2 (en) * | 2006-12-09 | 2009-12-22 | Stats Chippac Ltd. | Stacked integrated circuit package-in-package system |
| US8304874B2 (en) * | 2006-12-09 | 2012-11-06 | Stats Chippac Ltd. | Stackable integrated circuit package system |
| US8242607B2 (en) * | 2006-12-20 | 2012-08-14 | Stats Chippac Ltd. | Integrated circuit package system with offset stacked die and method of manufacture thereof |
| TWI327365B (en) * | 2007-01-19 | 2010-07-11 | Chipmos Technologies Inc | Zigzag-stacked chip package structure |
| JP4751351B2 (ja) * | 2007-02-20 | 2011-08-17 | 株式会社東芝 | 半導体装置とそれを用いた半導体モジュール |
| JP5036409B2 (ja) * | 2007-05-31 | 2012-09-26 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| KR101557273B1 (ko) | 2009-03-17 | 2015-10-05 | 삼성전자주식회사 | 반도체 패키지 |
| KR100881198B1 (ko) * | 2007-06-20 | 2009-02-05 | 삼성전자주식회사 | 반도체 패키지 및 이를 실장한 반도체 패키지 모듈 |
| US8299626B2 (en) | 2007-08-16 | 2012-10-30 | Tessera, Inc. | Microelectronic package |
| JP4317245B2 (ja) | 2007-09-27 | 2009-08-19 | 新光電気工業株式会社 | 電子装置及びその製造方法 |
| KR100886717B1 (ko) * | 2007-10-16 | 2009-03-04 | 주식회사 하이닉스반도체 | 적층 반도체 패키지 및 이의 제조 방법 |
| US20090127694A1 (en) | 2007-11-14 | 2009-05-21 | Satoshi Noro | Semiconductor module and image pickup apparatus |
| JP5183186B2 (ja) | 2007-12-14 | 2013-04-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5150242B2 (ja) * | 2007-12-27 | 2013-02-20 | 株式会社東芝 | 半導体記憶装置 |
| JP5150243B2 (ja) * | 2007-12-27 | 2013-02-20 | 株式会社東芝 | 半導体記憶装置 |
| KR101660430B1 (ko) * | 2009-08-14 | 2016-09-27 | 삼성전자 주식회사 | 반도체 패키지 |
| JP5275019B2 (ja) * | 2008-12-26 | 2013-08-28 | 株式会社東芝 | 半導体装置 |
| JP2010165984A (ja) * | 2009-01-19 | 2010-07-29 | Toshiba Corp | 半導体デバイス |
| KR20100109243A (ko) | 2009-03-31 | 2010-10-08 | 삼성전자주식회사 | 반도체 패키지 |
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| JP2015176893A (ja) * | 2014-03-13 | 2015-10-05 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302164A (ja) * | 1991-03-29 | 1992-10-26 | Fujitsu Ltd | 半導体装置 |
| JPH04302165A (ja) | 1991-03-29 | 1992-10-26 | Matsushita Electron Corp | 半導体記憶装置 |
| US5479051A (en) * | 1992-10-09 | 1995-12-26 | Fujitsu Limited | Semiconductor device having a plurality of semiconductor chips |
| JPH0758281A (ja) | 1993-08-12 | 1995-03-03 | Hitachi Ltd | 半導体装置の形成方法 |
| JPH1084074A (ja) * | 1996-09-09 | 1998-03-31 | Mitsubishi Electric Corp | 半導体パッケージ |
| JP3359846B2 (ja) * | 1997-07-18 | 2002-12-24 | シャープ株式会社 | 半導体装置 |
| JP2001127246A (ja) * | 1999-10-29 | 2001-05-11 | Fujitsu Ltd | 半導体装置 |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9177900B2 (en) | 2007-10-16 | 2015-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device and lead frame used for the same |
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| US10777479B2 (en) | 2007-10-16 | 2020-09-15 | Toshiba Memory Corporation | Semiconductor memory device |
| US11688659B2 (en) | 2007-10-16 | 2023-06-27 | Kioxia Corporation | Method for manufacturing a semiconductor device having a semiconductor element mounted on a lead frame |
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