KR20050049346A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법

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KR20050049346A
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semiconductor
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die pad
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가네모토코이치
스즈키카즈나리
시오츠키토시히로
수가히데유키
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

제품수율이 높은 박형(薄型) 반도체장치를 제공한다.
반도체장치는, 제 1 면에 전극이 배치된 제 1 및 제 2 반도체칩과, 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 전극에 전기적으로 접속된 제 1 리드와, 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩의 전극에 전기적으로 접속된 제 2 리드와, 서로 반대측에 배치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와, 상기 제 1 및 제 2 반도체칩, 상기 제 1 및 제 2 리드의 인너부, 상기 제 1 및 제 2 본딩 와이어, 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
상기 제 1 및 제 2 리드의 인너부 및 상기 다이패드는, 상기 수지밀봉체의 두께방향에 있어서 동일한 높이애 배치되어 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND THE MANUFACTURING METHOD}
본 발명은, 반도체장치 및 그 제조기술에 관한 것으로, 특히, 2개의 반도체칩을 적층하여 1개의 수지밀봉체로 밀봉하는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
기억용량의 대용량화를 도모하기 위해, 기억회로가 탑재된 2개의 반도체칩을 적층하고, 이 2개의 반도체칩을 1개의 수지밀봉체로 밀봉한 반도체장치가 알려져 있다. 이 반도체장치에서는, 여러가지 패키지 구조가 제안되고 제품화되어 있다. 예를 들어, 국제 공개번호 WO00/22676호 공보(특허문헌 1)에는, 박형화에 바람직한 TSOP(Thin Small Outline Package)형 반도체장치가 개시되어 있다.
상기 특허문헌 1에 개시된 TSOP형 반도체장치는, 주면(회로형성면)의 제 1 변측에 이 제 1 변을 따라 복수의 전극(본딩 패드)이 배치된 제 1 및 제 2 반도체칩과, 제 1 반도체칩의 제 1 변측에 배치되고, 각각이 인너부 및 아웃터부를 가지는 복수의 제 1 리드와, 제 1 반도체칩의 제 1 변과 반대측의 제 2 변측에 배치되고, 각각이 인너부 및 아웃터부를 가지는 복수의 제 2 리드와, 제 1 반도체칩의 복수의 전극과 복수의 제 1 리드를 각각 전기적으로 접속하는 복수의 제 1 본딩 와이어와, 제 2 반도체칩의 복수의 전극과 복수의 제 2 리드를 각각 전기적으로 접속하는 복수의 제 2 본딩 와이어와, 제 1 및 제 2 반도체칩을 지지하는 지지리드와, 제 1 및 제 2 반도체칩, 제 1 및 제 2 리드, 제 1 및 제 2 본딩 와이어, 지지리드를 밀봉하는 수지밀봉체를 가지고, 제 1 및 제 2 반도체칩은, 제 1 반도체칩의 제 1 변, 및 제 2 반도체칩의 제 1 변과 반대측의 제 2 변이 제 1 리드측에 위치하도록 각각 이면끼리를 서로 마주하게 해, 제 1 반도체칩의 제 1 변이 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 제 2 반도체칩의 제 1 변이 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각 위치를 어긋나게 한 상태로 접착되고, 지지리드는, 제 1 또는 제 2 반도체칩의 주면에 접착되어 있다.
[특허문헌 1] 국제 공개번호 WO00/22676호 공보
전자기기의 박형화 및 소형화에 따라, 특히 카드에 조립되는 반도체장치에서는 박형화가 요구되고 있다. 그래서, 본 발명자는, 전술의 TSOP형 반도체장치를 한층 더 박형화하는 것에 대하여 검토했다. 도 21은, 본 발명자가 검토한 반도체장치의 내부구조를 나타내는 모식적 단면도이다.
도 21에 나타내는 바와 같이, 본 발명자가 검토한 반도체장치는,
각각의 주면(2x, 3x)의 제 1 변(2a, 3a)측에, 이 제 1 변(2a, 3a)을 따라 복수의 전극(본딩 패드)(4)이 배치된 제 1 및 제 2 반도체칩(2, 3)과,
제 1 반도체칩(2)의 제 1 변(2a)측에 배치되고, 각각이 인너부 및 아웃터부를 가지는 복수의 제 1 리드(5a)와,
제 1 반도체칩(2)의 제 1 변(2a)과 반대측의 제 2 변(2b)측에 배치되고, 각각이 인너부 및 아웃터부를 가지는 복수의 제 2 리드(5b)와,
제 1 반도체칩(2)의 복수의 전극(4)과 복수의 제 1 리드(5a)를 각각 전기적으로 접속하는 복수의 제 1 본딩 와이어(7a)와,
제 2 반도체칩(3)의 복수의 전극(4)과 복수의 제 2 리드(5b)를 각각 전기적으로 접속하는 복수의 제 2 본딩 와이어(7b)와,
서로 반대측에 위치하는 제 1 면(6x) 및 제 2 면(6y)을 가지고, 제 1 및 제 2 반도체칩(2, 3)을 지지하는 다이패드(탭 또는 칩 탑재부라고도 함)(6)와,
제 1 및 제 2 반도체칩(2, 3), 제 1 및 제 2 리드(5a, 5b)의 인너부, 제 1 및 제 2 본딩 와이어(7a, 7b), 다이패드(6)를 밀봉하는 수지밀봉체(8)를 가지고,
제 1 및 제 2 반도체칩(2, 3)은, 제 1 반도체칩(2)의 제 1 변(2a) 및 제 2 반도체칩(3)의 제 1 변(3a)과 반대측의 제 2 변(3b)이 제 1 리드(5a)측에 위치하도록 각각의 주면(2x, 3x)끼리를 서로 마주하게 해, 제 1 반도체칩(2)의 제 1 변(2a)이 제 2 반도체칩(3)의 제 2 변(3b)보다도 외측에 위치하고, 제 2 반도체칩(3)의 제 1 변(3a)이 제 1 반도체칩(2)의 제 2 변(2b)보다도 외측에 위치하도록 각각 위치를 어긋나게 한 상태로 접착재(9)에 의해 접착되고,
다이패드(6)는, 제 1 반도체칩(2)의 이면(2y) 또는 제 2 반도체칩(3)의 이면(3y)에 접착재(9)를 개재하여 접착(도 21에서는 제 2 반도체칩(3)의 이면에 다이패드(6)의 제 1 면(6x)이 접착)되어 있다.
이와 같은 패키지 구조로 하는 것에 의해, 제 1 본딩 와이어(7a)의 루프 높이를, 2개소의 접착재(9), 제 2 반도체칩(3) 및 다이패드(6)의 각각의 두께에서 흡수할 수 있고, 제 2 본딩 와이어(7b)의 루프 높이를, 1개소의 접착재(9) 및 제 1 반도체칩(2)의 각각의 높이에서 흡수할 수 있고, 제 1 반도체칩(2)의 이면(2y) 상 및 제 2 반도체칩(3)의 이면(3y) 상에서의 수지밀봉체(8)의 두께를 얇게 할 수 있기 때문에, 반도체장치의 박형화를 도모할 수 있다.
그러나, 이와 같은 패키지 구조에서는, 이하의 문제가 발생한다.
리드(5)(5a, 5b)의 인너부의 두께 방향에서의 상하 수지두께는, 수지밀봉체(8)의 박형화에 따라 얇게 되기 때문에, 리드(5)의 고정강도를 고려한 경우, 리드(5)의 인너부는, 수지밀봉체(8)의 두께 방향의 중심으로 배치하고, 리드(5)의 아웃터부를 수지밀봉체의 두께 방향의 중심으로부터 돌출시키는 것이 바람직하다. 한편, 트랜스퍼 몰딩법에 의한 수지밀봉체(8)의 형성에서는, 보이드에 의한 수지밀봉체(8)의 불량을 억제할 필요가 있기 때문에, 2개의 반도체칩(2, 3), 2개소의 접착재(9) 및 다이패드(6)를 포함하여 적층체로 한 경우, 이 적층체의 두께 방향의 중심이 성형금형의 캐비티의 두께 방향의 중심에 위치하는 상태로 수지밀봉하는 것, 다시 말하면, 적층체의 두께 방향의 중심이 수지밀봉체(8)의 두께 방향의 중심에 위치하는 구조로 하는 것이 바람직하다. 이와 같은 리드(5)의 고정강도 및 보이드의 억제를 고려하면, 도 21에서 나타내는 바와 같이, 다이패드(6)의 높이 위치와 리드(5)의 인너부의 높이 위치를 수지밀봉체(8)의 두께 방향으로 오프셋할 필요가 있다. 다이패드(6)와 리드(5)의 인너부와의 오프셋은, 다이패드(6)에 연결된 현수리드에 구부림 가공을 실시하는 것에 의해 행할 수 있다.
그러나, 다이패드(6)에 연결된 현수리드에 구부림 가공을 실시한 경우, 현수리드의 강도가 저하하기 때문에, 수지밀봉 공정에서, 성형금형의 캐비티의 안에 주입된 수지의 유동에 의해 다이패드(6)의 위치가 변위하기 쉽고, 수지밀봉체(8)로부터 본딩 와이어(7b), 다이패드(6), 반도체칩(2) 등이 노출하게 되는 로케이션 문제가 발생하기 쉽게 된다. 특히, 반도체장치의 박형화에서는, 적층체의 상하에서의 수지 두께를 얇게 할 필요가 있기 때문에, 이와 같은 로케이션 문제는 반도체장치의 제조수율 저하의 요인이 된다.
본 발명의 목적은, 제조수율이 높은 박형의 반도체장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적으로 신규한 특징은, 본 명세서의 기술 및 첨부한 도면에 의해 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 하기와 같다.
(1) 본 발명의 반도체장치는, 서로 반대측에 위치하는 제 1 및 제 2 면 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩과,
각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 1 리드와,
각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 2 리드와,
서로 반대측에 위치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와,
상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 인너부, 상기 복수의 제 1 및 제 2 본딩 와이어 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
상기 제 1 및 제 2 리드의 인너부 및 상기 다이패드는, 상기 수지밀봉체의 두께 방향으로 동일한 높이로 배치되어 있다.
(2) 상기 수단 (1)에 기재된 반도체장치에서,
상기 제 1 및 제 2 리드의 인너부는, 각각의 두께 방향의 중심이 상기 다이패드의 두께 내에 위치하고 있다.
(3) 상기 수단 (1)에 기재된 반도체장치에서,
상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 상기 수지밀봉체의 두께 방향의 중심에 위치하고 있다.
(4) 상기 수단(1)에 기재된 반도체장치에서,
상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 각각의 두께 내에 상기 수지밀봉체의 두께 방향의 중심이 위치하고 있다.
(5) 상기 수단(1)에 기재된 반도체장치에서,
또, 상기 다이패드와 일체적으로 형성된 현수리드를 가지고,
상기 현수리드는, 수지밀봉체의 두께방향으로 굴곡하지 않고 똑바로 연장하고, 상기 수지밀봉체의 두께방향에서 상기 제 1 및 제 2 리드의 인너부와 동일한 높이에 위치하고 있다.
(6) 상기 수단(1)에 기재된 반도체장치에서,
상기 제 1 본딩 와이어의 루프 높이는, 상기 수지밀봉체의 두께방향에서, 상기 제 1 반도체칩의 제 2 면의 높이보다도 낮고,
상기 제 2 본딩 와이어의 루프 높이는, 상기 수지밀봉체의 두께방향에서, 상기 제 2 반도체칩의 제 2 면의 높이보다도 낮다.
(7) 상기 수단(1)에 기재된 반도체장치에서,
상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
상기 복수의 제 1 리드는, 상기 제 1 반도체칩의 제 1 변측에 배치되고,
상기 복수의 제 2 리드는, 상기 제 1 반도체칩의 제 2 변측에 배치되고,
상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드 측에 위치하도록 각각 제 1 면을 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있다.
(8) 본 발명의 반도체장치는, 서로 반대측에 위치하는 제 1 및 제 2 면 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩과,
각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 1 리드와,
각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩이 복수의 전극에 각각 전기적으로 접속된 복수의 제 2 리드와,
서로 반대측에 위치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와,
상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 인너부, 상기 복수의 제 1 및 제 2 본딩 와이어 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
상기 다이패드는, 상기 제 1 반도체칩과 상기 제 2 반도체칩이 서로 포개지는 중합영역보다도 큰 외형 사이즈로 되어 있다.
(9) 상기 수단 (8)에 기재된 반도체장치에서,
상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
상기 복수의 제 1 리드는, 상기 제 1 반도체칩의 제 1 변측에 배치되고,
상기 복수의 제 2 리드는, 상기 제 1 반도체칩의 제 2 변측에 배치되고,
상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드 측에 위치하도록 각각 제 1 면을 서로 마주하고, 또 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되고 있다.
(10) 본 발명의 반도체장치의 제조는, 서로 반대측에 위치하는 제 1 면 빛 제 2 면 및 서로 반대측에 위치하는 제 1 및 제 2 변을 가지는 다이패드와, 상기 다이패드의 제 1 변측에 배치된 복수의 제 1 리드와, 상기 다이패드의 제 2 변측에 배치된 복수의 제 2 리드를 가지고, 상기 복수의 제 1 및 제 2 리드 및 상기 다이패드가 이들의 두께 방향으로 동일한 높이에 위치하는 리드 프레임을 준비하고, 또, 서로 반대측에 위치하는 제 1 및 제 2 면 및 상기 제 1 면에 배치된 복수의 전극을 가지고 제 1 및 제 2 반도체칩을 준비하는 공정과,
상기 다이패드의 제 1 면에 상기 제 1 반도체칩의 제 1 면을 접착하는 공정과,
상기 다이패드의 제 2 면에 상기 제 2 반도체칩의 제 1 면을 접착하는 공정과,
상기 제 1 반도체칩의 복수의 전극과 상기 복수의 제 1 리드의 각각의 인너부를 복수의 제 1 본딩 와이어로 전기적으로 접속하는 공정과,
상기 제 2 반도체칩의 복수의 전극과 상기 복수의 제 2 리드의 각각의 인너부를 복수의 제 2 본딩 와이어로 전기적으로 접속하는 공정과,
상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 각각의 인너부 및 상기 복수의 제 1 및 제 2 본딩 와이어를 수지밀봉하는 공정을 가진다.
(11) 상기 수단 (10)에 기재된 반도체장치의 제조에서,
상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드측에 위치하도록 각각 제 1 면을 향하여 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있다.
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또, 발명의 실시형태를 설명하기 위한 전체도면에서, 동일 기능을 가지는 것은 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태 1에서는, TSOP형 반도체장치에 본 발명을 적용한 예에 대하여 설명한다. TSOP형 반도체장치에서는, 수지밀봉체의 단변측에 리드를 배치한 Typ1과, 수지밀봉체의 장변측에 리드를 배치한 Typ2가 있지만, 본 실시형태에서는 Typ1에 대하여 설명한다.
도 1 내지 도 11은, 본 발명의 실시형태 1의 반도체장치에 관한 도면으로,
도 1은 반도체장치의 외관구조를 나타내는 모식적 평면도(상면도),
도 2는 반도체장치의 내부구조를 나타내는 모식적 평면도(상면도),
도 3은 반도체장치의 내부구조를 나타내는 모식적 저면도(하면도),
도 4는 반도체장치의 x방향에 따른 모식적 단면도,
도 5는 도 4의 각 치수를 나타내는 도면,
도 6은 반도체장치의 y방향에 따른 모식적 단면도,
도 7은 도 4의 일부(좌측)를 확대한 모식적 단면도,
도 8은 도 4의 일부(우측)를 확대한 모식적 단면도,
도 9는 도 2의 일부를 제거한 상태를 나타내는 모식적 평면도,
도 10은 2개의 반도체칩의 중첩영역과 다이패드와의 관계를 나타내는 모식적 평면도,
도 11은 2개의 반도체칩의 중첩영역과 다이패드와의 관계를 나타내는 모식적 평면도이다.
또, 도 2 및 도 3에서, 도 2에 나타내는 좌측의 리드군은 도 3에 나타내는 우측의 리드군과 대응하고, 도 2에 나타내는 우측의 리드군은 도 3에 나타내는 좌측의 리드군과 대응한다.
도 2 내지 도 4에서 나타내는 바와 같이, 본 실시형태 1의 반도체장치(1)는, 2개의 반도체칩(2, 3), 복수의 리드(5)(5a)로 이루어진 제 1 리드군, 복수의 리드(5)(5b)로 이루어진 제 2 리드군, 복수의 본딩 와이어(7a, 7b), 다이패드(6), 복수의 현수리드(13) 및 수지밀봉체(8) 등을 가지는 패키지 구조로 되어 있다. 2개의 반도체칩(2, 3)은, 서로 반대측에 위치하는 주면(제 1 면, 회로형성면)(2x, 3x) 및 이면(제 2 면)(2y, 3y)을 가지고, 이들의 사이에 다이패드(6)를 개재하여 각각의 주면(2x, 3x) 끼리가 서로 마주하는 상태로 적층되어 있다.
2개의 반도체칩(2, 3)은, 두께 방향으로 교차하는 평면형상이 방형(方形) 모양으로 되어 있고, 동일의 외형 치수로 되어 있다. 본 실시형태 1에서는, 예를 들어, 11.46mm×8.31mm의 장방형으로 되어 있다. 2개의 반도체칩(2, 3)의 각각의 서로 반대측에 위치하는 2개의 장변은, x방향을 따라 연장하고, 2개의 반도체칩(2, 3)의 각각의 서로 반대측에 위치하는 2개의 단변(2a와 2b, 3a와 3b)은, x방향과 동일한 평면 내에서 x방향과 직행하는 y방향을 따라 연장하고 있다.
2개의 반도체칩(2, 3)은, 예를 들어, 단결정 실리콘으로 이루어진 반도체기판 및 이 반도체기판 상에 형성된 다층배선층을 주체로 하는 구성으로 되어 있다. 이 반도체칩(2, 3)의 각각의 주면(2x, 3x)측에는, 집적회로로서, 예를 들어 플래시 메모리로 호칭되는 64메가비트의 EEPROM(Electrically Erasable Programmable R ead Only Memory)이 구성(탑재)되어 있다.
반도체칩(2)의 주면(2x)에서, 그 서로 반대측에 위치하는 2개의 단변(2a, 2b) 중 한쪽의 단변(2a)측에는, 이 한쪽의 단변(2a)을 따라 복수의 전극(본딩 패드)(4)이 배치되어 있다(도 3 및 도 4 참조). 이 복수의 전극(4)은, 반도체칩(2)의 다층배선층 중 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그 상층에 형성된 표면보호막(최종보호막)으로 피복되고, 이 표면보호막에는 전극(4)의 표면을 노출하는 본딩 개구가 형성되어 있다.
반도체칩(3)의 주면(3x)에서, 그 서로 대향하는 2개의 단변 중 한쪽의 단변(3a)측에는, 이 한쪽의 단변(3a)을 따라 복수의 전극(4)이 배치되어 있다(도 2 및 도 4 참조). 이 복수의 전극(4)의 각각은, 반도체칩(3)의 다층배선층 중 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그 상층에 형성된 표면보호막(최종보호막)으로 피복되고, 이 표면보호막에는 전극(6)의 표면을 노출하는 본딩 개구가 형성되어 있다.
반도체칩(2)에 구성된 플래시 메모리의 회로패턴은, 반도체칩(3)에 구성된 플래시 메모리의 회로패턴과 동일하게 되어 있다. 또한, 반도체칩(2)의 주면(2x)에 배치된 전극(4)의 배치패턴은, 반도체칩(3)의 주면(3x)에 배치된 전극(4)의 배치패턴과 동일하게 되어 있다. 즉, 반도체칩(2 및 3)은, 외형 사이즈 및 기능이 동일 구성으로 되어 있다.
도 1 내지 도 3에서 나타내는 바와 같이, 수지밀봉체(8)는, 그 두께 방향과 교차하는 평면형상이 방형 모양으로 되어 있으며, 본 실시형태 1에서는 장방형으로 되어 있다. 이 수지밀봉체(8)의 서로 반대측에 위치하는 2개의 단변 중 한쪽의 단변측에는 이 한쪽의 단변(y방향)을 따라 복수의 리드(5)(5a)가 배열되고, 다른쪽의 단변측에는 이 다른쪽의 단변(y방향)을 따라 복수의 리드(5)(5b)가 배열되어 있다.
도 2 및 도 4에 나타내는 바와 같이, 복수의 리드(5a)는, 수지밀봉체(8)의 내부에 위치하는 인너부 및 이 인너부와 일체로 형성되고, 또 수지밀봉체(8)의 외부에 위치하는 아웃터부를 가지는 구성으로 되어 있으며, 수지밀봉체(8)의 내외에 걸쳐 연장하고 있다. 또한, 복수의 리드(5a)는, 반도체칩(2)의 단변(2a)의 외측에 배치되고, 각각의 인너부는, 반도체칩(2)의 복수의 전극(4)에 복수의 본딩 와이어(7a)를 통해서 각각 전기적으로 접속되어 있다.
도 3 및 도 4에 나타내는 바와 같이, 복수의 리드(5b)는, 리드(5a)와 마찬가지로 인너부 및 아웃터부를 가지는 구성으로 되어 있으며, 수지밀봉체(8)의 내외에 걸쳐 연장하고 있다. 또한, 복수의 리드(5b)는, 반도체칩(2)의 단변(2b)의 외측에 배치되고, 각각의 인너부는, 반도체칩(3)의 복수의 전극(4)에 복수의 본딩 와이어(7b)를 통하여 각각 전기적으로 접속되어 있다. 복수의 리드(5a, 5b)의 각각의 아웃터부는, 면실장형 리드형 상의 하나인, 예컨대 걸 윙(gull wing) 형상으로 성형되어 있다.
본딩 와이어(7a, 7b)로서는, 예를 들어 금(Au) 와이어가 이용되고 있다. 와이어의 접속방법으로서는, 예컨대 열압착으로 초음파 진동을 병용한 본딩법을 이용하고 있다.
리드(5a 및 5b)는, 예컨대 24개씩 설치되어 있고, 각각의 리드(5)에는 단자명이 붙여져 있다.
VCC(1, 2)단자는, 제 1 기준전위(예컨대 5[V])에 전위고정되는 전원단자이고,
VSS(1, 2)단자는, 제 1 기준전위보다도 낮은 제 2 기준전위(예컨대 0[V])에 전위고정되는 전원단자이고,
I/O1~I/O8 단자는, 데이터 입출력 단자이고,
/WP 단자는, 라이트 프로텍트(write protect) 단자이고,
/WE 단자는, 라이트 인에이블 단자이고,
ALE 단자는, 어드레스 랫치(latch) 인에이블 단자이고,
CLE 단자는, 코맨드(command) 랫치 인에이블 단자이고,
/DSE 단자는, 딥 스탠바이(deep standby) 인에이블 단자이고,
NC 단자는, 빈 단자이고,
PRE 단자는, 파워-온 리드 인에이블 단자이고,
/CE(1, 2) 단자는, 칩 인에이블 단자이고,
/RE 단자는, 리드 인에이블 단자이고,
R/B(1, 2) 단자는, 레디 비지(ready/busy) 출력단자이다.
도 4에서 나타내는 바와 같이, 다이패드(6)는, 서로 반대측에 위치하는 제 1 면(6x) 및 제 2 면(6y)을 가지고, 제 1 면(6x)에는 접착재(9)를 개재하여 반도체칩(2)의 주면(2x)이 접착되고, 제 2 면(6y)에는 접착재(9)를 개재하여 반도체칩(3)의 주면(3x)이 접착되어 있다.
반도체칩(2 및 3)은, 반도체칩(2)의 한쪽의 단변(2a) 및 반도체칩(3)의 다른쪽의 단변(3b)이 리드(5a)측에 위치하도록 각각의 주면(2x, 3x) 끼리를 향하여 서로 마주하고, 또 반도체칩(2)의 복수의 전극(4)이 반도체칩(3)의 다른쪽의 단변(3b)보다도 외측에 위치하고, 반도체칩(3)의 복수의 전극(4)이 반도체칩(2)의 다른쪽의 단변(2b)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태(반도체칩(2)의 한쪽의 단변(2a)과 반도체칩(3)의 한편의 단변(3a)이 서로 멀어지는 방향(본 실시형태 1에서는 x방향))으로 각각의 위치를 어긋나게 한 상태)로 다이패드(6)에 접착되어 있다.
반도체칩(2, 3), 복수의 리드(5)의 인너부, 다이패드(6), 복수의 현수리드(13), 복수의 본딩 와이어(7a, 7b) 등은, 수지밀봉체(8)에 의해 밀봉되어 있다. 수지밀봉체(8)는, 저응력화를 도모하는 목적으로서, 예컨대, 페놀계 경화제, 실리콘 고무 및 필러(filler) 등이 첨가된 비페닐(biphenyl)계의 수지로 형성되어 있다. 이 수지밀봉체(8)는, 대량생산에 바람직한 트랜스퍼 몰딩법으로 형성되어 있다. 트랜스퍼 몰딩법은, 포트(pot), 러너(runner), 유입 게이트 및 캐비티 등을 구비한 몰드 금형을 사용하고, 포트로부터 러너 및 유입 게이트를 통하여 캐비티 내에 수지를 주입하여 수지밀봉체를 형성하는 방법이다.
도 5에서,
반도체칩(2, 3)의 두께는, 0.09[mm] 정도이고,
접착재(9)의 두께는, 0.01[mm] 정도이고,
리드(5)(5a, 5b) 및 다이패드(6)의 두께는, 0.1[mm] 정도이고,
본딩 와이어(7a, 7b)의 루프 높이(반도체칩의 본딩 면에서 와이어의 최정상부까지의 높이)는, 0.2[mm] 정도이고,
수지밀봉체(8)의 두께는, 0.54[mm] 정도이고,
반도체칩(2)의 이면(2y)상에서의 수지의 두께 및 반도체칩(3)의 이면(3y) 상에서의 수지의 두께는, 0.1[mm] 정도이고,
본딩 와이어(7a)의 최정상부에서 수지밀봉체(8)의 하면(실장면, 이면)까지의 간격 및 본딩 와이어(7b)의 최정상부에서 수지밀봉체(8)의 상면(주면, 표면)까지의 간격은, 각각 0.2[mm] 정도이고,
수지밀봉체(8)의 상면에서 리드(5)의 실장면(납땜면)까지의 높이는, 0.62[mm] 정도이고,
수지밀봉체(8)의 하면에서 리드(5)의 실장면까지의 높이는, 0.08[mm] 정도이다.
도 2 내지 도 3에 나타내는 바와 같이, 다이패드(6)는, 두께 방향과 교차하는 평면형상이 방형 모양으로 되어 있고, 본 실시형태 1에서는 장방형으로 되어 있다. 다이패드(6)의 서로 반대측에 위치하는 2개의 단변측에는 각각 복수의 리드(5)가 배치되고, 다이패드(6)의 서로 반대측에 위치하는 2개의 장변측에는, 각각 복수의 현수리드(13)가 연결되어 있다. 복수의 현수리드(13)는, 다이패드(6)와 일체적으로 형성되어 있다.
도 7 및 도 8에 나타내는 바와 같이, 복수의 리드(5)(5a, 5b)의 인너부 및 다이패드(6)는, 수지밀봉체(8)의 두께 방향으로 동일한 높이로 배치되어 있다. 복수의 리드(5)의 인너부는, 각각의 두께 방향의 중심이 다이패드(6)의 두께 내에 위치하고 있다. 복수의 리드(5)의 인너부 및 다이패드(6)는, 수지밀봉체(8)의 두께 방향의 중심(8)(hp)에 위치하고 있다. 복수의 리드(5)의 인너부 및 다이패드(6)는, 각각의 두께 내에 수지밀봉체(8)의 두께 방향의 중심(8)(hp)이 위치하고 있다.
본딩 와이어(7a)의 루프 높이는, 도 7에 나타내는 바와 같이, 수지밀봉체(8)의 두께 방향에서, 반도체칩(2)의 이면(2y)보다도 낮게 되어 있고, 본딩 와이어(7b)의 루프 높이는, 도 8에 나타내는 바와 같이, 수지밀봉체(8)의 두께 방향에서 반도체칩(3)의 이면(3y)의 높이보다도 낮게 되어 있다.
복수의 현수리드(13)는, 도 6에 나타내는 바와 같이, 수지밀봉체(8)의 두께 방향으로 굴곡하지 않고 똑바로 연장되어 있고, 수지밀봉체(8)의 두께 방향으로 리드(5) 및 다이패드(6)와 동일한 높이에 위치하고 있다.
여기에서, 도 2 및 도 3에서, 8p는 수지밀봉체(8)의 평면에서 2개의 대각선이 교차하는 중심점이고, 2p는 반도체칩(2)의 주면(2x)에서 2개의 대각선이 교차하는 중심점이고, 3p는 반도체칩(3)의 주면(3x)에서 2개의 대각선이 교차하는 중심점이다. 반도체칩(2 및 3)은, 각각의 중심점(2p, 3p)이 x방향을 따라 서로 이간하도록 위치를 어긋나게 한 상태이며, 또 다이패드(6)를 개재하여 각각의 주면이 서로 마주하는 상태로 적층되어 있다. 또한, 반도체칩(2 및 3)은, 각각의 중심점(2p, 3p)을 수지밀봉체(8)의 중심점(8p)으로부터 y방향으로 위치를 어긋나게 한 상태로 수지밀봉되어 있다.
본 실시형태 1에서, 도 7 및 도 8에 나타내는 바와 같이, 반도체칩(2, 3)은, 다이패드(6)를 사이에 두고 각각의 주면(2x, 3x)이 서로 마주하는 상태로 다이패드(6)에 접착 고정되어 있다. 이와 같은 구성으로 하는 것에 의해, 본딩 와이어(7a)의 루프 높이를, 접착재(9), 반도체칩(2, 3), 다이패드(6)의 각각의 두께로 흡수할 수 있고, 본딩 와이어(7b)의 루프 높이를, 접착재(9), 반도체칩(3), 다이패드(6)의 각각의 두께로 흡수할 수 있고, 반도체칩(2)의 이면(2y)상 및 반도체칩(3)의 이면(3y)상에서의 수지밀봉의 두께(수지밀봉체(8)의 두께)를 얇게 할 수 있기 때문에, 반도체장치(1)의 박형화를 도모할 수 있다.
또한, 반도체칩(2, 3), 2개소의 접착재(9) 및 다이패드(6)를 포함하여 적층체로 한 경우, 다이패드(6)를 경계로 하여 적층체의 두께가 상하 대칭으로 되기 때문에, 현수리드(13)에 구부림 가공을 실시하지 않고, 적층체의 두께 방향의 중심(다이패드(6)) 및 리드(5)의 인너부를 수지밀봉체(8)의 두께 방향의 중심(8)(hp)에 배치할 수 있다.
여기에서, 리드(5)의 인너부의 두께 방향에서의 상하의 수지두께는, 수지밀봉체(8)의 박형화에 따라 얇게 되기 때문에, 리드(5)의 고정강도를 고려한 경우, 리드(5)의 인너부는, 수지밀봉체(8)의 두께방향의 중심에 배치하고, 리드(5)의 아웃터부를 수지밀봉체의 두께방향의 중심으로부터 돌출시키는 것이 바람직하다. 한편, 트랜스퍼 몰딩법에 의한 수지밀봉체(8)의 형성에서는, 보이드에 의한 수지밀봉체(8)의 불량을 억제할 필요가 있기 때문에, 2개의 반도체칩(2, 3), 2개소의 접착재(9), 및 다이패드(6)를 포함하여 적층체로 한 경우, 이 적층체의 두께방향의 중심이 성형금형의 캐비티의 두께방향의 중심에 위치하는 상태에서 수지밀봉하는 것, 다시 말하면 적층체의 두께방향의 중심이 수지밀봉체(8)의 두께방향의 중심에 위치하는 구조로 하는 것이 바람직하다. 이와 같은 리드(5)의 고정강도 및 보이드의 억제를 고려하면, 본 발명자가 검토한 반도체장치에서는, 도 21에 나타내는 바와 같이, 현수리드에 구부림 가공을 실시하여, 다이패드(6)의 높이 위치와 리드(5)의 인너부의 높이 위치를 수지밀봉체(8)의 두께방향으로 오프셋할 필요가 있었다. 이에 대하여, 본 실시형태 1에서는, 전술과 같이, 다이패드(6)를 경계로 하여 적층체의 두께가 상하 대칭이 되기 때문에, 현수리드에 구부림 가공을 실시하여, 다이패드(6)의 높이 위치와 리드(5)의 인너부의 높이 위치를 수지밀봉체(8)의 두께방향으로 오프셋할 필요가 없다. 따라서, 구부림 가공에 의한 현수리드의 강도저하를 억제할 수 있고, 수지밀봉 공정에서, 성형금형의 캐비티의 안에 주입된 수지의 유동에 의한 다이패드(6)의 변위를 억제할 수 있기 때문에, 수지밀봉체(8)로부터 반도체칩(2, 3), 본딩 와이어(7a, 7b) 등이 노출하고 있다는 로케이션 불량을 억제할 수 있다. 이 결과, 제조수율이 높은 박형의 반도체장치(1)를 제공할 수 있다.
그런데, 다이패드(6)의 대신에, 가늘고 긴 지지리드를 칩 지지체로서 이용하여도 반도체장치(1)의 박형화를 도모할 수 있다. 이 경우, 2개의 반도체칩은, 지지리드를 사이에 두고 각각의 주면끼리를 서로 마주한 상태로 적층된다.
그러나, 칩 지지체로서 지지리드를 이용한 경우, 한쪽의 반도체칩과 다른쪽의 반도체칩과의 사이에 수지의 미충전, 즉 보이드가 발생하기 쉽게 된다. 이와 같은 보이드의 발생을 억제하기 위해서는, 한쪽의 반도체칩과 다른쪽의 반도체칩이 서로 포개지는 중합영역(중첩영역)보다 칩 지지체의 외형 사이즈를 크게 하는 것이 바람직하다. 본 실시형태 1에서, 도 9 내지 도 11에 나타내는 바와 같이, 다이패드(6)의 외형 사이즈(길이 6L×폭 6W)는, 반도체칩(2)과 반도체칩(3)이 서로 포개진 중합영역(10)의 외형 사이즈(길이 10L×폭 10W)보다도 크게 되어 있다. 단, 와이어 본딩을 가능하게 하기 위해, 반도체칩의 전극(4)보다도 다이패드(6)의 변(6a, 6b)이 내측에 위치하도록 다이패드(6)의 외형 사이즈를 선정할 필요가 있다.
다음에, 반도체장치(1)의 제조 프로세스에서 이용되는 리드 프레임에 대하여, 도 12 및 도 13을 이용하여 설명한다. 도 12는 리드 프레임의 일부를 나타내는 모식적 평면도이고, 도 13은 도 12의 일부를 확대한 모식적 평면도이다. 또, 실제의 리드 프레임은, 생산성을 높이기 위해, 2단 배열로 한방향으로 복수의 제품 형성영역(디바이스 형성영역)을 배치한 다연구조로 되어 있지만, 도면을 보기 쉽게 하기 위해, 도 12에서는 상하 각각 1개분의 제품 형성영역을 나타내고 있다.
도 12 및 도 13에 나타내는 바와 같이, 리드 프레임(LF)은, 프레임 본체(11)에서 구획된 제품 형성영역(12) 내에, 복수의 리드(5a), 복수의 리드(5b), 다이패드(6) 및 복수의 현수리드(13) 등을 배치한 구성으로 이루어져 있다. 다이패드(6)는, 제품 형성영역(12)의 중앙부분에 배치되어 있다. 복수의 리드(5a)는, 다이패드(6)의 한쪽의 단변(6a)의 외측에 배치되고, 다이패드(6)와 서로 마주하는 선단부와 반대측이 프레임 본체(11)와 일체화되어 있다. 리드(5b)는, 다이패드(6)의 다른쪽의 단변(6b)의 외측에 배치되고, 다이패드(6)는 향하여 모인 선단부와 반대측이 프레임 본체(11)와 일체화되어 있다. 다이패드(6)의 한쪽의 장변측에는 복수의 현수리드(13)가 일체적으로 연결되고, 이 복수의 현수리드(13)는 프레임 본체(11)와 일체화되어 있다. 다이패드(6)의 다른쪽의 장변측에는 복수의 현수리드(13)가 일체적으로 연결되어 있고 , 이 복수의 현수리드(13)는 프레임 본체(11)와 일체화되어 있다. 복수의 현수리드(13)는, 리드 프레임(LF)의 두께방향에서 굴곡 형성되어 있지 않고, 똑바로 연장되어 있다.
복수의 리드(5a)는, 수지밀봉체에 밀봉되는 인너부와 수지밀봉체의 외부로 도출되는 아웃터부로 구성되고, 타이 바(tie bar)(댐 바(dam bar))를 통하여 서로 연결되어 있다. 복수의 리드(5b)는, 수지밀봉체에 밀봉되는 인너부와 수지밀봉체의 외부에 도출되는 아웃터부로 구성되고, 타이 바를 통하여 서로 연결되어 있다.
리드 프레임(LF)은, 예컨대 철(Fe)-니켈(Ni)계의 합금 또는 동(Cu) 혹은 동계의 합금으로 이루어진 평판재에 에칭가공 또는 프레스가공을 실시하여 소정의 리드패턴을 형성하는 것에 의해 형성된다. 본 실시형태 1의 리드 프레임(LF)에서, 다이패드(6)의 높이 위치와 리드(5)의 인너부의 높이 위치를 리드 프레임(LF)의 판두께 방향으로 오프셋하는 오프셋가공은 실시하지 않는다.
다음에, 반도체장치(1)의 제조방법에 대하여, 도 14 내지 도 18을 이용하여 설명한다.
도 14 내지 도 18은, 본 실시형태 1의 반도체장치의 제조에 관한 도면으로,
도 14는, 다이본딩 공정을 나타내는 모식적 단면도((a)는 제 1 다이본딩 공정, (b)는 제 2 다이본딩 공정),
도 15는, 와이어 본딩 공정을 나타내는 모식적 단면도((a)는 제 1 와이어 본딩 공정, (b)는 제 2 와이어 본딩 공정),
도 16은, 몰딩 공정에서, 성형금형에 리드 프레임을 위치 결정한 상태를 나타내는 모식적 단면도(x방향을 따른 단면도),
도 17은, 몰딩 공정에서, 성형금형에 리드 프레임을 위치 결정한 상태를 나타내는 모식적 단면도(y방향을 따른 단면도),
도 18은, 몰딩 공정에서, 성형금형의 캐비티의 안에 수지를 주입한 상태(수지밀봉체를 형성한 상태)를 나타내는 모식적 단면도이다.
우선, 리드 프레임(LF1)의 다이패드(6)에 한쪽의 반도체칩(2)을 접착 고정한다. 다이패드(6)와 반도체칩(4)의 고정은, 도 14(a)에 나타내는 바와 같이, 히트 스테이지(heat stage)(21)상에 다이패드(6)를 장착하고, 그 후, 다이패드(6)의 제 1 면(6x)에 접착재(9)를 도포하고, 그 후, 다이패드(6)의 제 1 면(6x)에 반도체칩(2)의 주면(2x)을 서로 마주한 상태로 다이패드(6)에 반도체칩(2)을 압착 콜렛(collet)에 의해 압착한다. 반도체칩(2)의 압착은 히트 스테이지(20)에서 다이패드(6)를 가열하고, 압착콜렛으로 반도체칩(2)을 가열한 상태로 행한다. 접착재(9)로서는, 예컨대 열경화성의 접착수지를 이용한다.
이 공정에서, 반도체칩(2)의 고정은, 반도체칩(2)의 한쪽의 단변(2a)이 리드(5a)측에 위치하고, 반도체칩(2)의 복수의 전극(4)이 다이패드(6)의 한쪽의 단변(6a)보다도 외측에 위치하는 상태로 행한다.
다음에, 리드 프레임(LF)의 다이패드(6)에 다른쪽의 반도체칩(3)을 접착 고정한다. 다이패드(6)와 반도체칩(3)과의 고정은, 리드 프레임(LF)의 상하를 반전시켜 다이패드(6)의 제 2 면(6y)을 상향으로 한 후, 도 14(b)에 나타내는 바와 같이, 히트 스테이지(21)상에 다이패드(6)를 장착하고, 그 후, 다이패드(6)의 제 2 면(6y)에 접착재(9)를 도포하고, 그 후, 다이패드(6)의 제 2 면(6y)에 반도체칩(3)의 주면(3x)을 서로 마주한 상태로 다이패드(6)에 반도체칩(3)을 압착콜렛에 의해 압착한다. 반도체칩(3)의 압착은, 히트 스테이지(21)에서 다이패드(6)를 가열하고, 압착콜렛으로 반도체칩(3)을 가열한 상태로 행한다. 접착재(9)로서는, 예컨대 열경화성의 접착수지를 이용한다.
이 공정에서, 반도체칩(3)의 고정은, 반도체칩(3)의 한쪽의 단변(3a)이 리드(5b)측에 위치하고, 반도체칩(3)의 복수의 전극(4)이 다이패드(6)의 다른쪽의 단변(6b)보다도 외측에 위치하는 상태로 행한다.
여기에서, 반도체칩(2, 3)은, 반도체칩(2)의 한쪽의 단변(2a)이 리드(5a)측에 위치하고, 반도체칩(3)의 한쪽의 단변(3a)이 리드(5b)측에 위치하고, 반도체칩(2)의 전극(4)이 반도체칩(3)의 다른쪽의 단변(3b) 및 다이패드(6)의 한쪽의 단변(6a)보다도 외측에 위치하고, 반도체칩(3)의 전극(4)이 반도체칩(2)의 다른쪽의 단변(2b) 및 다이패드(6)의 다른쪽의 단변(6b)보다도 외측에 위치하는 상태로 적층한다.
다음에, 반도체칩(2)의 전극(4)과 리드(5a)의 인너부를 본딩 와이어(7a)로 전기적으로 접속한다. 반도체칩(2)의 전극(4)과 리드(5a)의 인너부와의 와이어접속은, 도 15(a)에서 나타내는 바와 같이, 반도체칩(3)의 이면(3y)이 상향의 상태로 히트 스테이지(22)에 반도체칩(2) 및 리드(5a)의 인너부를 장착하고, 반도체칩(2) 및 리드(5a)의 인너부를 히트 스테이지(22)로 가열하여 행한다. 본딩 와이어(7a)로서는 예컨대 Au 와이어를 이용한다. 또, 본딩 와이어(7a)의 접속방법으로서는, 예컨대 열압착에 초음파 진동을 병용한 본딩법으로 행한다.
다음데, 반도체칩(3)의 전극(4)과 리드(5b)의 인너부를 본딩 와이어(7b)로 전기적으로 접속한다. 반도체칩(3)의 전극(4)과 리드(5b)의 인너부와의 와이어접속은, 도 15(b)에서 나타내는 바와 같이, 반도체칩(2)의 이면(2y)이 상향의 상태로 히트 스테이지(23)에 반도체칩(3) 및 리드(5b)의 인너부를 장착하고, 반도체칩(3) 및 리드(5b)의 인너부를 히트 스테이지(23)에서 가열하여 행한다. 본딩 와이어(7b)로서는 예컨대 Au 와이어를 이용한다. 또한, 본딩 와이어(7b)의 접속방법으로서는, 예컨대 열압착에 초음파 진동을 병용한 본딩법으로 행한다.
다음에, 반도체칩(2, 3), 복수의 리드(5)(5a, 5b)의 인너부, 다이패드(6), 복수의 본딩 와이어(7a, 7b) 및 복수의 현수리드(13) 등을 수지밀봉하여 수지밀봉체(8)를 형성한다. 수지밀봉체(8)의 형성은, 우선, 도 16 및 도 17에 나타내는 바와 같이, 성형금형(25)의 상형(25a)과 하형(25b)의 사이에 리드 프레임(LF)을 위치 결정한다. 리드 프레임(LF)의 위치결정은, 성형금형(25)의 캐비티(26) 중에, 반도체칩(2, 3), 복수의 리드(5)(5a, 5b)의 인너부, 다이패드(6), 복수의 본딩 와이어(7a, 7b), 및 복수의 현수리드(13) 등이 위치하도록 행한다. 이 공정에서, 반도체칩(2, 3), 2개소의 접착재(9), 및 다이패드(6)를 포함하는 적층체는, 그 두께방향의 중심(다이패드(6))이 캐비티(26)의 두께방향의 중심에 위치하는 상태로 배치된다. 또, 리드(5)의 인너부도, 캐비티(26)의 두께방향의 중심에 위치하는 상태로 배치된다. 다음에, 도 18에 나타내는 바와 같이, 캐비티(26)의 안에 열경화성의 수지를 주입한다. 이들에 의해, 수지밀봉체(8)가 형성된다.
이 공정에서, 현수리드(13)에는 구부림 가공이 실시되어 있지 않기 때문에, 반도체칩(2, 3)이 수지밀봉체(8)로부터 노출하는 로케이션 불량을 억제할 수 있다.
다음에, 리드 프레임(LF)을 성형금형(25)으로부터 추출하고, 수지밀봉체(8)의 수지를 경화시키는 큐어(cure)공정을 실시하고, 그 후, 리드(5a 및 5b)에 연결된 타이 바를 절단하고, 그 후, 리드(5a), 리드(5b)의 각각의 아웃터부에 도금처리를 실시하고, 그 후, 리드 프레임(LF)의 프레임 본체(11)에서 리드(5a 및 5b)를 절단하고, 그 후, 리드(5a, 5b)의 각각의 아웃터부를 면실장형 형상으로서 예컨대 걸 윙 형상으로 성형하고, 그 후, 리드 프레임(LF)의 프레임 본체(11)에서 현수리드(13)를 절단하는 것에 의해, 도 1 내지 도 4에서 나타내는 반도체장치(1)가 거의 완성된다.
이와 같이, 본 실시형태 1에 의하면, 제조수율이 높은 박형의 반도체장치(1)를 제공할 수 있다.
(실시형태 2)
도 19 및 도 20은, 본 발명의 실시형태 2인 반도체장치에 관한 도면으로,
도 19는, 반도체장치의 내부구조를 나타내는 모식적 평면도(상면도),
도 20은, 반도체장치의 내부구조를 나타내는 모식적 저면도(하면도)이다.
도 19 및 도 20에 나타내는 바와 같이, 본 실시형태 2의 반도체장치(1a)는, 기본적으로 전술의 실시형태 1과 동일한 구성으로 이루어져 있고, 이하의 구성이 다르다.
반도체칩(2, 3)은, 서로 반대측에 위치하는 2개의 장변 중 한쪽의 장변측에도 이 한쪽의 장변에 따라 복수의 전극(4)이 배치되고 있다. 반도체칩(2)의 한쪽의 장변측에 배치된 전극(4)도 리드(5a)의 인너부에 본딩 와이어(7a)를 통하여 전기적으로 접속되고, 반도체칩(3)의 한쪽의 장변측에 배치된 전극(4)도 리드(5b)의 인너부에 본딩 와이어(7b)를 통하여 전기적으로 접속되어 있다.
반도체칩(2, 3)은, 반도체칩(2)의 한쪽의 단변(2a)측에 배치된 전극(4)이 반도체칩(3)의 다른쪽의 단변(3b)보다도 외측에 위치하고, 반도체칩(3)의 한쪽의 단변(3a)측에 배치된 전극(4)이 반도체칩(2)의 다른쪽의 단변(2b)보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태(반도체칩(2)의 한쪽의 단변(2a)과 반도체칩(3)의 다른쪽의 단변(3a)이 서로 멀어지는 방향(본 실시형태 1에서는 x방향))로, 또 반도체칩(2)의 한쪽의 장변측에 배치된 전극(4)이 반도체칩(3)의 다른쪽의 장변보다도 외측에 위치하고, 반도체칩(3)의 한쪽의 장변측에 배치된 전극(4)이 반도체칩(2)의 다른쪽의 장변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태(반도체칩(2)의 한쪽의 장변과 반도체칩(3)의 한쪽의 장변이 서로 멀어진 방향(본 실시형태 1에서는 y방향))로 적층되어 있다.
이와 같이 구성된 반도체장치(1a)에서도, 전술의 실시형태(1)와 동일의 효과가 얻어진다.
이상, 본 발명자에 의해 이루어진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은, 상기 실시형태에 한정되는 것은 아니고, 그 요지를 벗어나지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
예를 들어, 본 발명은, Typ1의 TSOP형 반도체장치에 적용할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 하기와 같다.
본 발명에 의하면, 제조수율이 높은 박형의 반도체장치를 제공할 수 있다.
도 1은 본 발명의 실시형태 1인 반도체장치의 외관구조를 나타내는 모식적 평면도(상면도),
도 2는 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 모식적 평면도(상면도),
도 3은 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 모식적 저면도(하면도),
도 4는 본 발명의 실시형태 1인 반도체장치의 x방향에 따른 모식적 단면도,
도 5는 도 4의 각 치수를 나타내는 도면,
도 6은 본 발명의 실시형태 1인 반도체장치의 y방향에 따른 모식적 단면도,
도 7은 도 4의 일부(좌측)를 확대한 모식적 단면도,
도 8은 도 4의 일부(우측)를 확대한 모식적 단면도,
도 9는 도 2의 일부를 제거한 상태를 나타내는 모식적 평면도,
도 10은 본 발명의 실시형태 1인 반도체장치에서, 2개의 반도체칩의 중첩영역과 다이패드와의 관계를 나타내는 모식적 평면도,
도 11은 본 발명의 실시형태 1인 반도체장치에서, 2개의 반도체칩의 중첩영역과 다이패드와의 관계를 나타내는 모식적 평면도,
도 12는 본 발명의 실시형태 1인 반도체장치의 제조에 사용되는 리드 프레임의 일부를 나타내는 모식적 평면도,
도 13은 도 11의 일부를 확대한 모식적 평면도,
도 14는 본 발명의 실시형태 1인 반도체장치의 제조에서, 다이본딩 공정을 나타내는 모식적 단면도((a)는 제 1 다이본딩 공정, (b)는 제 2 다이본딩 공정),
도 15는 본 발명의 실시형태 1인 반도체장치의 제조에서, 와이어본딩 공정을 나타내는 모식적 단면도((a)는 제 1 와이어본딩 공정, (b)는 제 2 와이어본딩 공정),
도 16은 본 발명의 실시형태 1인 반도체장치의 제조에서의 몰딩 공정에서, 성형금형에 리드 프레임을 위치 결정한 상태를 나타내는 모식적 단면도(x방향에 따른 단면도),
도 17은 본 발명의 실시형태 1인 반도체장치의 제조에서의 몰딩 공정에서, 성형금형에 리드 프레임을 위치 결정한 상태를 나타내는 모식적 단면도(y방향에 따른 단면도),
도 18은 본 발명의 실시형태 1인 반도체장치의 제조에서의 몰딩 공정에서, 성형금형의 캐비티의 안에 수지를 주입한 상태(수지밀봉체를 형성한 상태)를 나타내는 모식적 단면도,
도 19는 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 모식적 평면도(상면도),
도 20은 본 발명의 실시형태 2인 반도체장치의 내부구조를 나타내는 모식적 저면도(하면도),
도 21은 본 발명자가 검토한 반도체장치의 내부구조를 나타내는 모식적 단면도이다.
*부호 설명*
1, 1a …반도체장치, 2, 3…반도체칩, 4…전극(본딩패드), 5…리드, 6…다이패드(칩 지지체), 7a, 7b…본딩 와이어, 8…수지밀봉체, 9…접착재, 10…중합영역(중첩영역),
LF…리드 프레임, 11…프레임 본체, 12…제품 형성영역, 13…현수리드(지지리드), 13…타이 바(댐 바),
20, 21, 22, 23…스테이지,
25…성형금형, 25a…상형, 25b…하형, 26…캐비티

Claims (13)

  1. 서로 반대측에 위치하는 제 1 및 제 2 면, 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩과,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 1 리드와,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 2 리드와,
    서로 반대측에 위치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와,
    상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 인너부, 상기 복수의 제 1 및 제 2 본딩 와이어, 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
    상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 상기 수지밀봉체의 두께방향에 있어서 동일한 높이에 위치되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 리드의 인너부는, 각각의 두께방향의 중심이 상기 다이패드의 두께 내에 위치하고 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 상기 수지밀봉체의 두께방향의 중심에 위치하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 각각의 두께 내에 상기 수지밀봉체의 두께방향의 중심이 위치하고 있는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    또, 상기 다이패드와 일체적으로 형성된 현수리드를 가지고,
    상기 현수리드는, 수지밀봉체의 두께방향으로 굴곡하지 않고 똑바로 연장되고, 상기 수지밀봉체의 두께방향에 있어서 상기 제 1 및 제 2 리드의 인너부와 동일한 높이에 위치하고 있는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 제 1 본딩 와이어의 루프 높이는, 상기 수지밀봉체의 두께방향에서, 상기 제 1 반도체칩의 제 2 면의 높이보다도 낮고,
    상기 제 2 본딩 와이어의 루프 높이는, 상기 수지밀봉체의 두께방향에서, 상기 제 2 반도체칩의 제 2 면의 높이보다도 낮은 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
    상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
    상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
    상기 복수의 제 1 리드는, 상기 제 1 반도체칩의 제 1 변측에 배치되고,
    상기 복수의 제 2 리드는, 상기 제 1 반도체칩의 제 2 변측에 배치되고,
    상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드측에 위치하도록 각각의 제 1 면을 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있는 것을 특징으로 하는 반도체장치.
  8. 서로 반대측에 위치하는 제 1 및 제 2 면 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩과,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 1 리드와,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 2 리드와,
    서로 반대측에 위치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와,
    상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 인너부, 상기 복수의 제 1 및 제 2 본딩 와이어, 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
    상기 다이패드는, 상기 제 1 반도체칩과 상기 제 2 반도체칩이 포개지는 중합영역보다도 큰 외형 사이즈로 되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 8 항에 있어서,
    상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
    상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
    상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
    상기 복수의 제 1 리드는, 상기 제 1 반도체칩의 제 1 변측을 배치되고,
    상기 복수의 제 2 리드는, 상기 제 1 반도체칩의 제 2 변측을 배치되고,
    상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변, 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드측에 위치하도록 각각 제 1 면을 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있는 것을 특징으로 하는 반도체장치.
  10. 서로 반대측에 위치하는 제 1 및 제 2 면, 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩과,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 1 본딩 와이어를 통하여 상기 제 1 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 1 리드와,
    각각이 인너부 및 아웃터부를 가지고, 상기 각각의 인너부가 복수의 제 2 본딩 와이어를 통하여 상기 제 2 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 제 2 리드와,
    서로 반대측에 위치하는 제 1 및 제 2 면을 가지고, 상기 제 1 면에 상기 제 1 반도체칩의 제 1 면이 접착되고, 상기 제 2 면에 상기 제 2 반도체칩의 제 1 면이 접착된 다이패드와,
    상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 인너부, 상기 복수의 제 1 및 제 2 본딩 와이어, 및 상기 다이패드를 밀봉하는 수지밀봉체를 가지고,
    상기 제 1 및 제 2 리드의 인너부, 및 상기 다이패드는, 상기 수지밀봉체의 두께방향으로 동일한 높이로 배치되고,
    상기 다이패드는, 상기 제 1 반도체칩과 상기 제 2 반도체칩이 서로 포개진 중합영역보다도 큰 외형 사이즈로 되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
    상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
    상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
    상기 복수의 제 1 리드는, 상기 제 1 반도체칩의 제 1 변측에 배치되고,
    상기 복수의 제 2 리드는, 상기 제 1 반도체칩의 제 2 변측에 배치되고,
    상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드측에 위치하도록 각각의 제 1 면을 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있는 것을 특징으로 하는 반도체장치.
  12. 서로 반대측에 위치하는 제 1 면 및 제 2 면, 그리고 서로 반대측에 위치하는 제 1 및 제 2 변을 가지는 다이패드와, 상기 다이패드의 제 1 변측에 배치된 복수의 제 1 리드와, 상기 다이패드의 제 2 변측에 배치된 복수의 제 2 리드를 가지고, 상기 복수의 제 1 및 제 2 리드, 및 상기 다이패드가 이들의 두께방향에 있어서 동일한 높이에 위치하는 리드 프레임을 준비하고, 또, 서로 반대측에 위치하는 제 1 및 제 2 면, 및 상기 제 1 면에 배치된 복수의 전극을 가지는 제 1 및 제 2 반도체칩을 준비하는 공정과,
    상기 다이패드의 제 1 면에 상기 제 1 반도체칩의 제 1 면을 접착하는 공정과,
    상기 다이패드의 제 2 면에 상기 제 2 반도체칩의 제 1 면을 접착하는 공정과,
    상기 제 1 반도체칩의 복수의 전극과 상기 복수의 제 1 리드의 각각의 인너부를 복수의 제 1 본딩 와이어로 전기적으로 접속하는 공정과,
    상기 제 2 반도체칩의 복수의 전극과 상기 복수의 제 2 리드의 각각의 인너부를 복수의 제 2 본딩 와이어로 전기적으로 접속하는 공정과,
    상기 제 1 및 제 2 반도체칩, 상기 복수의 제 1 및 제 2 리드의 각각의 인너부, 및 상기 복수의 제 1 및 제 2 본딩 와이어를 수지밀봉하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 반도체칩은, 서로 반대측에 위치하는 제 1 및 제 2 변을 가지고,
    상기 제 1 반도체칩의 복수의 전극은, 상기 제 1 반도체칩의 제 1 변을 따라 배치되고,
    상기 제 2 반도체칩의 복수의 전극은, 상기 제 2 반도체칩의 제 1 변을 따라 배치되고,
    상기 제 1 및 제 2 반도체칩은, 상기 제 1 반도체칩의 제 1 변 및 상기 제 2 반도체칩의 제 2 변이 상기 제 1 리드측에 위치하도록 각각의 제 1 면을 서로 마주하고, 또 상기 제 1 반도체칩의 복수의 전극이 상기 제 2 반도체칩의 제 2 변보다도 외측에 위치하고, 상기 제 2 반도체칩의 복수의 전극이 상기 제 1 반도체칩의 제 2 변보다도 외측에 위치하도록 각각의 위치를 어긋나게 한 상태로 상기 다이패드에 접착되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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