KR100844630B1 - 반도체 장치 - Google Patents

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KR100844630B1
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히데유끼 이노쯔메
히로까즈 후꾸다
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산요덴키가부시키가이샤
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Abstract

복수의 반도체 칩을 리드 프레임에 실장한 반도체 장치에서, 그 평면적 사이즈나 두께를 얇게 하여 소형화로 한다. 제1 아일랜드(12)의 이면과 제2 아일랜드(13)의 표면이 적어도 일부 중첩되도록 배치됨으로써, 제1 아일랜드 상의 제1 반도체 칩과, 상기 제2 아일랜드의 이면의 제2 반도체 칩이 겹치도록 구성된다. 따라서 평면적 점유 면적을, 양 칩의 평면 면적보다도 작게 할 수 있다. 또한 제2 반도체 칩(20)에 접속하는 금속 세선은, 이면측으로 연장되기 때문에, 그 반도체 장치로서의 두께도 작게 할 수 있다.
아일랜드, 반도체 칩, 금속 세선, 리드 프레임, 리드, 본딩부

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치를 설명하는 단면도.
도 2는 본 발명의 반도체 장치를 설명하는 평면도.
도 3은 본 발명의 반도체 장치에 채용되는 제1 리드 프레임을 설명하는 도면.
도 4는 본 발명의 반도체 장치에 채용되는 제2 리드 프레임을 설명하는 도면.
도 5는 본 발명의 반도체 장치를 설명하는 평면도.
도 6은 본 발명의 반도체 장치에 채용되는 제1 리드 프레임을 설명하는 도면.
도 7은 본 발명의 반도체 장치에 채용되는 제2 리드 프레임을 설명하는 도면.
도 8은 본 발명의 반도체 장치를 도시하는 도면으로, (A)는 단면도, (B)는 평면도, (C)는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 리드 프레임
11 : 제2 리드 프레임
12 : 제1 아일랜드
13 : 제2 아일랜드
14 : 제1 리드
15 : 제2 리드
16, 19, 54 : 리드
17 : 제1 반도체 칩
18 : 금속 세선
20 : 제2 반도체 칩
21 : 제1 본딩부
22 : 제2 본딩부
31, 35, 37 : 접속부
33 : 제2 접속부
40 : 절연성 수지
50 : 반도체 장치
52 : 접속부
55, 57 : 현수 리드
60, 62 : 전극
[특허 문헌1] 일본 특개2007-5569호 공보
본 발명은 반도체 장치에 관한 것이다.
일반적으로, 리드 프레임을 이용한 반도체 장치는, 아일랜드와, 아일랜드의 주위에 그 일단이 형성된 리드가 복수개 배치되고, 그리고 아일랜드 위에는, 반도체 칩이 설치되고, 상기 반도체 칩의 본딩 패드와 상기 리드의 일단이 금속 세선으로 접속된다(예를 들면, 특허 문헌1). 또한, 상기 복수의 리드의 타단이 노출되도록, 상기 아일랜드, 상기 복수의 리드, 반도체 칩 및 복수의 금속 세선이 절연성 수지에 의해 밀봉된다. 여기서 복수의 리드에서, 상기 절연성 수지에 밀봉된 부분을 이너 리드라고 하고, 절연성 수지로부터 노출된 부분을 아우터 리드라고 하며, 이 아우터 리드가 필요에 따라 절곡되며, 상기 리드의 타단은, 땜납 등에 의해, 프린트 기판 등에 실장된다.
또한 아일랜드에 복수의 칩을 적층하여 이루어지는 스택형의 반도체 장치도 실현되어 있다. 이것은, 모 칩 상에, 모 칩보다도 사이즈가 작은 자 칩이 적층되는 것이며, 모 칩도 자 칩도 금속 세선으로 전기적으로 접속된다.
전술한 바와 같은 반도체 장치는, 최근의 경박단소의 기술에 의해 소형화가 가능하게 되어 있다. 그러나 자 칩 표면은, 모 칩의 표면보다도, 아일랜드의 표면으로부터 보다 높은 위치에 배치되므로, 그 위에 금속 세선으로 접속하면, 금속 세선의 꼭대기부가 보다 높아져, 반도체 장치의 두께, 즉 패키지의 두께가 보다 두꺼 워지는 문제를 갖고 있었다.
따라서, 본 발명은, 그 패키지의 두께를 증대시키지 않고, 복수의 칩을 실장할 수 있는 반도체 장치를 실현하는 것을 목적으로 한다.
본 발명의 주된 특징은 이하와 같다.
즉, 첫째, 본 발명의 반도체 장치는, 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 일단이 배치된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과, 제2 아일랜드와, 상기 제2 아일랜드에 접근하여 일단이 배치된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고, 상기 제1 아일랜드의 이면과 상기 제2 아일랜드의 표면이 적어도 일부 중첩되도록 배치되고, 상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있음으로써 해결하는 것이다.
둘째, 본 발명의 반도체 장치는, 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 제1 본딩부가 형성된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 본딩부와 전기적으로 접속된 제1 반도체 칩과, 제2 아일랜드와, 상기 제2 아일랜드에 접근하여 제2 본딩부가 형성된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 본딩부와 전기적으로 접속된 제2 반도체 칩을 갖고, 상기 제1 리드와 인접하는 상기 제1 리드 사이에, 상기 제2 리드가 배치되고, 제1 리드의 이면이 제2 리드의 표면과 적어도 일부 중첩되도록 배치되며, 상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있음으로써 해결하는 것이다.
셋째, 본 발명의 반도체 장치는, 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 일단이 배치된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과, 제2 아일랜드와, 상기 제2 아일랜드에 접근하여 일단이 배치된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고, 상기 제1 아일랜드의 이면과 상기 제2 아일랜드의 표면이 적어도 일부 중첩되도록 배치되고, 상기 제1 리드와 상기 제1 리드 사이에, 상기 제2 리드가 배치되고, 제1 리드의 이면이 제2 리드의 표면과 적어도 일부 중첩되도록 배치되며, 상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있음으로써 해결하는 것이다.
넷째, 상기 제1 아일랜드 및 제2 아일랜드는, 각각 서로 대향하는 한쌍의 측변을 갖고, 상기 제1 아일랜드의 한쪽의 측변은, 패드와 일체의 상기 제1 리드가 연장되며, 다른쪽의 측변에는, 상기 제1 아일랜드와 일체의 제1 현수 리드가 형성되고, 상기 제2 아일랜드의 한쪽의 측변은, 패드와 일체의 상기 제2 리드가 연장되며, 다른쪽의 측변에는, 상기 제2 아일랜드와 일체의 제2 현수 리드가 형성됨으로써 해결하는 것이다.
다섯째, 상기 제1 아일랜드 및 제2 아일랜드는, 각각 서로 대향하는 한쌍의 측변을 갖고, 상기 제1 아일랜드의 한쪽의 측변은, 패드와 일체의 상기 제1 리드가 연장되며, 다른쪽의 측변에는, 상기 제1 아일랜드와 일체의 제1 현수 리드가 형성되고, 상기 제2 아일랜드의 한쪽의 측변은, 상기 제2 아일랜드와 일체의 제2 현수 리드가 형성되며, 다른쪽의 측변에는, 패드와 일체의 상기 제2 리드가 연장됨으로써 해결하는 것이다.
또한, 본 발명의 반도체 장치는, 제1 아일랜드와, 상기 제1 아일랜드에 일단이 근접된 제1 리드와, 상기 제1 아일랜드의 상면에 고착되어 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과, 제2 아일랜드와, 상기 제2 아일랜드에 일단이 근접된 제2 리드와, 상기 제2 아일랜드의 하면에 고착되어 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고, 상기 제1 아일랜드와 상기 제2 아일랜드는, 평면적으로 서로 다른 위치에 배치됨과 함께, 두께 방향으로 부분적으로 어긋나서 배치되는 것을 특징으로 한다.
<실시예>
본 발명의 실시 형태에 대해서 도면을 참조하면서 설명한다. 도 1은 반도체 장치의 단면도이고, 도 2는 반도체 장치의 평면도이다. 또한 도 3, 도 4는 반도체 장치의 분해도이다.
우선 도 1 및 도 2에 도시된 본 발명의 반도체 장치를 설명하기 전에, 도 3 및 도 4를 참조하면서 설명한다. 본 발명은, 간단히 설명하면, 도 3의 제1 리드 프레임(10)과 도 4의 제2 리드 프레임(11)을 겹친 구성으로, 예를 들면 제1 리드 프레임(10)의 제1 아일랜드(12)와, 제2 리드 프레임(11)의 제2 아일랜드(13)가 적어도 일부 겹친 것이다. 또한 다른 표현을 하면, 제1 리드 프레임(10)의 제1 리 드(14)와, 제2 리드 프레임(11)의 제2 리드(15)가 적어도 일부 겹친 것이다.
그럼, 구체적으로 도 3을 참조하여, 제1 리드 프레임(10)에 대해서 설명한다. 우선 이 제1 리드 프레임(10)은, 제1 아일랜드(12)와, 이 제1 아일랜드(12)와 일단이 일체이며, 타단이 좌측으로 연장되어 있는 적어도 1개(여기서는 2개)의 리드(16)와, 제1 아일랜드(12)의 근방에 위치하며, 일단이 아일랜드의 우측 변에 접근하고, 타단이 우측으로 연장된 적어도 1개의 제1 리드(14)(여기서는 2개)로 구성되어 있다. 여기서는, 제1 아일랜드(12)의 좌우에 2개씩 리드가 연장되어 있다. 또한 제1 리드(14)의 일단은, 사각형으로 가공되어 있으며, 여기가 제1 본딩부(21)로서 활용되고 있다.
또한, 제1 아일랜드(12)의 표면에는, 제1 반도체 칩(17)이 설치되고, 제1 반도체 칩(17)의 상면에 형성된 전극(지면 상에서는 동그라미에 사선이 부여된 부분)과 제1 리드(14)의 제1 본딩부(21)가 전기적으로 접속되어 있다. 여기서는, 금속 세선(18)을 채용하고 있지만, 금속판 등으로 접속해도 된다.
한편, 도 4를 참조하여 제2 리드 프레임(11)에 대해서 설명한다. 이 제2 리드 프레임(11)의 기본적인 형상은, 제1 리드 프레임(10)과 동일하며, 제2 아일랜드(13)와, 이 제2 아일랜드(13)와 일단이 일체이며, 타단이 좌측으로 연장되어 있는 적어도 1개의 리드(19)와, 제2 아일랜드(13)의 근방에 위치하고, 일단이 이 아일랜드의 우측변에 위치하며, 타단이 우측으로 연장된 적어도 1개의 제2 리드(15)로 구성되어 있다. 여기서는, 제2 아일랜드(13)의 좌우에 2개씩 리드가 연장되어 있다. 또한, 제2 아일랜드(13)의 이면에는, 제2 반도체 칩(20)이 설치되고, 제2 반도체 칩(20) 위의 전극(지면 상에서는 동그라미에 사선이 부여된 부분)과 제2 리드(15)의 제2 본딩부(22)가 전기적으로 접속되어 있다. 여기서는, 금속 세선(18)을 채용하고 있지만, 금속판 등으로 접속해도 된다. 또한 제2 리드(15)의 일단은, 사각형으로 가공되어 있으며, 여기가 제2 본딩부(22)로서 활용되고 있다.
<제1 실시 형태>
그럼, 도 1, 도 2를 참조하면서 구체적으로 제1 실시 형태에 대해서 설명한다. 본 반도체 장치는, 도 3 및 도 4를 참조하여 설명한 제1 리드 프레임(10)과 제2 리드 프레임(11)을 일부 중첩시킨 구조이다. 즉 도 1의 상측에 위치하는 아일랜드가 도 3의 제1 아일랜드(12)이고, 도 1의 하측에 위치하는 아일랜드가 도 4의 제2 아일랜드(13)에 상당한다. 여기서는, 제1 아일랜드(12)와 제2 아일랜드(13)의 전기적 절연이 필요하기 때문에, 거리 L만큼 이격되어 있다.
이 이격 거리 L은, 적어도 50㎛ 정도 필요로 한다. 종래의 반도체 장치는, 도 3과 도 4에 도시하는 리드 프레임을, 그대로 가로로 배치한 구조로서, 제1 아일랜드(12)와 제2 아일랜드(13)를 그대로 가산한 면적이 실장을 위해 필요로 된다. 그러나 본 발명은, 도 2에 도시한 바와 같이, 제1 아일랜드(12)의 이면과 제2 아일랜드(13)의 표면이 적어도 일부 중첩되어 있으므로, 평면적으로 본 아일랜드의 점유 면적도 축소할 수 있다.
한편, 제1 리드(14)의 이면과 제2 리드(15)의 표면은, 아일랜드와 마찬가지로 적어도 약 50㎛ 이격되어 있다. 또한, 도 1 및 도 2를 참조하면, 제1 리드(14), 제2 리드(15)는, 이하와 같다. 즉 제1 본딩부(21)로부터는, 비스듬히 아 래로 제1 경사부(30)가 형성되고, 그 경사부(30)의 끝에는, 수평으로 제1 접속부(31)가 형성되어 있다. 또한 제2 본딩부(22)로부터는, 비스듬히 아래로 제2 경사부(32)가 형성되고, 그 경사부(32)의 끝에는, 수평으로 제2 접속부(33)가 형성되어 있다.
또한 리드(16, 19)도 마찬가지로, 제1 아일랜드(12)와 일체로 이루어지는 리드는, 거기로부터 비스듬히 아래로 경사부(34)가 형성되고, 이 경사부(34)의 끝에는, 접속부(35)가 형성되어 있다. 또한 제2 아일랜드(13)와 일체로 이루어지는 리드는, 거기로부터 비스듬히 아래로 경사부(36)가 형성되고, 이 경사부(36)의 끝에는, 접속부(37)가 형성되어 있다.
전술한 바와 같이, 본 발명에서는, 제1 아일랜드(12)와 제2 아일랜드(13)가 거리 L로 이격되고, 또한 이 이격 거리 또는 그것에 가까운 거리로 이격된 제1 본딩부(21), 제2 본딩부(22)가 형성되어 있다. 또한 거기로부터 연장되는 경사부와 접속부, 또한 제1 아일랜드(12), 제2 아일랜드(13)로부터 왼쪽으로 연장되는 경사부와 접속부가 서로 접촉하지 않고 배치되면 된다.
또한 제1 리드 프레임(10), 제2 리드 프레임(11)이 절연성 수지(40)로 밀봉된다. 그리고 이 절연성 수지(40)의 이면에는, 접속부(31, 33, 35, 37)의 이면이 노출된다.
이상 설명한 바와 같이, 제1 아일랜드(12)의 이면과 제2 아일랜드(13)의 표면은, 세로 방향으로 L로 이격되고, 또한 제1 아일랜드(12)와 제2 아일랜드(13)가 적어도 일부 중첩되어 있으므로, 평면적으로 본 아일랜드의 점유 면적을 작게 할 수 있다. 또한 제2 아일랜드(13)에 있는 경사부는, 비스듬히 아래로 연장되고, 이 연장 부분에 제2 반도체 칩(20), 금속 세선을 배치할 수 있어, 그 만큼의 두께를 별도로 형성할 필요가 없어져, 반도체 장치로서의 두께도 얇게 할 수 있는 특징을 갖는다.
<제2 실시 형태>
계속해서 제2 실시 형태에 대해서 설명한다. 전 실시예는, 아일랜드의 중첩에 대해서만 설명하였지만, 본 실시 형태에서는, 제1 본딩부(21)와 제2 본딩부(22)도 포함시켜 중첩되어 있다.
일반적으로, 본딩부(본딩 포스트)는, 금속 세선으로 접속되기 때문에, 본딩 툴의 헤드가 거기에 닿아야만 한다. 그 때문에, 서로 인접하게 되는 2개의 본딩부의 간격은, 적어도 어느 소정의 거리가 필요로 된다. 그러나 본 반도체 장치에서, 예를 들면 제1 본딩부(21)와 인접하는 제2 본딩부(22)는, 표리의 관계로, 여기서는, 상기 소정의 거리보다도 좁게 할 수 있다. 따라서 제1 본딩부(21)와 제2 본딩부(22)는, 적어도 일부를 중첩시킬 수 있다. 본 실시 형태에서는, 제1 리드(14)끼리의 사이의 중앙부 부근에, 제2 리드(15)가 배치되어 있다.
구체적으로 도 3을 사용하여 설명한다. 제1 리드의 폭이 약 0.1㎜, 제1 본딩부(21)의 사이즈(폭)가 0.2∼0.25㎜이다. 따라서, 예를 들면 제1 본딩부(21)의 1변의 폭이 0.25㎜이면, 제1 본딩부(21)의 단부는, 제1 리드(14)의 센터로부터 0.125㎜, 즉 제1 리드(14)의 상하의 측변으로부터 0.075㎜ 튀어나와 있다. 그리고 제1 리드(14)끼리가 이격하는 거리는 0.25㎜, 제1 본딩부(21)의 하측 변과 이웃의 본딩부의 상측 변 사이는, 0.1㎜이다. 이것은, 도 4에서도 마찬가지이다.
따라서 도 1로 되돌아가면, 도 3과 도 4의 리드 프레임은, 정확히 이하와 같이 된다. 즉, 2개의 제1 리드(14) 사이에 제2 리드(15)가 배치된다. 따라서 제1 본딩부(21)과 제2 본딩부(22)는, 일부가 겹치도록 배치된다.
이상, 본딩부가 겹치는 점에서 전 실시 형태와 다를 뿐이며, 다른 것은 제1 실시 형태와 마찬가지므로, 이하 설명은 생략한다.
<제3 실시 형태>
이하에 도 5, 도 6 및 도 7을 참조하면서 본 실시 형태를 설명한다. 도 5는 본 실시 형태의 반도체 장치를 도시하는 평면도이고, 도 6은 제1 리드 프레임을 뽑아내어 도시하는 평면도이며, 도 7은 제2 리드 프레임을 뽑아내어 도시하는 평면도이다.
상기한 실시 형태에서는, 내장되는 소자는 디스크리트형의 트랜지스터이었지만, 본 실시 형태에서는 다수개의 전극이 형성된 IC가 반도체 장치에 내장된다. 따라서, 본 형태에서는, 사용되는 리드 프레임은, IC 사양의 것이다. 즉, 도 6이나 도 7에 도시한 리드 프레임에서는, 다수의 본딩 패드를 상면에 갖는 반도체 칩이 재치되므로, 본딩 패드의 개수에 대응한 다수의 리드가 리드 프레임에 포함되어 있다.
도 5를 참조하면, 다수의 리드를 갖는 리드 프레임이 서로 겹쳐져 있다. 전 실시 형태와 마찬가지로, 제1 아일랜드(12)의 표면에는, 제1 반도체 칩(17)이 실장되고, 각각의 제1 리드(14)와 금속 세선을 통해서 접속되어 있다. 또한 제2 아일 랜드(13)의 이면에는, 제2 반도체 칩(20)이 실장되고, 금속 세선을 통해서 제2 리드(15)와 전기적으로 접속되어 있다. 그리고 제1 리드들(14, 14) 사이에, 제2 리드(15)가 배치되도록 구성되어 있다. 또한 부호 55, 57로 나타내어지는 부위는, 상기한 각 아일랜드와 연속하여 외부로 도출되는 현수 리드로서, 제조 공정의 도중 단계에서, 각 아일랜드를 기계적으로 지지하는 기능을 갖는다.
또한 여기서는, 절연성 수지(40)는 형성되어 있지만 도면에는 생략하고 있다.
도 5를 보면 알 수 있는 바와 같이, 제1 아일랜드(12)의 이면과 제2 아일랜드(13)의 표면이 적어도 일부 중첩되어 있으므로, 평면적인 아일랜드의 점유 면적을 작게 할 수 있다.
또한 리드도 금속 세선의 접속 포인트가 표리로 교대로 되어 있으므로, 전 실시 형태와 마찬가지로, 리드끼리를 일부 겹치는 것이 가능하게 된다.
도면에서는 생략하였지만, 각 리드는, 경사부, 본딩부가 비스듬히 아래로 연장되어 있으므로, 그 공간에 제2 반도체 칩(20) 및 이것과 접속되는 금속 세선이 형성되므로, 그 만큼의 두께도 억제할 수 있다.
여기서, 도 5에서는, 양 아일랜드로부터 일체로 도출되는 2개의 현수 리드는, 한쪽의 측변(지면 상에서는 좌측의 측변)으로부터 외부로 도출되어 있다. 여기서, 한쪽의 아일랜드로부터 외부로 도출되는 현수 리드를 좌측에 형성하고, 다른쪽의 아일랜드로부터 외부로 도출되는 현수 리드를 우측에 형성해도 된다.
<제4 실시 형태>
도 8을 참조하면, 본 형태의 반도체 장치(50)의 구성을 설명한다. 도 8의 (A)는 반도체 장치(50)의 단면도이고, 도 8의 (B)는 도 8의 (A)에 도시하는 반도체 장치(50)를 상방으로부터 본 평면도이며, 도 8의 (C)는 도 8의 (B)의 C-C'선에서의 단면도이다. 본 실시 형태에서는, 상기한 다른 실시 형태와 중복되는 부재는, 공통의 부호를 부여하고 그 설명을 생략한다.
반도체 장치(50)의 구성은, 도 1에 도시된 반도체 장치와 기본적으로는 마찬가지이며, 상위점은 제1 아일랜드(12)와 제2 아일랜드(13)가 평면적으로 서로 다른 위치에 배치되어 있는 것에 있다(도 8의 (B) 참조). 환언하면, 제1 아일랜드(12)와 제2 아일랜드(13)는, 평면적으로 중첩되도록은 배치되어 있지 않다. 그리고, 도 8의 (C)를 참조하면, 제1 아일랜드(12)와 제2 아일랜드(13)는, 두께 방향으로 어긋나서, 양자는 적어도 일부분이 중첩되도록 배치되어 있다. 여기서, 아일랜드가 평면적으로 서로 다른 위치이다라고 하는 것은, 도 8의 (B)에 도시하는 배치에서, 아일랜드끼리가 평면적으로 서로 겹쳐 있지 않은 것을 의미한다. 또한, 두께 방향으로 중첩된다는 것은, 도 8의 (C)를 참조하면, 아일랜드끼리가, 지면 상에서 세로 방향으로 오버랩되는 것을 의미한다.
또한, 제1 아일랜드(12)와 제2 아일랜드(13)의 두께 방향에서의 위치 관계를 설명하면, 양자는 동일 평면 상에 배치되어 있지 않다. 따라서, 도 8의 (C)를 참조하면, 제1 아일랜드(12)의 상면 및, 제2 아일랜드(13)의 하면은, 두께 방향으로 돌출되어 있다.
도 8의 (A)를 참조하여, 반도체 장치(50)의 구성을 설명한다. 반도체 장 치(50)는 복수의 반도체 칩이 수지 밀봉되어 구성되어 있다. 외관적으로는, 반도체 장치(50)는 대략 입방체 형상 또는 대략 직방체 형상을 갖고, 상면과 하면은 서로 평행한 평탄면이며, 측면은 상부쪽이 하부보다도 내측을 향하여 경사지는 경사면으로 이루어져 있다. 그리고, 내장된 반도체 칩과 전기적으로 접속된 리드의 단부로 이루어지는 접속부(31)가, 전체를 일체적으로 밀봉하는 절연성 수지(40)의 측면의 하부로부터 외부로 도출되어 있다. 또한, 접속부(31)의 하면과, 절연성 수지(40)의 하면은 동일 평면 상에 위치하고 있다. 반도체 장치(50)의 실장은, 접속부(31)에 부착시킨 땜납 크림을 가열 용융시키는 리플로우 공정에 의해, 행할 수 있다.
구체적인 반도체 장치(50)의 구조는, 우선, 복수의 반도체 소자(제1 반도체 칩(17) 및 제2 반도체 칩(20))가 중첩되어 내장되어 있다. 도 8의 (A) 및 도 8의 (B)를 참조하면, 제1 반도체 칩(17)은 제1 아일랜드(12)의 상면에 고착되고, 제2 반도체 칩(20)은 제2 아일랜드(13)의 하면에 고착되어 있다. 따라서, 제1 반도체 칩(17)과 제2 반도체 칩(20)은, 반도체 장치(50)의 두께 방향에서 재치되는 방향이 반대이다.
도 8의 (A)를 참조하면, 제1 아일랜드(12)의 상면에 고착된 제1 반도체 칩(17)은, 금속 세선(58)을 경유하여, 제1 리드(14)의 본딩부(14A)의 상면과 접속되어 있다. 또한, 제2 아일랜드(13)의 하면에 고착된 제2 반도체 칩(20)은, 금속 세선(56)을 경유하여, 제2 리드(15)의 본딩부의 하면에 접속되어 있다. 여기서, 제1 리드(14)와 제2 리드(15)에 관해서는, 양자가 일부 중첩되도록 배치해도 된다. 이에 의해, 반도체 장치(50)의 평면적 면적을 좁게 할 수 있다.
도 8의 (B)를 참조하면, 제1 아일랜드(12)의 상면에 배치되는 제1 반도체 칩은, 제1 아일랜드(12)의 상방뿐만 아니라, 인접하는 제2 아일랜드(13)의 상방까지 걸치도록 중첩하여 배치되어 있다. 이와 같이 함으로써, 제1 아일랜드(12)의 크기에 규제받지 않고, 대형의 제1 반도체 칩(17)을 배치할 수 있다. 여기서는, 제1 반도체 칩(17)의 형상은, 가로 방향(아일랜드가 정렬되는 방향)으로 장변을 갖는 장방형을 나타내고 있다. 또한, 이것은 제2 반도체 칩(20)에 관해서도 마찬가지로서, 제2 아일랜드(13)의 하면에 고착되는 제2 반도체 칩(20)은, 제2 아일랜드(13) 및 제1 아일랜드(12)에 중첩되도록 배치되어 있다. 여기서, 양 반도체 칩이 2개의 아일랜드에 걸쳐 배치될 필요는 없으며, 어느 한쪽의 반도체 칩만이 양 아일랜드에 걸치도록 배치되어도 된다.
또한, 도 8의 (A)를 참조하면, 제1 리드(14)는, 금속 세선(58)이 상면에 접속되는 본딩부(14A)와, 이 본딩부(14A)와 연속하여 외부를 향하여 하방으로 경사지는 접속부(52)와, 절연성 수지(40)로부터 외부로 노출되고 또한 하면이 절연성 수지(40)의 하면과 동일 평면 상에 위치하는 접속부(31)로 이루어진다. 이 구성은, 제2 리드(15)도 마찬가지이지만, 제2 리드(15)에서는, 본딩부의 하면에 금속 세선이 접속된다.
또한, 도 8의 (B)를 참조하면, 제1 아일랜드(12)로부터 외부로 도출되는 2개의 리드(54)가 형성되어 있고, 제2 아일랜드(13)로부터도 외부로 도출되는 2개의 리드(54)가 형성되어 있다. 그리고, 지면 상에서, 절연성 수지(40)의 상측의 측변 으로부터 도출되는 리드(54)와, 하측의 측변으로부터 외부로 도출되는 제1 리드(14) 및 제2 리드(15)는, 상하 대칭으로 배치되어 있다. 이에 의해, 리플로우 공정에서의 반도체 장치(50)의 실장성을 향상시킬 수 있다.
도 8의 (C)를 참조하면, 제1 아일랜드(12)와 제2 아일랜드(13)는, 두께 방향으로 어긋나서 배치됨과 함께, 두께 방향에 대하여 부분적으로 중첩되도록 배치되어 있다. 여기서는, 제1 아일랜드(12)가, 절연성 수지(40)의 내부에서 약간 상방으로 치우쳐 배치되어 있다. 그리고, 제2 아일랜드(13)는, 제1 아일랜드(12)보다도 하방으로 치우쳐 배치되어 있다. 여기서, 양자는, 부분적으로 중첩되어도 되고, 전혀 중첩되지 않아도 된다.
여기서는, 일례로서, 제1 아일랜드(12) 및 제2 아일랜드(13)의 두께는 예를 들면 0.5㎜ 정도이다. 또한, 양자가 중첩되는 두께는 L1은, 이 두께보다도 짧고, 예를 들면 0.2㎜ 정도이다. 또한, 제1 아일랜드(12)의 하면과 제2 반도체 칩(20)의 상면이 이격하는 거리 L2는, 0.3㎜ 정도이다. 또한, 제1 반도체 칩(17)의 하면과 제2 아일랜드(13)의 상면이 이격하는 거리 L3은 0.3㎜ 정도이다.
제1 아일랜드(12)와 제2 아일랜드(13)를, 두께 방향으로 부분적으로 중첩시킴으로써, 반도체 장치(50)의 두께를 얇게 함과 함께, 아일랜드와 반도체 칩의 절연을 확보할 수 있다. 예를 들면, 1개의 아일랜드의 상하 주면에 2개의 반도체 칩을 실장한 경우와 비교하면, 반도체 장치(50)는, 아일랜드끼리의 두께 방향으로 중첩되는 길이분(L1)만큼 두께가 얇아진다.
또한, 제1 아일랜드(12)의 상면에는 제1 반도체 칩(17)이 배치되고, 이면 및 측면은 전체를 밀봉하는 절연성 수지(40)에 의해 피복되어 있다. 또한, 제2 아일랜드(13)의 하면에는 제2 반도체 칩(20)이 고착되고, 상면 및 측면은 절연성 수지(40)에 의해 피복되어 있다. 또한, 제1 아일랜드(12) 및 제2 아일랜드(13)가 어긋나서 배치됨으로써, 제1 아일랜드(12)와 제2 반도체 칩(20)이 이격되고, 제2 아일랜드(13)와 제1 반도체 칩(17)이 이격되어 있다. 따라서, 소형의 반도체 장치(50)에 비교적 대형의 반도체 칩을 적층하여 내장시켜도, 반도체 칩과 아일랜드와의 쇼트를 방지할 수 있다.
또한, 본 형태에서는, 제1 아일랜드(12)의 하면과 제2 반도체 칩(20)의 상면의 간극, 제2 아일랜드(13)의 상면과 제1 반도체 칩(17)의 하면의 간극에, 절연성 수지(40)가 충전되어 있다. 여기서, 필러가 포함되는 절연성 수지(40)를 이 간극에 충전시키는 것이 곤란하면, 수지 밀봉의 공정에 선행하여, 유동성이 우수한 수지 재료(예를 들면 필러의 혼입량이 비교적 적은 수지)를 이 간극에 충전시켜도 된다. 또한, 상기 간극에는, 에폭시 수지 등으로 이루어지는 접착제를 충전시켜도 된다.
도 8의 (A)를 참조하면, 제1 반도체 칩(17)은, 예를 들면 MOSFET이며, 상면에 게이트 전극 및 소스 전극이 형성되고, 이면이 드레인 전극으로 이루어져 있다. 그리고 상면의 전극(게이트 전극과 소스 전극의 각각)이 금속 세선(58)을 경유하여 개별로 제1 리드(14)와 접속되고, 이면이 제1 아일랜드(12)의 상면에 고착되어 있다. 한편, 제2 반도체 칩(20)은, 예를 들면 MOSFET이며, 지면 상에서 상면의 드레인 전극이, 제2 아일랜드(13)의 하면에 고착된다. 또한, 제2 반도체 칩(20)의 하 면의 전극은, 금속 세선(56)을 경유하여, 제2 리드(15)의 본딩부의 하면에 접속된다. 또한, 이들 반도체 칩은, 이면이 전류를 통과하는 것이면, 도전성 접착재 또는 공정 접합에 의해, 각각이 실장되는 아일랜드의 주면에 고착된다. 또한, 이들 반도체 칩의 이면이 도통을 필요로 하지 않는 것이면, 절연성의 접착제를 이용하여, 반도체 칩이 아일랜드에 실장되어도 된다.
도 8의 (B)를 참조하면, 본 실시 형태에서는, 반도체 칩의 본딩 패드(전극)를, 반도체 칩이 재치되는 아일랜드와 중첩하여 형성해도 된다. 구체적으로는, 제1 반도체 칩(17)의 전극(60)(금속 세선(58)이 접속되는 개소)은, 평면적으로는 제1 아일랜드(12)의 내부에 위치하고 있다. 이에 의해, 금속 세선(58)을 형성할 때에, 본딩 툴로 전극(60)에 접합 에너지(누름력, 진동력, 가열)를 가해도, 이 부분의 제1 반도체 칩(17)은, 제1 아일랜드(12)에 의해 강력하게 지지되고 있다. 따라서, 본딩 툴에 의해 인가되는 접합 에너지에 의해, 제1 반도체 칩(17)이 파괴되는 것을 억지할 수 있다. 이 사항은, 제2 반도체 칩(20)에 관해서도 마찬가지이며, 제2 반도체 칩(20)에 형성되는 전극(62)은, 제2 아일랜드(13)에 중첩하여 형성해도 된다.
반도체 장치의 내부에서 복수의 반도체 칩을 적층시키는 방법으로서, 1장의 아일랜드의 상면 및 하면의 양면에, 서로 등을 맞대게 하여 2개의 반도체 칩을 적층시키는 방법이 있다. 그러나, 이 방법이면, 적층되는 반도체 칩이, 이면의 도통을 필요로 하는 것인 경우, 아일랜드를 개재하여 양자가 쇼트되게 될 우려가 있다. 본 실시 형태에서는, 도 8의 (C)를 참조하면, 서로 분리된 2개의 아일랜드를 형성하여, 양자를 두께 방향으로 어긋나게 하여 배치하고 있다. 이에 의해, 전류가 도 통하는 한쪽의 아일랜드의 이면과, 다른쪽의 아일랜드에 실장된 반도체 칩을 절연시킬 수 있다.
또한, 일반적으로는, 반도체 장치에 2개의 반도체 칩을 내장시킬 때에는, 각각의 반도체 칩을 개별의 아일랜드에 재치하여, 이들을 적층시키고 있다. 따라서, 2개의 아일랜드 및 반도체 칩이 두께 방향으로 적층되므로, 적층에 수반되는 두께의 증가는 피할 수 없다. 본 형태에서는, 도 8의 (C)를 참조하면, 각각의 반도체 칩이 고착되는 제1 아일랜드(12) 및 제2 아일랜드(13)를, 두께 방향으로 중첩시키고 있다. 이에 의해, 반도체 칩의 적층에 수반되는 두께의 증가를 억제하여, 패키지 두께를 얇게 할 수 있다.
본 발명에 따르면, 제1 아일랜드의 이면과 제2 아일랜드의 표면이 적어도 일부 중첩되도록 배치됨으로써, 제1 아일랜드 상의 제1 반도체 칩과, 상기 제2 아일랜드의 이면의 제2 반도체 칩이 겹치도록 구성된다.
따라서 평면적 점유 면적을, 양 칩의 평면 면적보다도 작게 할 수 있다. 또한 제2 반도체 칩의 금속 세선은, 이면측으로 연장되기 때문에, 그 반도체 장치로서의 두께도 작게 할 수 있다.

Claims (10)

  1. 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 일단이 배치된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과,
    제2 아일랜드와, 상기 제2 아일랜드에 접근하여 일단이 배치된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고,
    상기 제1 아일랜드의 이면과 상기 제2 아일랜드의 표면이 적어도 일부 중첩되도록 배치되고, 상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있는 것을 특징으로 한 반도체 장치.
  2. 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 제1 본딩부가 형성된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 본딩부와 전기적으로 접속된 제1 반도체 칩과,
    제2 아일랜드와, 상기 제2 아일랜드에 접근하여 제2 본딩부가 형성된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 본딩부와 전기적으로 접속된 제2 반도체 칩을 갖고,
    상기 제1 리드와, 인접하는 상기 제1 리드 사이에, 상기 제2 리드가 배치되 고, 상기 제1 리드의 이면이 상기 제2 리드의 표면과 적어도 일부 중첩되도록 배치되며, 상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1 아일랜드와, 상기 제1 아일랜드에 접근하여 일단이 배치된 복수의 제1 리드와, 상기 제1 아일랜드의 상면에 설치되며, 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과,
    제2 아일랜드와, 상기 제2 아일랜드에 접근하여 일단이 배치된 복수의 제2 리드와, 상기 제2 아일랜드의 이면에 설치되며, 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고,
    상기 제1 아일랜드의 이면과 상기 제2 아일랜드의 표면이 적어도 일부 중첩되도록 배치되고,
    상기 제1 리드와 상기 제1 리드 사이에, 상기 제2 리드가 배치되고, 상기 제1 리드의 이면이 상기 제2 리드의 표면과 적어도 일부 중첩되도록 배치되며,
    상기 제1 아일랜드, 상기 제2 아일랜드, 상기 제1 리드의 일부 및 상기 제2 리드의 일부가 절연성 수지에 의해 밀봉되어 있는 것을 특징으로 한 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 아일랜드 및 상기 제2 아일랜드는, 각각 서로 대향하는 한 쌍의 측 변을 갖고,
    상기 제1 아일랜드의 한쪽의 측변에는, 상기 제1 아일랜드와 일체의 제1 현수 리드가 형성되고, 상기 제1 아일랜드의 다른쪽의 측변에 접근하여 상기 제1 리드의 제1 본딩부가 배치되며,
    상기 제2 아일랜드의 한쪽의 측변에는, 상기 제2 아일랜드와 일체의 제2 현수 리드가 형성되고, 상기 제2 아일랜드의 다른쪽의 측변에 접근하여 상기 제2 리드의 제2 본딩부가 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 제1 아일랜드 및 상기 제2 아일랜드는, 각각 서로 대향하는 한 쌍의 측변을 갖고,
    상기 제1 아일랜드의 한쪽의 측변에 접근하여, 상기 제1 리드의 제1 본딩부가 배치되며, 상기 제1 아일랜드의 다른쪽의 측변에는, 상기 제1 아일랜드와 일체의 제1 현수 리드가 형성되며,
    상기 제2 아일랜드의 한쪽의 측변에는, 상기 제2 아일랜드와 일체의 제2 현수 리드가 형성되며, 상기 제2 아일랜드의 다른쪽의 측변에 접근하여, 상기 제2 리드의 제2 본딩부가 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1 아일랜드와, 상기 제1 아일랜드에 일단이 근접된 제1 리드와, 상기 제1 아일랜드의 상면에 고착되어 상기 제1 리드와 전기적으로 접속된 제1 반도체 칩과,
    제2 아일랜드와, 상기 제2 아일랜드에 일단이 근접된 제2 리드와, 상기 제2 아일랜드의 하면에 고착되어 상기 제2 리드와 전기적으로 접속된 제2 반도체 칩을 갖고,
    상기 제1 아일랜드와 상기 제2 아일랜드는, 평면적으로 서로 다른 위치에 배치됨과 함께, 두께 방향으로 부분적으로 어긋나서 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 반도체 칩 또는 상기 제2 반도체 칩 중 적어도 한쪽은, 상기 제1 아일랜드 및 상기 제2 아일랜드의 양방에 평면적으로 중첩되도록 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 아일랜드와 상기 제2 아일랜드는, 두께 방향으로 적어도 일부분이 중첩되도록 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 제1 및 제2 반도체 칩, 상기 제1 및 제2 아일랜드 및 상기 제1 및 제2 리드의 일부는 절연성 수지에 의해 일체적으로 밀봉되며,
    상기 제1 및 제2 리드는, 상기 제1 및 제2 반도체 칩이 접속되는 본딩부와, 상기 절연성 수지의 주면과 동일 평면 상에서 외부로 노출되는 접속부와, 상기 본딩부와 상기 접속부 사이의 연속부를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제1 반도체 칩의 표면에 형성되는 본딩 패드는, 상기 제1 아일랜드와 중첩되는 영역에 형성되는 것을 특징으로 하는 반도체 장치.
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