JP2003218288A - 半導体外囲器 - Google Patents
半導体外囲器Info
- Publication number
- JP2003218288A JP2003218288A JP2002009946A JP2002009946A JP2003218288A JP 2003218288 A JP2003218288 A JP 2003218288A JP 2002009946 A JP2002009946 A JP 2002009946A JP 2002009946 A JP2002009946 A JP 2002009946A JP 2003218288 A JP2003218288 A JP 2003218288A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- semiconductor
- package
- lead
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13062—Junction field-effect transistor [JFET]
Abstract
(57)【要約】
【課題】 パッケージ高さを著しく抑制した半導体外囲
器を提供する。 【解決手段】 半導体チップ１３の上にリードフレーム
１４が配置されるリードオンチップタイプのリードフレ
ームである。このリードフレームに半導体チップ１３
が、いわゆるフェースダウン式でマウントされている。
したがって、ボンディングパッドも下向きとなってい
る。半導体チップ１３がマウントされたリードフレーム
１４のアイランド部の裏面側はパッケージ１５の表面に
露出している。リードフレーム１４が実質的にゲート電
極を兼ねている。
器を提供する。 【解決手段】 半導体チップ１３の上にリードフレーム
１４が配置されるリードオンチップタイプのリードフレ
ームである。このリードフレームに半導体チップ１３
が、いわゆるフェースダウン式でマウントされている。
したがって、ボンディングパッドも下向きとなってい
る。半導体チップ１３がマウントされたリードフレーム
１４のアイランド部の裏面側はパッケージ１５の表面に
露出している。リードフレーム１４が実質的にゲート電
極を兼ねている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体外囲器に関
し、特に薄型のエレクトレットコンデンサマイクロフォ
ンに好適な接合型電界効果トランジスタの外囲器に関す
る。
し、特に薄型のエレクトレットコンデンサマイクロフォ
ンに好適な接合型電界効果トランジスタの外囲器に関す
る。
【０００２】
【従来の技術】携帯電話の増加により、携帯電話に使用
されるコンデンサマイクロフォン（以下、Ｃ−ＭＩＣと
いう）の需要が急増している。携帯電話では、セットの
小型化、ホルド（折り畳み）タイプの普及に伴い、Ｃ−
ＭＩＣにも薄型化の要求が強い。例えば、１９９７年当
時、２.７ｍｍ厚のマイクロフォンが最も薄いものであ
ったが、１９９８年には1.9ｍｍ、１９９９年には1.5ｍ
ｍ、２０００年には1.3ｍｍとなり、２００１年には1.0
ｍｍ厚が実現するであろうと予測されるまでになった。
一般的なＣ−ＭＩＣとしては、図４、図５に示すものが
知られている。尚、各図において、同一箇所には、同一
の符号を付している。図４は構成部品を示した分解斜視
図であり、これら部品を組み立てた状態を示したものが
図５である。有底円筒形状をしたアルミケース１の底板
部を頂部２とし、該頂部２に音孔３を開口させ、その内
部に、周囲にリング状のスペーサ５を固着した振動板
４、背極板６、絶縁リング７、端子基板９を順に重ねて
収容し、アルミケース１の裾部１２を内側に折り曲げて
加締めることにより抜け出し不能に組み立てている。端
子基板９の表面には、コンデンサ部の静電容量の容量変
化を電気インピーダンス変換するための変換器として、
入力ゲートがダイオード構成の接合型電界効果トランジ
スタ（以下、Ｊ−ＦＥＴという）１０を固定し、絶縁リ
ング７の内周面に沿わせて、円筒状のゲート電極リング
８を、背極板６と端子基板９表面のゲート電極１１間に
介在させた構造となっている。このような構造のコンデ
ンサマイクロフォンの働きを概説する。まず、アルミケ
ース１の音孔３から入った音声は、振動板４を振動させ
る。振動板４と背極板６で仕切られる空間がコンデンサ
部を形成しており、この空間の変動が電圧の変動となり
ゲート電極リング８を介して端子基板９上のＪ−ＦＥＴ
１０のゲート電極１１に伝えられるようになっている。
されるコンデンサマイクロフォン（以下、Ｃ−ＭＩＣと
いう）の需要が急増している。携帯電話では、セットの
小型化、ホルド（折り畳み）タイプの普及に伴い、Ｃ−
ＭＩＣにも薄型化の要求が強い。例えば、１９９７年当
時、２.７ｍｍ厚のマイクロフォンが最も薄いものであ
ったが、１９９８年には1.9ｍｍ、１９９９年には1.5ｍ
ｍ、２０００年には1.3ｍｍとなり、２００１年には1.0
ｍｍ厚が実現するであろうと予測されるまでになった。
一般的なＣ−ＭＩＣとしては、図４、図５に示すものが
知られている。尚、各図において、同一箇所には、同一
の符号を付している。図４は構成部品を示した分解斜視
図であり、これら部品を組み立てた状態を示したものが
図５である。有底円筒形状をしたアルミケース１の底板
部を頂部２とし、該頂部２に音孔３を開口させ、その内
部に、周囲にリング状のスペーサ５を固着した振動板
４、背極板６、絶縁リング７、端子基板９を順に重ねて
収容し、アルミケース１の裾部１２を内側に折り曲げて
加締めることにより抜け出し不能に組み立てている。端
子基板９の表面には、コンデンサ部の静電容量の容量変
化を電気インピーダンス変換するための変換器として、
入力ゲートがダイオード構成の接合型電界効果トランジ
スタ（以下、Ｊ−ＦＥＴという）１０を固定し、絶縁リ
ング７の内周面に沿わせて、円筒状のゲート電極リング
８を、背極板６と端子基板９表面のゲート電極１１間に
介在させた構造となっている。このような構造のコンデ
ンサマイクロフォンの働きを概説する。まず、アルミケ
ース１の音孔３から入った音声は、振動板４を振動させ
る。振動板４と背極板６で仕切られる空間がコンデンサ
部を形成しており、この空間の変動が電圧の変動となり
ゲート電極リング８を介して端子基板９上のＪ−ＦＥＴ
１０のゲート電極１１に伝えられるようになっている。
【０００３】Ｃ−ＭＩＣの薄型化に際しては、図５から
明らかなように、唯一使用される半導体であるＪ−ＦＥ
Ｔ１０のパッケージ全体の高さが重要なファクターであ
るといえる。
明らかなように、唯一使用される半導体であるＪ−ＦＥ
Ｔ１０のパッケージ全体の高さが重要なファクターであ
るといえる。
【０００４】最近では、Ｊ−ＦＥＴ１０のパッケージ全
体の高さについて、0.7ｍｍ厚ないし0.55ｍｍ厚クラス
が一般的となってきているが、0.4ｍｍ厚以下へと、さ
らなる薄型化の要求が強い。そのためには、Ｊ−ＦＥＴ
を構成する各部品の厚みを薄くする必要がある。
体の高さについて、0.7ｍｍ厚ないし0.55ｍｍ厚クラス
が一般的となってきているが、0.4ｍｍ厚以下へと、さ
らなる薄型化の要求が強い。そのためには、Ｊ−ＦＥＴ
を構成する各部品の厚みを薄くする必要がある。
【０００５】一般的に、Ｊ−ＦＥＴ等の半導体チップが
マウントされるリードオンチップ用のリードフレームで
は、熱応力に対する信頼性向上の対策として、リードフ
レームを一定量押し下げるデプレス成形が施されてい
る。また、半導体チップはワイヤボンディングされた
後、保護を主目的として樹脂モールドされている。この
ようなＪ−ＦＥＴのパッケージの高さについて考察する
と、図６に示すように、次のような要素で決定されてい
ることがわかる。 モールド樹脂下面からフレーム下面までのフレームデ
プレス量 リードフレーム厚み 半導体チップ厚み ボンディングワイヤループ高さ ワイヤー上部のモールド余裕 これらのうち、Ｊ−ＦＥＴの機能上、直接必要のないも
のは、モールド樹脂下面からフレーム下面までのフレ
ームデプレス量とワイヤー上部のモールド余裕であ
る。
マウントされるリードオンチップ用のリードフレームで
は、熱応力に対する信頼性向上の対策として、リードフ
レームを一定量押し下げるデプレス成形が施されてい
る。また、半導体チップはワイヤボンディングされた
後、保護を主目的として樹脂モールドされている。この
ようなＪ−ＦＥＴのパッケージの高さについて考察する
と、図６に示すように、次のような要素で決定されてい
ることがわかる。 モールド樹脂下面からフレーム下面までのフレームデ
プレス量 リードフレーム厚み 半導体チップ厚み ボンディングワイヤループ高さ ワイヤー上部のモールド余裕 これらのうち、Ｊ−ＦＥＴの機能上、直接必要のないも
のは、モールド樹脂下面からフレーム下面までのフレ
ームデプレス量とワイヤー上部のモールド余裕であ
る。
【０００６】
【発明が解決しようとする課題】Ｊ−ＦＥＴ１０のパッ
ケージ高さを抑えるために、例えば、図７に示すよう
に、デプレス量をゼロにすることが考えられる。これ
は、パワー製品のパッケージでよく見られるもので、半
導体チップ１３をマウントしたフレーム面１４がパッケ
ージ１５の裏面に露出したものである。しかしながら、
Ｊ−ＦＥＴにおいてデプレス量を小さくしすぎると、次
のような問題が発生する。 （ａ）フレームがモールド裏面に貼り付けたような形状
となるため、フレームが外力により抜け落ち易い。 （ｂ）図８に示すように、裏面に電極が露出することに
より、電極１６と電極１７、１７間の間隔が極めて狭く
なり、実装の際、ハンダブリッジにより電極間がショー
トする恐れがある。 （ｃ）ハンダ面積が左右で大きく異なるため、リフロー
時の溶けたハンダの表面張力にアンバランスが生じ、パ
ッケージずづれる。 （ｄ）ハンダブリッジを防ぐため、ペーストハンダ塗布
場所を電極の裏面露出部を避け、リード部分のみとする
事も考えられるが、リフロー時に溶けたハンダが裏面露
出部に逃げるため、リード部のハンダ盛り上がりが悪く
なる。 （ｅ）従来パッケージと基板上のパターンレイアウトが
異なるので、置き換えが容易でない、など、多数の問題
があり実現が難しい。
ケージ高さを抑えるために、例えば、図７に示すよう
に、デプレス量をゼロにすることが考えられる。これ
は、パワー製品のパッケージでよく見られるもので、半
導体チップ１３をマウントしたフレーム面１４がパッケ
ージ１５の裏面に露出したものである。しかしながら、
Ｊ−ＦＥＴにおいてデプレス量を小さくしすぎると、次
のような問題が発生する。 （ａ）フレームがモールド裏面に貼り付けたような形状
となるため、フレームが外力により抜け落ち易い。 （ｂ）図８に示すように、裏面に電極が露出することに
より、電極１６と電極１７、１７間の間隔が極めて狭く
なり、実装の際、ハンダブリッジにより電極間がショー
トする恐れがある。 （ｃ）ハンダ面積が左右で大きく異なるため、リフロー
時の溶けたハンダの表面張力にアンバランスが生じ、パ
ッケージずづれる。 （ｄ）ハンダブリッジを防ぐため、ペーストハンダ塗布
場所を電極の裏面露出部を避け、リード部分のみとする
事も考えられるが、リフロー時に溶けたハンダが裏面露
出部に逃げるため、リード部のハンダ盛り上がりが悪く
なる。 （ｅ）従来パッケージと基板上のパターンレイアウトが
異なるので、置き換えが容易でない、など、多数の問題
があり実現が難しい。
【０００７】本発明は、このような従来の問題に鑑み、
パッケージ高さを著しく抑制した半導体外囲器の提供を
目的としてなされたものである。
パッケージ高さを著しく抑制した半導体外囲器の提供を
目的としてなされたものである。
【０００８】
【課題を解決するための手段】上記した課題を解決する
ために、本発明の半導体外囲器は、リードオンチップタ
イプのリードフレームに半導体チップがフェースダウン
式でマウントされるとともに、リードフレームのアイラ
ンド部の裏面側がパッケージの表面に露出していること
を特徴とするものである。
ために、本発明の半導体外囲器は、リードオンチップタ
イプのリードフレームに半導体チップがフェースダウン
式でマウントされるとともに、リードフレームのアイラ
ンド部の裏面側がパッケージの表面に露出していること
を特徴とするものである。
【０００９】また、本発明の半導体の外囲器において
は、半導体チップが接合型電界効果トランジスタのチッ
プであり、リードフレームが実質的にゲート電極を兼ね
ていることを特徴とするものである。
は、半導体チップが接合型電界効果トランジスタのチッ
プであり、リードフレームが実質的にゲート電極を兼ね
ていることを特徴とするものである。
【００１０】さらに、本発明の半導体の外囲器において
は、接合型電界効果トランジスタのゲート電極が、エレ
クトレットコンデンサマイクロフォンの背極板に直接接
触して搭載可能となっていることを特徴とするものであ
る。
は、接合型電界効果トランジスタのゲート電極が、エレ
クトレットコンデンサマイクロフォンの背極板に直接接
触して搭載可能となっていることを特徴とするものであ
る。
【００１１】また、本発明の半導体の外囲器において
は、リードフレームのアウターリード群がフラット状に
成形されていることを特徴とするものである。
は、リードフレームのアウターリード群がフラット状に
成形されていることを特徴とするものである。
【００１２】さらに、本発明の半導体の外囲器において
は、リードフレームのアウターリード群がガルウイング
状に成形されていることを特徴とするものである。
は、リードフレームのアウターリード群がガルウイング
状に成形されていることを特徴とするものである。
【００１３】このような構造の半導体の外囲器において
は、実質的にデプレス量をゼロにすることができ、パッ
ケージの高さを著しく低くすることができる。
は、実質的にデプレス量をゼロにすることができ、パッ
ケージの高さを著しく低くすることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例について図
面を参照して説明する。図１は本発明にかかるフラット
リードタイプの半導体外囲器の断面図である。図１にお
いて、１４は半導体チップ１３の上に配置されるリード
オンチップタイプのリードフレームである。このリード
フレーム１４に半導体チップ１３が、いわゆるフェース
ダウン式でマウントされている。したがって、ボンディ
ングパッドも下向きとなっている。半導体チップ１３が
マウントされたリードフレーム１４のアイランド部の裏
面側はパッケージ１５の表面に露出している。リードフ
レーム１４が実質的にゲート電極を兼ねている。
面を参照して説明する。図１は本発明にかかるフラット
リードタイプの半導体外囲器の断面図である。図１にお
いて、１４は半導体チップ１３の上に配置されるリード
オンチップタイプのリードフレームである。このリード
フレーム１４に半導体チップ１３が、いわゆるフェース
ダウン式でマウントされている。したがって、ボンディ
ングパッドも下向きとなっている。半導体チップ１３が
マウントされたリードフレーム１４のアイランド部の裏
面側はパッケージ１５の表面に露出している。リードフ
レーム１４が実質的にゲート電極を兼ねている。
【００１５】このような構成としたことから、実質的に
デプレスゼロとなっても、リードフレーム１４がモール
ド内に組み入れられており、リードフレーム１４が外力
で抜け落ちにくい。また、マウントしたフレーム面が裏
面へ大きく露出しないので、裏面での電極間隔問題、ア
ンバランスによるリフロー時の移動問題、さらにはハン
ダ盛り上がり等の諸問題は生じない。さらに、実装の際
に用いるパッドレイアウトも従来のパッケージと同じな
ので、置き換えも容易となる。
デプレスゼロとなっても、リードフレーム１４がモール
ド内に組み入れられており、リードフレーム１４が外力
で抜け落ちにくい。また、マウントしたフレーム面が裏
面へ大きく露出しないので、裏面での電極間隔問題、ア
ンバランスによるリフロー時の移動問題、さらにはハン
ダ盛り上がり等の諸問題は生じない。さらに、実装の際
に用いるパッドレイアウトも従来のパッケージと同じな
ので、置き換えも容易となる。
【００１６】次に、本発明の他の実施例について説明す
る。図２は本発明にかかるガルウイングタイプの半導体
外囲器の断面図である。図２においても、半導体チップ
１３の上にリードフレーム１４が配置されるリードオン
チップタイプのリードフレーム１４に、半導体チップ１
３がフェースダウン式でマウントされている。そして、
リードフレーム１４のアイランド部の裏面側は、パッケ
ージ１５の表面に露出している。この実施例では、リー
ドフレームのアウターリード群はガルウイング状に成形
されている。
る。図２は本発明にかかるガルウイングタイプの半導体
外囲器の断面図である。図２においても、半導体チップ
１３の上にリードフレーム１４が配置されるリードオン
チップタイプのリードフレーム１４に、半導体チップ１
３がフェースダウン式でマウントされている。そして、
リードフレーム１４のアイランド部の裏面側は、パッケ
ージ１５の表面に露出している。この実施例では、リー
ドフレームのアウターリード群はガルウイング状に成形
されている。
【００１７】さらに、本発明にかかる半導体外囲器の構
造としたＪ−ＦＥＴをＣ−ＭＩＣに組み込むと、図３に
示すようになる。図３から明らかなように、ゲート電極
がパッケージの表面に露出しているので、Ｊ−ＦＥＴの
表面を背極板に直接接触させている。このため、従来の
Ｃ−ＭＩＣにおいては主要構成部品であったゲート電極
リングを省略することができる。
造としたＪ−ＦＥＴをＣ−ＭＩＣに組み込むと、図３に
示すようになる。図３から明らかなように、ゲート電極
がパッケージの表面に露出しているので、Ｊ−ＦＥＴの
表面を背極板に直接接触させている。このため、従来の
Ｃ−ＭＩＣにおいては主要構成部品であったゲート電極
リングを省略することができる。
【００１８】
【発明の効果】本発明によれば、デプレスゼロを実現し
薄型のパッケージの半導体外囲器を得ることができる。
また、接合型電界効果トランジスタの表面をコンデンサ
マイクロフォンの背極板に直接接触させることができる
ので、コンデンサマイクロフォン自体の構造を簡略化す
ることができる。
薄型のパッケージの半導体外囲器を得ることができる。
また、接合型電界効果トランジスタの表面をコンデンサ
マイクロフォンの背極板に直接接触させることができる
ので、コンデンサマイクロフォン自体の構造を簡略化す
ることができる。
【図１】 本発明にかかる半導体外囲器の一例の構成断
面図。
面図。
【図２】 本発明にかかる半導体外囲器の他の例の構成
断面図。
断面図。
【図３】 本発明にかかる半導体外囲器を組み込んだコ
ンデンサマイクロフォンの構成断面図。
ンデンサマイクロフォンの構成断面図。
【図４】 従来のコンデンサマイクロフォンの構成部品
を示す分解斜視図。
を示す分解斜視図。
【図５】 従来のコンデンサマイクロフォンの構成断面
図。
図。
【図６】 従来の接合型電界効果トランジスタのパッケ
ージの構成断面図。
ージの構成断面図。
【図７】 従来の接合型電界効果トランジスタにおいて
デプレスゼロとしたパッケージの構成断面図。
デプレスゼロとしたパッケージの構成断面図。
【図８】 同上の裏面図。
１…アルミケース、２…頂部、３…音孔、４…振動板、
５…スペーサ、６…背極板、７…絶縁リング、８…ゲー
ト電極リング、９…端子基板、１０…接合型電界効果ト
ランジスタ、１１…ゲート電極、１２…裾部、１３…半
導体チップ、１４…リードフレーム、１５…パッケージ
５…スペーサ、６…背極板、７…絶縁リング、８…ゲー
ト電極リング、９…端子基板、１０…接合型電界効果ト
ランジスタ、１１…ゲート電極、１２…裾部、１３…半
導体チップ、１４…リードフレーム、１５…パッケージ
Claims (5)
- 【請求項１】 半導体の外囲器であって、リードオンチ
ップタイプのリードフレームに半導体チップがフェース
ダウン式でマウントされるとともに、前記リードフレー
ムのアイランド部の裏面側がパッケージの表面に露出し
ていることを特徴とする半導体外囲器。 - 【請求項２】 前記半導体チップが接合型電界効果トラ
ンジスタのチップであり、前記リードフレームが実質的
にゲート電極を兼ねていることを特徴とする請求項１記
載の半導体外囲器。 - 【請求項３】 前記接合型電界効果トランジスタの前記
ゲート電極が、エレクトレットコンデンサマイクロフォ
ンの背極板に直接接触して搭載可能となっていることを
特徴とする請求項２記載の半導体外囲器。 - 【請求項４】 前記リードフレームのアウターリード群
がフラット状に成形されていることを特徴とする請求項
１ないし請求項３記載の半導体外囲器。 - 【請求項５】 前記リードフレームのアウターリード群
がガルウイング状に成形されていることを特徴とする請
求項１ないし請求項３記載の半導体外囲器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009946A JP2003218288A (ja) | 2002-01-18 | 2002-01-18 | 半導体外囲器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002009946A JP2003218288A (ja) | 2002-01-18 | 2002-01-18 | 半導体外囲器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218288A true JP2003218288A (ja) | 2003-07-31 |
Family
ID=27647814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002009946A Pending JP2003218288A (ja) | 2002-01-18 | 2002-01-18 | 半導体外囲器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844630B1 (ko) | 2006-03-29 | 2008-07-07 | 산요덴키가부시키가이샤 | 반도체 장치 |
-
2002
- 2002-01-18 JP JP2002009946A patent/JP2003218288A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844630B1 (ko) | 2006-03-29 | 2008-07-07 | 산요덴키가부시키가이샤 | 반도체 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI257693B (en) | Leadless package | |
| JP3781913B2 (ja) | マルチチップパッケージ | |
| KR100648398B1 (ko) | 실리콘 콘덴서 마이크로폰의 패키징 구조 및 그 제조방법 | |
| US6479878B1 (en) | Semiconductor device and semiconductor electret condenser microphone | |
| WO2004004005A1 (ja) | 半導体装置およびその製造方法 | |
| JPS5966157A (ja) | 半導体装置及びその製造方法 | |
| JP2003115573A (ja) | デュアルダイパッケージ | |
| JPH03169062A (ja) | 半導体装置 | |
| JPH0794627A (ja) | 半導体装置 | |
| JP4471600B2 (ja) | 回路装置 | |
| CN213694149U (zh) | Mems芯片、mems麦克风以及电子设备 | |
| US11259106B1 (en) | Mems device with dynamic valve layer | |
| JP2003218288A (ja) | 半導体外囲器 | |
| US5326932A (en) | Semiconductor package | |
| JP2002335599A (ja) | マイクロホンとその製造方法 | |
| JP3286196B2 (ja) | 複数のｉｃチップを備えた密封型半導体装置の構造 | |
| US9177879B2 (en) | Sensor module | |
| KR100643911B1 (ko) | 초소형 콘덴서 마이크로폰 및 그 제조방법 | |
| JPH11260972A (ja) | 薄型半導体装置 | |
| JP2003086734A (ja) | Ｃｓｐのチップスタック構造 | |
| KR20030083561A (ko) | 수지밀봉형 반도체장치 | |
| JPH09205175A (ja) | 半導体装置 | |
| JP2001358279A (ja) | 半導体装置及びリードフレーム | |
| JP2002016210A (ja) | 半導体装置 | |
| JPH11219969A (ja) | 半導体装置 |