JP3595323B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関するものである。特に本発明は、改善された熱放射効果を有する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
携帯機器の小型化に伴い、携帯機器に搭載される半導体装置の小型化が要求されている。この要求にこたえるため、半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ(Chip Size Package)と称される半導体装置が出現している。チップサイズパッケージの一形態としては、ウエハレベルチップサイズパッケージ(Wafer Level Chip Size Package)もしくはウエハレベルチップスケールパッケージ(Wafer Level Chip Scale Package)と称される半導体装置が存在する。(例えば、特許文献1参照。)以下、このようなパッケージは単にWCSPとして説明される。
【0003】
また、携帯機器には、処理すべき信号を高速に処理することが要求されている。この要求にこたえるため、最近では半導体装置に供給されるクロックの周波数は、より高いものとされる傾向にある。クロック周波数が高くなることに伴い、半導体装置内の回路が消費する電力が増加する。また、高集積化による1チップ当たりのトランジスタ数の増加により、トランジスタを流れるトータル電流が増加するため、半導体装置から発生する発熱量も増加する傾向にある。従って、この熱を効率的に半導体装置外部へ放出させる工夫が必要とされる。
【0004】
半導体装置で生じた熱を効率的に外部へ放出させるためには、放熱フィン、ヒートスプレッター等と称される放熱部品を半導体装置に搭載することが考えられる。しかしながら、このようなアプローチでは、携帯機器内に放熱部品を収容するためのスペースを要するため、携帯機器の小型化に逆行することになる。特に、携帯機器に半導体装置としてWCSPを採用するメリットが薄れてしまう。
【0005】
このような課題を克服するため、放熱部品を使用することなく、熱放射率を向上させる技術が提案されている。この提案では、半導体チップの外面に熱放射率を向上させる皮膜を形成している(例えば、特許文献2参照。)。
【0006】
【特許文献1】
特許第3313547号
【特許文献2】
特開平11−67998号
【0007】
【発明が解決しようとする課題】
しかしながら、上記特許文献2では、熱放射率を向上させる皮膜が、半導体装置を製造する工程のいずれの工程で形成されるのか具体的な開示がない。つまり、半導体装置を製造する際の生産性については何ら考慮されていない。
【0008】
従って、改善された熱放射効果を有し、より生産性の優れた半導体装置及びその製造方法が望まれていた。
【0009】
【課題を解決するための手段】
本発明は、上記課題を克服するために考え出されたものである。本願において開示される発明のうち、代表的な半導体装置の概要は以下の通りである。
【0010】
すなわち、回路素子が形成された第1の主表面と、第1の主表面に実質的に対向する第2の主表面と、第1の主表面と第2の主表面との間の複数の側面とを有する半導体基板と、第1の主表面上部に形成され、回路素子と電気的に接続された複数の外部端子と、第2の主表面上に形成された熱伝導膜と、熱伝導膜上に計制された熱放射膜とを有することを特徴としている。
【0011】
また、本願において開示される発明のうち、代表的な半導体装置の製造方法の概要は以下の通りである。
【0012】
すなわち、第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、前記第1の主表面上に封止樹脂を形成する工程と、
前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、前記第2の主表面上全面に液状の熱放射材料を形成する工程と、前記スクライブ領域を切削し前記各半導体装置形成部を個片化する工程とを有することを特徴としている。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【0014】
なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
【0015】
(第1の実施の形態)
図1は本発明の第1の実施の形態の半導体装置100の表面を示す平面透視図であり、封止樹脂によって封止される前の半導体装置100を示す平面図である。図2は封止樹脂によって封止された後の半導体装置100を示す平面図である。図3(A)は図1及び図2の線3−3についての詳細断面図であり、図3(B)は、裏面309を示す平面図である。
【0016】
本発明の半導体装置100は、先に説明した通りのWCSPである。図1及び図2に示されている通り、この半導体装置100は、半導体基板101の外形寸法とほぼ同じ外形寸法を有している。本実施の形態においては、半導体装置100は、例えば1辺が8mmである略四角形状である。
【0017】
本発明の半導体装置100は、半導体基板101を有している。半導体基板101の表面307には、トランジスタ、抵抗、コンデンサ、インダクタ等により構成された図示されていない回路素子(電子回路)が形成されている。半導体基板101の表面307上には、電子回路と接続された複数の電極パッド103が形成されている。
【0018】
半導体基板の裏面309には、熱放射率(熱輻射率)の高い熱放射膜311が形成されている。この熱放射膜311が半導体基板の裏面309に形成されているという点が本実施の形態の特徴点の1つである。
【0019】
この熱放射膜311は、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有し、かつ高い熱放射率(熱輻射率)を有する。この熱放射膜311は高い熱放射率を有するため、半導体基板に形成された電子回路が動作することによって発生する熱を、半導体装置100の外部へ効率的に放射する機能を有する。高い熱放射率は、外部から与えられた熱を赤外線に変換することで実現される。この熱放射膜311として、例えば特開平10−279845号公報に記載されているような、セラミックス粉末を含有した塗料を使用することが可能である。
【0020】
電極パッド103の表面の一部を除く半導体基板101上には、酸化シリコン等からなる絶縁層301が形成されている。絶縁層301上にはポリイミド等からなる保護膜303が形成されている。この構造により、電極パッド103の表面の一部が絶縁層301及び保護膜303によって規定された開口部によって露出されている。
【0021】
電極パッド103には絶縁層301の開口部を介して例えば銅で構成された配線層105の一端が接続されている。配線層105は電極パッド103から柱状電極305の下部に至るまで保護膜303上に延在している。配線層105の他端は柱状電極305及び外部端子201の下部に配置されるランド部107である。このランド部107は、電極パッド103よりも半導体基板101の中央領域に近い位置に配置されている。
【0022】
この配線層105は、外部端子201の位置を半導体基板101の周辺部から半導体基板101の中央領域に実質的にシフトさせる機能を果たす。一般的に、このようなシフトは再配置と称され、故にこのようなシフトを行う配線層は再配置配線もしくは再配線と称される。以下、配線層105を再配線105と称す。
【0023】
再配線105の一部分であるランド部107上には、例えば銅で構成された柱状電極305が形成されている。この柱状電極305はポスト305とも称される。
【0024】
柱状電極305の上部表面を除く半導体基板101上には、エポキシ系樹脂からなる封止樹脂203が形成されている。
【0025】
柱状電極305の上部表面上には、例えば半田からなる外部端子201が形成されている。図2に示されているように、複数の外部端子201は、半導体基板101上方に規則的に配置されている。図2に示された半導体装置100では、外部端子201が2列に配置されている。
【0026】
次に、図4及び図5を参照して、本発明の第1の実施の形態の半導体装置100の製造方法を説明する。
【0027】
図4は、半導体基板101を構成する半導体ウエハ400の裏面309を示す平面図である。図5は、本発明の第1の実施の形態の半導体装置100の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図5では、一部の構成の図示が省略されている。例えば、図5では、電極パッド103が図示されていない。また、例えば、図5の柱状電極305及び外部端子201の数は、図3の柱状電極305及び外部端子201の数と一致していない。
【0028】
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置100が形成される領域である。
【0029】
次に図5に示すように、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される(図5(A))。
【0030】
次に、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上に形成される。熱放射膜311は液状であるため、スプレー塗布法又は印刷法等により、半導体ウエハ400の裏面309上全面に容易に塗布することができる。続いて、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる(図5(B))。
【0031】
このように、図3に示された半導体装置100を得るために、未だ個片化されていない半導体ウエハ400の状態で、熱放射膜311を半導体ウエハ400の裏面309上に形成することが、本実施の形態の特徴点の1つである。
【0032】
次に、柱状電極305上に外部端子201が形成される(図5(C))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図5(A)の工程において柱状電極305上に形成されていても良い。
【0033】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置100が得られる(図5(D))。
【0034】
この図5(D)の工程においては、半導体ウエハ400が1つのダイシングブレード501を使用して切削されることが説明されている。しかし、本実施の形態では、下記のような変形例も考えられる。
【0035】
まず、第1の条件で熱放射膜311を切削し、その後、第1の条件とは異なる第2の条件で半導体基板101の裏面309から封止樹脂203の表面までを切削する。ここで、上記条件とは、例えばダイシングブレードの回転数やダイシングブレードの硬度である。このように、切削する対象に適合した条件で対象物を切削することにより、ダイシングブレードを交換する期間を延ばすことが可能となる。
【0036】
以上説明した本実施の形態によるメリットは以下の点である。
【0037】
半導体基板101の裏面309上に、高い熱放射輻射率を有する放熱用膜311を設けたので、表面307に形成された電子回路(能動回路)が動作する際に発生する熱が、放熱用膜311から効率的に外部へ放射される。この作用により、WCSPの熱抵抗を5パーセント(%)〜20パーセント(%)低減させることができる。従って、より消費電力が大きい回路をWCSPに搭載することができる。また、熱抵抗が低減されるため、チップサイズのさらなる縮小化や、回路の高集積化が可能となる。また、放熱フィン、ヒートスプレッター等と称される放熱部品が不要となるため、半導体装置の小型化が可能となる。
【0038】
本実施の形態における半導体装置の製造方法は、放熱フィン、ヒートスプレッター等と称される放熱部品を搭載するための特別な工程が不要である。つまり、熱放射膜311は、既存のWCSPの製造プロセスと同様な製造プロセスで形成することができる。従って、半導体装置の製造コストを殆ど上昇させることなく、薄型、軽重量というWCSPの特徴を維持したまま熱抵抗を減少させることができる。特に、図5(B)で示された工程のように、熱放射膜311は、半導体装置100が個片化される前の半導体ウエハ400の状態で、一括して形成することができる。つまり、熱放射膜311は、複数の半導体装置100毎に個別に形成するものではない。従って、熱放射膜311が搭載された半導体装置100を製造する効率(すなわち、生産性)を向上させることができる。
【0039】
(第2の実施の形態)
次に本発明の半導体装置の第2の実施の形態について図面を参照して以下に説明する。
【0040】
図6(A)は、本発明の第2の実施の形態の半導体装置600を示す概略断面図であり、図6(B)は、半導体装置600の裏面309を示す平面図である。
【0041】
第2の実施の形態と第1の実施の形態との差異は、熱放射膜611の構成である。その他の構成については、実質的に同様であるので詳細な説明は省略されている。
【0042】
図6に示されているように、半導体基板101の裏面309には、熱放射率(熱輻射率)の高い熱放射膜611が形成されている。この熱放射膜611が半導体基板101の裏面309に形成されているという点が本実施の形態の特徴点の1つである。
【0043】
この熱放射膜611は、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有し、かつ高い熱放射率(熱輻射率)を有する。さらに、熱放射膜611には、黒色顔料が含まれている。
【0044】
この放射膜611は高い熱放射率を有するため、半導体基板に形成された電子回路が動作することによって発生する熱を、半導体装置600の外部へ効率的に放射する機能を有する。さらに、熱放射膜611には、熱放射率が高い黒色顔料が含まれているため、上記熱の放射作用がより活性化される。すなわち、本実施の形態では、黒色が白色よりも熱を放射する効率が良いという性質が利用されている。第1の実施の形態のように、熱放射膜として、例えば特開平10−279845号公報に記載されているような、黒色顔料を含まないセラミックス粉末を含有した塗料を使用した場合、その色は白色に近い色である。よって、本実施の形態の方が第1の実施の形態よりも、より高い熱放射効果が期待できる。なお、本明細書において、“黒色顔料が含まれた熱放射膜”とは、黒色顔料が含まれた膜が、黒色顔料が含まれていない熱放射膜の表面上に形成されている構成をも含むことを意味する。
【0045】
熱放射膜611は、半導体装置600が個片化される前の半導体ウエハ400の状態で、一括して形成することができる。つまり、熱放射膜611は、複数の半導体装置600毎に個別に形成するものではない。従って、熱放射膜611が搭載された半導体装置600を製造する効率(すなわち、生産性)を向上させることができる。
【0046】
(第3の実施の形態)
次に本発明の半導体装置の第3の実施の形態について図面を参照して以下に説明する。
【0047】
図7(A)は、本発明の第3の実施の形態の半導体装置700を示す概略断面図であり、図7(B)は、半導体装置700の裏面309を示す平面図である。
【0048】
第3の実施の形態と第1の実施の形態との差異は、半導体基板101の裏面309の構造である。その他の構成については、実質的に同様であるので詳細な説明は省略されている。
【0049】
WCSPでは、半導体基板101の表面307と裏面309との間の距離と、半導体基板101の表面307から外部端子201の表面までの距離とのバランスを保つため、及び薄型化のために、半導体基板101の裏面309は所定の厚さだけ研削されている。この研削は、2回の研削工程によって実行されている。まず、粗さ#325の第1のダイヤモンド砥石を使用して粗い研削が行われ、その後、粗さ#2000の第2のダイヤモンド砥石を使用して細かい研削が行われる。
【0050】
本実施の形態では、上記2回目の研削が、第2のダイヤモンド砥石の粗さよりも粗い粗さ#1200のダイヤモンド砥石を使用して実行される。その結果、
半導体基板101の裏面309の粗さが、通常のWCSPの裏面309の粗さよりも粗くなっている。従って、半導体基板101の裏面309の表面積がより増加されている。
【0051】
この表面積が増加された裏面309上に、熱放射膜311が形成されているという点が本実施の形態の特徴点の1つである。
【0052】
この熱放射膜311は、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有し、かつ高い熱放射率(熱輻射率)を有するという点は、第1の実施の形態と同様である。
【0053】
この熱放射膜311は高い熱放射率を有するため、半導体基板に形成された電子回路が動作することによって発生する熱を、半導体装置700の外部へ効率的に放射する機能を有する。さらに、熱放射膜311が形成される面の表面積が増加するため、その上に形成される熱放射膜311の表面積もより増加する。その結果、熱放射に寄与する面積が増加するため、熱放射効果をより活性化させることができる。
【0054】
また、半導体基板101の粗い裏面309及び熱放射膜311は、半導体装置700が個片化される前の半導体ウエハ400の状態で、一括して形成することができる。つまり、粗い裏面309及び熱放射膜311は、複数の半導体装置700毎に個別に形成するものではない。従って、熱放射膜311が搭載された半導体装置100を製造する効率(すなわち、生産性)を向上させることができる。
【0055】
(第4の実施の形態)
次に本発明の半導体装置の第4の実施の形態について図面を参照して以下に説明する。
【0056】
図8(A)は、本発明の第4の実施の形態の半導体装置800を示す概略断面図であり、図8(B)は、半導体装置800の裏面309を示す平面図である。
【0057】
第4の実施の形態と第1の実施の形態との差異は、半導体基板101の裏面309と熱放射膜311との間に、熱伝導膜811を設けた点である。その他の構成については、実質的に同様であるので詳細な説明は省略されている。
【0058】
図8に示されているように、半導体基板101の裏面309には、熱伝導率の高い熱伝導膜811が形成されている。この熱伝導膜811は、例えば金属膜であるアルミニウムが使用され、スパッタリング技術を使用して約2μメーター(μm)程度の膜厚で形成される。アルミニウムの熱伝導率は229W/mKであり、シリコンの熱伝導率150W/mK及びモールド樹脂の熱伝導率0.70W/mKよりも大きい。このような熱伝導率の大きい熱伝導膜811上に熱放射膜311が形成されている。熱伝導膜811は、アルミニウムに限らず、例えば銅で構成されていても良い。銅は、例えば、蒸着法、スパッタリング技術を使用して形成することができる。
【0059】
本実施の形態は、高い熱放射率(熱輻射率)を有し、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有する熱放射膜311を具えているという点は、第1の実施の形態と同様である。
【0060】
本実施の形態では、この熱放射膜311と半導体基板101の裏面309との間に、高い熱伝導率を有する熱伝導膜811が設けられている。別の表現を使用して熱伝導膜811を説明すれば、熱伝導膜811は、電子回路から生じた熱を吸い上げ、その熱を熱放射膜311へと伝達するポンプのような機能を有する。従って、電子回路から生じた熱は、効率良く熱放射膜311へ伝達される。結果として、半導体装置の熱放射効果をより活性化させることができる。
【0061】
また、熱伝導膜811及び熱放射膜311は、半導体装置800が個片化される前の半導体ウエハ400の状態で、一括して形成することができる。つまり、熱伝導膜811及び熱放射膜311は、複数の半導体装置800毎に個別に形成するものではない。従って、熱放射膜311が搭載された半導体装置100を製造する効率(すなわち、生産性)を向上させることができる。
【0062】
(第5の実施の形態)
次に本発明の半導体装置の第5の実施の形態について図面を参照して以下に説明する。
【0063】
図9(A)は、本発明の第5の実施の形態の半導体装置900を示す概略断面図である。図9(B)は、本発明の第5の実施の形態の半導体装置900の裏面309示す平面図である。
【0064】
第5の実施の形態と第1の実施の形態との差異は、熱放射膜311の配置である。その他の構成については、実質的に同様であるので詳細な説明は省略されている。
【0065】
図9に示されているように、熱放射率(熱輻射率)の高い熱放射膜311は、半導体基板101の裏面309であって、周辺領域903に囲まれた各中央領域901上に形成されている。周辺領域903は、上述したようにスクライブライン403(スクライブ領域403)の近傍に位置する。すなわち、この熱放射膜311が、周辺領域903を避けて裏面309上に形成されているという点が本実施の形態の特徴点の1つである。
【0066】
この熱放射膜311は、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有し、かつ高い熱放射率(熱輻射率)を有する。この熱放射膜311は高い熱放射率を有するため、半導体基板に形成された電子回路が動作することによって発生する熱を、半導体装置900の外部へ効率的に放射する機能を有する。
【0067】
次に、図4、図10及び図11を参照して、本発明の第5の実施の形態の半導体装置900の製造方法を説明する。
【0068】
図10は、本発明の第5の実施の形態の半導体装置の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図10では、一部の構成の図示が省略されている。例えば、図10では、電極パッド103が図示されていない。また、例えば、図10の柱状電極305及び外部端子201の数は、図9の柱状電極305及び外部端子201の数と一致していない。図11は、メタルマスク1101を示す平面図である。説明を容易にするため、図11では、開口部1103の数と、図4で示されている半導体装置形成領域401の数とが一致していない。
【0069】
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置900が形成される領域である。
【0070】
次に図5に示すように、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される。
【0071】
次に、図11に示されているような複数の開口部1103を有するメタルマスク1101を準備する。この開口部1103の面積は、半導体装置形成領域401の面積よりもわずかに小さく設定されている。
【0072】
次に、メタルマスク1101とグリッドライン403との位置合わせが、赤外線カメラを使用して実行される。この位置合わせ結果に基づいて、各開口部1103が各半導体装置形成領域401の中央領域901に対面するように、メタルマスク1101が半導体ウエハ400の裏面309に配置される。その結果、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903がメタルマスク1101によってマスキングされる(図10(A))。
【0073】
次に、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上に形成される。熱放射膜311は液状であるため、スキージー1001及びメタルマスク1101を使用した印刷法により、半導体ウエハ400の裏面309上に容易に塗布することができる。この時、半導体ウエハ400の裏面309の周辺領域903には、メタルマスク1101(正確には、開口部1103を除くメタルマスク部分)が存在するので、熱放射膜311は周辺領域903には形成されず、中央領域901にのみ形成される。続いて、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる(図10(B))。
【0074】
次に、メタルマスク1101を半導体ウエハ400から除去する(図10(C))。
【0075】
このように、図9に示された半導体装置900を得るために、未だ個片化されていない半導体ウエハ400の状態で、熱放射膜311を半導体ウエハ400の裏面309のうち、中央領域901上に選択的に形成することが、本実施の形態の特徴点の1つである。
【0076】
次に、柱状電極305上に外部端子201が形成される(図10(D))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図10(A)の工程において柱状電極305上に形成されていても良い。
【0077】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置900が得られる(図10(E))。
【0078】
この図10(E)の工程において、熱放射膜311は、ダイシングブレード501によって切削されることがない。従って、ダイシングブレード501の磨耗がより抑えられるため、ダイシングブレードを交換する期間を延ばすことが可能となる。また、熱放射膜311を切削する必要がないので、熱放射膜311の剥離を抑制することができる。
【0079】
以上説明した本実施の形態における半導体装置およびその製造方法は、第1の実施の形態で述べたメリットに加えて下記のメリットを得ることができる。
【0080】
すなわち、グリッドライン403及びその近傍の領域には、熱放射膜311が形成されない。言い換えると、半導体装置形成領域401の中央領域901にのみ熱放射膜311が選択的に形成される。従って、ダイシングブレードは、熱放射膜311を切削することがないので、を交換する期間を延ばすことが可能となり、熱放射膜311の剥離を抑制することもできるので、結果として、熱放射膜311が搭載された半導体装置900を製造する効率(すなわち、生産性)を向上させることができる。
【0081】
(第6の実施の形態)
次に本発明の半導体装置の第6の実施の形態について図面を参照して以下に説明する。本実施の形態は、図9に示された半導体装置900を製造する他の方法である。
【0082】
図4、図11及び図12を参照して、本発明の第6の実施の形態の半導体装置900の製造方法を説明する。
【0083】
図12は、本発明の第6の実施の形態の半導体装置の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図12も前述のプロセスフロー図と同様に、一部の構成の図示が省略されている。
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置900が形成される領域である。
【0084】
次に、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される。次に、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903に、フォトリソグラフィ技術を使用して、フォトレジスト1201が選択的に形成される。この周辺領域903は、半導体装置形成領域401の複数の中央領域901を囲っているため、フォトレジスト1201は、複数の中央領域901を囲うように形成される(図12(A))。
【0085】
次に、図11に示されているような複数の開口部1103を有するメタルマスク1101を準備する。この開口部1103の面積は、半導体装置形成領域401の面積よりもわずかに小さく設定されている。
【0086】
次に、メタルマスク1101とグリッドライン403との位置合わせが、赤外線カメラを使用して実行される。この位置合わせ結果に基づいて、各開口部1103が各半導体装置形成領域401の中央領域901に対面するように、メタルマスク1101が半導体ウエハ400の裏面309に配置される。その結果、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903がメタルマスク1101によってマスキングされる(図12(B))。
【0087】
この図12(B)の工程以前の工程において、周辺領域903には既にフォトレジスト1201が形成されている。このフォトレジスト1201は、ウエハプロセスのフォトリソグラフィ技術を使用して形成されるため、周辺領域903上に極めて正確に形成される。従って、スクライブライン403の位置と、メタルマスク1101の位置との位置合わせ精度は、それほど高くなくても良い。これは、メタルマスク1101の耐久性を確保する事が困難である場合に非常に有効であることを意味する。このように、熱放射膜311を中央領域901に選択的に形成するためのマスクを形成する方法として、フォトリソグラフィ技術を使用することが、本実施の形態の特徴点の1つである。
【0088】
次に、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上に形成される。熱放射膜311は液状であるため、スキージー1001及びメタルマスク1101を使用した印刷法により、半導体ウエハ400の裏面309上に容易に塗布することができる。この時、半導体ウエハ400の裏面309の周辺領域903には、フォトレジスト1201、メタルマスク1101(正確には、開口部1103を除くメタルマスク部分)が存在するので、熱放射膜311は周辺領域903には形成されず、中央領域901にのみ形成される。続いて、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる。
【0089】
次に、メタルマスク1101が半導体ウエハ400から除去され続いて、フォトレジスト1201が溶剤を使用して除去される。その後、柱状電極305上に外部端子201が形成される(図12(C))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図12(A)の工程において柱状電極305上に形成されていても良い。
【0090】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置900が得られる(図12(D))。
【0091】
本実施の形態においては、フォトレジスト1201が除去された後に、ダイシングブレード501によって半導体ウエハ400が切削される例が説明されている。しかし、フォトレジスト1201の特性(例えば、粘度、膜厚等)によっては、フォトレジスト1201を周辺領域903に残存させたまま、半導体ウエハ400が切削されても良い。
【0092】
以上説明した本実施の形態における半導体装置の製造方法は、第5の実施の形態で述べたメリットに加えて下記のメリットを得ることができる。
【0093】
すなわち、周辺領域903を覆うためのマスク形成方法として、フォトリソグラフィ技術を使用するため、印刷法を使用した熱放射膜311形成工程の精度を実質的に向上させることができる。結果として、熱放射膜311が搭載された半導体装置900を製造する効率(すなわち、生産性)を向上させることができる。
【0094】
(第7の実施の形態)
次に本発明の半導体装置の第7の実施の形態について図面を参照して以下に説明する。本実施の形態は、図9に示された半導体装置900を製造する他の方法である。
【0095】
図4、図13及び図14を参照して、本発明の第7の実施の形態の半導体装置の製造方法を説明する。
【0096】
図13は、本発明の第7の実施の形態の半導体装置の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図13も前述のプロセスフロー図と同様に、一部の構成の図示が省略されている。
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置900が形成される領域である。
【0097】
次に、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される。次に、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903に、フォトリソグラフィ技術を使用して、フォトレジスト1201が選択的に形成される。この周辺領域903は、半導体装置形成領域401の複数の中央領域901を囲っているため、フォトレジスト1201は、複数の中央領域901を囲うように形成される(図13(A))。
【0098】
次に、図14に示されているような開口部1403を有するメタルマスク1401を準備する。この開口部1403の面積は、半導体ウエハ400の面積よりもわずかに小さく設定されている。すなわち、開口部1403は、半導体ウエハ400の外形よりもわずかに内側に位置する。
【0099】
次に、メタルマスク1401の周辺部(開口部1403の外側の部分)を半導体ウエハ400の周辺部上に配置する。これにより、開口部1403が複数の半導体装置形成領域401上に配置される。その結果、半導体ウエハ400の裏面309のうち、半導体ウエハ400の周辺領域がメタルマスク1401によってマスキングされる(図12(B))。
【0100】
次に、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上に形成される。熱放射膜311は液状であるため、スキージー1001及びメタルマスク1401を使用した印刷法により、半導体ウエハ400の裏面309上に容易に塗布することができる。この時、半導体ウエハ400の裏面309の周辺領域903には、フォトレジスト1201が存在するので、熱放射膜311は周辺領域903には形成されず、中央領域901にのみ形成される。続いて、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる。
【0101】
図13(B)の工程において、スキージー1001の先端をよりフォトレジスト1201の表面に近づけることが可能である場合、すなわち熱放射膜311の膜厚をより薄く制御することが可能である場合は、メタルマスク1401の位置とスクライブライン403の位置との位置合わせは実質不要である。なぜなら、メタルマスク1401の周辺部と半導体ウエハ400の周辺領域との位置合わせが実行されれば良いからである。このように、メタルマスク1401の位置合わせ精度は大幅に緩和される。
【0102】
以上のように、熱放射膜311を印刷法を使用して形成する際に、半導体ウエハ400の周辺領域のみにマスクとして機能する部分が配置されるメタルマスクを使用することが、本実施の形態の特徴点の1つである。
【0103】
次に、メタルマスク1401が半導体ウエハ400から除去される。続いて、フォトレジスト1201が溶剤を使用して除去される。このとき、フォトレジスト1201の表面上には、熱放射膜311が残存している可能性がある。しかしながら、その残存量はわずかであり、フォトレジスト1201が溶剤によって除去されることを妨げるような量ではない。続いて、柱状電極305上に外部端子201が形成される(図13(C))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図12(A)の工程において柱状電極305上に形成されていても良い。
【0104】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置900が得られる(図13(D))。
【0105】
本実施の形態においては、フォトレジスト1201が除去された後に、ダイシングブレード501によって半導体ウエハ400が切削される例が説明されている。しかし、フォトレジスト1201の特性(例えば、粘度、膜厚等)によっては、フォトレジスト1201を周辺領域903に残存させたまま、半導体ウエハ400が切削されても良い。
【0106】
以上説明した本実施の形態における半導体装置の製造方法は、第6の実施の形態で述べたメリットに加えて下記のメリットを得ることができる。
【0107】
熱放射膜311を印刷法を使用して形成する際に、半導体ウエハ400の周辺領域のみにマスクとして機能する部分が配置されるメタルマスクを使用するので、メタルマスク1401の位置合わせ精度は大幅に緩和される。
【0108】
結果として、熱放射膜311が搭載された半導体装置900を製造する効率(すなわち、生産性)を向上させることができる。
【0109】
(第8の実施の形態)
次に本発明の半導体装置の第8の実施の形態について図面を参照して以下に説明する。本実施の形態は、図9に示された半導体装置900を製造する他の方法である。
【0110】
図4及び図15を参照して、本発明の第8の実施の形態の半導体装置の製造方法を説明する。
【0111】
図15は、本発明の第8の実施の形態の半導体装置の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図15も前述のプロセスフロー図と同様に、一部の構成の図示が省略されている。なお、図15に示された半導体装置900は、周辺領域903上に撥水膜1501が残存しているため、正確には、図9に示された半導体装置900とは一致していない。
【0112】
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置900が形成される領域である。
【0113】
次に、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される。次に、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903に、印刷法もしくはスプレー法を使用して、撥水膜1501が選択的に形成される。撥水膜1501は、例えば、フッ素基を持つ有機薄膜であり、水溶性の材料をはじく機能を有する。
【0114】
周辺領域903は、半導体装置形成領域401の複数の中央領域901を囲っているため、撥水膜1501は、複数の中央領域901を囲うように形成される(図15(A))。
【0115】
次に、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上に形成される。熱放射膜311は液状であるため、印刷法もしくはスプレー法により、半導体ウエハ400の裏面309上に容易に塗布することができる。
【0116】
次に、図16に示されているような複数の開口部1603を有するスタンパー1601を準備する。開口部1603の面積は、半導体装置形成領域401の面積よりも小さく設定されている。複数の開口部1603間には、表面に撥水処理が施されているスタンプ部1605が存在する。
【0117】
次に、スタンパー1601とグリッドライン403との位置合わせが、赤外線カメラを使用して実行される。この位置合わせ結果に基づいて、各開口部1603が各半導体装置形成領域401の中央領域901に対面するように、スタンパー1601が半導体ウエハ400の裏面309に配置される。
【0118】
この時、撥水処理されたスタンプ部1605が、撥水膜1501と接触するので、周辺領域903上に残存する液状の熱放射膜311は、中央領域901へとはじかれて押し出される(図15(B))。
【0119】
以上のように、熱放射膜311を中央領域901上に選択的に形成するために、撥水処理が施された部材、すなわち撥水膜903及び撥水処理が施されたスタンプ部1605を有するスタンパー1601を使用することが、本実施の形態の特徴点の1つである。
【0120】
続いて、スタンパー1601を除去し、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる(図15(C)。
【0121】
続いて、柱状電極305上に外部端子201が形成される(図15(D))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図15(A)の工程において柱状電極305上に形成されていても良い。
【0122】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置900が得られる(図15(E))。
【0123】
本実施の形態においては、撥水膜1501を周辺領域903上に残存させたまま、半導体ウエハ400が切削される例が説明されている。しかし、撥水膜1501の特性(例えば、粘度、膜厚等)によっては、撥水膜1501が除去された後に、ダイシングブレード501によって半導体ウエハ400が切削されても良い。
【0124】
以上説明した本実施の形態における半導体装置の製造方法は、撥水作用を利用して熱放射膜311を形成するため、印刷法を使用して形成する場合に比較して、熱放射膜311を形成するための処理時間を短縮させることができる。
【0125】
結果として、熱放射膜311が搭載された半導体装置900を製造する効率(すなわち、生産性)を向上させることができる。
【0126】
(第9の実施の形態)
次に本発明の半導体装置の第9の実施の形態について図面を参照して以下に説明する。本実施の形態は、図9に示された半導体装置900を製造する他の方法である。
【0127】
図4及び図17を参照して、本発明の第9の実施の形態の半導体装置の製造方法を説明する。
【0128】
図17は、本発明の第9の実施の形態の半導体装置の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図17も前述のプロセスフロー図と同様に、一部の構成の図示が省略されている。なお、図17に示された半導体装置900は、周辺領域903上に撥水膜1501が残存しているため、正確には、図9に示された半導体装置900とは一致していない。
【0129】
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置900が形成される領域である。
【0130】
次に、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される。次に、半導体基板101の裏面309のうち、スクライブライン403上を含む周辺領域903に、印刷法もしくはスプレー法を使用して、撥水膜1501が選択的に形成される。撥水膜1501は、例えば、フッ素基を持つ有機薄膜であり、水溶性の材料をはじく機能を有する。
【0131】
周辺領域903は、半導体装置形成領域401の複数の中央領域901を囲っているため、撥水膜1501は、複数の中央領域901を囲うように形成される(図17(A))。
【0132】
次に、半導体ウエハ400の表面側に、テープ部材1701を貼付する。個のテープ部材1701としては、例えば、グラインドテープが使用される。
【0133】
次に、テープ部材1701が貼付された半導体ウエハ400が、液状の熱放射膜材料が収容された液槽中に浸漬される。続いて、この半導体ウエハ400が、液槽から取り出される。その後、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる。
【0134】
撥水膜1501は高い撥水性を有するので、撥水膜1501上の液状の熱放射材料は、半導体ウエハ400が液槽から取り出される際に、撥水膜1501上からはじかれる。従って、この浸漬工程において、熱放射材料は、中央領域901上のみに選択的に残存する。その後、浸漬と乾燥とが繰り返し実行され、所望の厚さの熱放射膜311が得られる(図17(B))。
【0135】
以上のように、熱放射膜311を中央領域901上に選択的に形成するために、液状の熱放射材料中に半導体ウエハ400を浸漬する浸漬工程を採用することが、本実施の形態の特徴点の1つである。
【0136】
次に、半導体ウエハ400からテープ部材1701が除去される。続いて、柱状電極305上に外部端子201が形成される(図17(C))。なお、外部端子201は、各半導体装置が個片化される前であれば、例えば、図17(A)の工程において柱状電極305上に形成されていても良い。
【0137】
その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、複数の半導体装置900が得られる(図17(D))。
【0138】
本実施の形態においては、撥水膜1501を周辺領域903上に残存させたまま、半導体ウエハ400が切削される例が説明されている。しかし、撥水膜1501の特性(例えば、粘度、膜厚等)によっては、撥水膜1501が除去された後に、ダイシングブレード501によって半導体ウエハ400が切削されても良い。以上説明した本実施の形態における半導体装置の製造方法は、浸漬工程を使用して熱放射膜311を形成するため、メタルマスク、スタンパー等の部材が不要で、しかもバッチ処理することが可能である。従って、印刷法を使用して形成する場合に比較して、熱放射膜311を形成するための処理時間を短縮させることができる。
【0139】
結果として、熱放射膜311が搭載された半導体装置900を製造する効率(すなわち、生産性)を向上させることができる。
【0140】
(第10の実施の形態)
次に本発明の半導体装置の第10の実施の形態について図面を参照して以下に説明する。
【0141】
図18(A)は、本発明の第10の実施の形態の半導体装置1800を示す概略断面図であり、図18(B)はその裏面309を示す平面図である。
【0142】
第10の実施の形態と第1の実施の形態との差異は、熱放射膜311の配置である。その他の構成については、実質的に同様であるので詳細な説明は省略されている。
【0143】
図18に示されているように、半導体基板101の裏面309及び側面には、熱放射率(熱輻射率)の高い熱放射膜311が形成されている。この熱放射膜311が半導体基板101の裏面309に加えて側面にも形成されているという点が本実施の形態の特徴点の1つである。
【0144】
この熱放射膜311は、約5マイクロメーター(μm)から200マイクロメータ(μm)の範囲の膜厚を有し、かつ高い熱放射率(熱輻射率)を有する。
【0145】
この放射膜311は半導体基板101の側面にも形成されている、すなわち放射面積が増加されている。よって、半導体基板に発生した熱は、第1の実施の形態に比較して、より効率的に半導体装置1800の外部へ放射される。
【0146】
次に、図4及び図19を参照して、本発明の第10の実施の形態の半導体装置1800の製造方法を説明する。
【0147】
図19は、本発明の第10の実施の形態の半導体装置1800の製造方法を示すプロセスフロー図であり、概略断面図で示されている。説明を容易にするため、図19も前述のプロセスフロー図と同様に、一部の構成の図示が省略されている。
【0148】
まず、図4に示すように、半導体基板101を構成する半導体ウエハ400を準備する。半導体ウエハ400には、複数の半導体装置形成領域401が複数のスクライブライン403(スクライブ領域403)によって定義されている。(複数の半導体装置形成領域401は、複数のスクライブ領域403によって互いに離間している。)この半導体装置形成領域401は、半導体装置1800が形成される領域である。
【0149】
次に、半導体ウエハ401(半導体基板101)の表面307(第1の主表面)上に、例えば、先に説明した特許文献1(特許第3313547号)に記載されたようなプロセスに従って、絶縁層301、保護膜303、再配線105、柱状電極305及び封止樹脂203が形成される(図19(A))。
【0150】
次に、支持部材であるテープ部材1701(グラインドテープ)が、半導体ウエハ400の表面307側に貼付され、半導体ウエハ400がテープ部材1701によって支持される。その後、半導体ウエハ400が、ダイシングブレード501によって、スクライブライン403に沿って切削され、各半導体基板101が個片化される(図19(B))。
【0151】
次に、テープ部材1701が、伸長され(エキスパンドされ)、各半導体基板101間の距離が増加される(図19(C))。
【0152】
次に、液状の熱放射材料が、スプレー塗布法により半導体ウエハ400の裏面309上及び側面上に塗布され、熱放射膜311が半導体ウエハ400の裏面309(第2の主表面)上及び側面上に形成される。続いて、半導体ウエハ400に所定の温度を与え、液状の熱放射膜311を乾燥させて固形化させる(図19(D))。
【0153】
その後、テープ部材1701が、半導体ウエハ400から除去される。続いて、柱状電極305上に外部端子201が形成され、複数の半導体装置1800が得られる(図19(E))。なお、外部端子201は、各半導体装置が個片化される前、すなわち図19(A)の工程において柱状電極305上に形成されていても良い。
【0154】
以上説明した本実施の形態によるメリットは以下の点である。
【0155】
半導体基板101の裏面309上に加えて側面上にも、高い熱放射率を有する熱放射膜311を設けたので、半導体基板101に発生した熱を、第1の実施の形態よりも効率的に外部へ放射させることができる。
【0156】
【発明の効果】
本願において開示される発明のうち、代表的な半導体装置によって得られる効果を簡単に説明すると以下の通りである。
【0157】
すなわち、本発明の半導体装置によれば、グリッドライン及びその近傍の領域には、熱放射膜が形成されない。言い換えると、半導体装置形成領域の中央領域にのみ熱放射膜が選択的に形成される。従って、ダイシングブレードを交換する期間を延ばすことが可能となり、熱放射膜の剥離を抑制することができるので、結果として、熱放射膜が搭載された半導体装置を製造する効率(すなわち、生産性)を向上させることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置100の表面を示す平面透視図であり、封止樹脂によって封止される前の半導体装置100を示す平面透視図である。
【図2】本発明の第1の実施の形態の半導体装置100の表面を示す平面図であり、封止樹脂によって封止された後の半導体装置100を示す平面図である。
【図3】図3(A)は、図1及び図2の線3−3についての概略断面図であり、図3(B)は、裏面309示す平面図である。
【図4】半導体ウエハ400の裏面309を示す平面図である。
【図5】本発明の第1の実施の形態の半導体装置100の製造方法を示すプロセスフロー図である。
【図6】図6(A)は、本発明の第2の実施の形態の半導体装置600を示す概略断面図であり、図6(B)は、半導体装置600の裏面309を示す平面図である。
【図7】図7(A)は、本発明の第3の実施の形態の半導体装置700を示す概略断面図であり、図7(B)は、半導体装置700の裏面309示す平面図である。
【図8】図8(A)は、本発明の第4の実施の形態の半導体装置800を示す概略断面図であり、図8(B)は、半導体装置800の裏面309示す平面図である。
【図9】図9(A)は、本発明の第5の実施の形態の半導体装置900を示す概略断面図であり、図9(B)は、半導体装置900の裏面309示す平面図である。
【図10】本発明の第5の実施の形態の半導体装置の製造方法を示すプロセスフロー図である。
【図11】メタルマスク1101を示す平面図である。
【図12】本発明の第6の実施の形態の半導体装置の製造方法を示すプロセスフロー図である。
【図13】本発明の第7の実施の形態の半導体装置の製造方法を示すプロセスフロー図である。
【図14】メタルマスク1401を示す平面図である。
【図15】本発明の第8の実施の形態の半導体装置の製造方法を示すプロセスフロー図である。
【図16】スタンパー1601を示す平面図である。
【図17】本発明の第9の実施の形態の半導体装置の製造方法を示すプロセ スフロー図である。
【図18】図18(A)は、本発明の第10の実施の形態の半導体装置1800を示す概略断面図であり、図18(B)は、その裏面309を示す平面図である。
【図19】本発明の第10の実施の形態の半導体装置1800の製造方法を示すプロセスフロー図である。
【符号の説明】
100・・・半導体装置
101・・・半導体基板
103・・・電極パッド
105・・・再配線
201・・・外部端子
203・・・封止樹脂
305・・・柱状電極
307・・・表面(第1の主表面)
309・・・裏面(第2の主表面)
311・・・放熱用膜
403・・・グリッドライン
501・・・ダイシングブレード

Claims (18)

  1. 回路素子が形成された第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、前記第1の主表面と前記第2の主表面との間の複数の側面とを有する半導体基板と、
    前記第1の主表面上部に形成され、前記回路素子と電気的に接続された複数の外部端子と、
    前記第2の主表面上に形成された熱伝導膜と
    前記熱伝導膜上に形成された熱放射膜とを有することを特徴とする半導体装置。
  2. 前記熱放射膜にはセラミックスが含有されていることを特徴とする請求項1記載の半導体装置。
  3. 前記熱放射膜には黒色顔料が含有されていることを特徴とする請求項1記載の半導体装置。
  4. 前記第1の主表面上には封止樹脂が形成され、前記外部端子は前記封止樹脂の表面から突出していることを特徴とする請求項1乃至3いずれか記載の半導体装置。
  5. 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
    前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
    前記第1の主表面上に封止樹脂を形成する工程と、
    前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、
    前記第2の主表面上全面に液状の熱放射材料を形成する工程と、
    前記スクライブ領域を切削し前記各半導体装置形成部を個片化する工程とを有することを特徴とする半導体装置の形成方法。
  6. 前記熱放射材料を形成する工程の前に、前記半導体ウエハの前記第2の主表面を研削する工程を実行することを特徴とする請求項5記載の半導体装置の形成方法。
  7. 前記熱放射材料を形成する工程の前に、前記半導体ウエハの前記第2の主表面上に熱伝導膜を形成する工程を実行することを特徴とする請求項5記載の半導体装置の形成方法。
  8. 前記半導体装置を個片化する工程は、
    前記熱放射材料を第1の条件で切削する工程と、
    前記半導体基板を第2の条件で切削する工程とを有することを特徴とする請求項5記載の半導体装置の形成方法。
  9. 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
    前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
    前記第1の主表面上に封止樹脂を形成する工程と、
    前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、
    前記スクライブ領域を除く前記半導体ウエハの前記第2の主表面上に液状の熱放射材料を選択的に形成する工程と、
    前記スクライブ領域を切削し前記各半導体装置形成部を個片化する工程とを有することを特徴とする半導体装置の形成方法。
  10. 前記熱放射材料を選択的に形成する工程は、
    前記スクライブ領域上を覆う第1のマスクを形成する工程と、
    前記第1のマスクをマスクとして前記熱放射材料を前記第2の主表面上に塗布する工程とを有することを特徴とする請求項9記載の半導体装置の形成方法。
  11. 前記熱放射材料を塗布する工程の後に、前記第1のマスクを前記スクライブ領域から除去する工程を有することを特徴とする請求項10記載の半導体装置の形成方法。
  12. 前記第1のマスクを形成する工程の後に、前記スクライブ領域上を覆う第2のマスクを配置する工程有し、
    前記第1のマスクを前記スクライブ領域から除去する工程の前に、前記第2のマスクを前記スクライブ領域から除去する工程を有することを特徴とする請求項11記載の半導体装置の形成方法。
  13. 前記第1のマスクを形成する工程の後に、前記半導体ウエハの周辺領域上を覆う第2のマスクを配置する工程を有し、
    前記第1のマスクを前記スクライブ領域から除去する工程の前に、前記第2のマスクを前記半導体ウエハの周辺領域上から除去する工程を有することを特徴とする請求項11記載の半導体装置の形成方法。
  14. 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
    前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
    前記第1の主表面上に封止樹脂を形成する工程と、
    前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、
    撥水特性を有する第1のマスクを前記スクライブ領域上に形成する工程と、
    液状の熱放射材料を前記第2の主表面上に塗布する工程と、
    撥水特性を有する第2のマスクを前記第1のマスク上へ配置し、前記熱放射材料を前記半導体装置形成部の前記第2の主表面上へと押し出す工程と、
    前記第2のマスクを前記第1のマスク上から除去する工程と、
    前記第1のマスクが残存した前記スクライブ領域を切削し前記各半導体装置形成部を個片化する工程とを有することを特徴とする半導体装置の形成方法。
  15. 前記第2のマスクを除去する工程の後に、前記第1のマスクを前記スクライブ領域から除去する工程を有することを特徴とする請求項14記載の半導体装置の形成方法。
  16. 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
    前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
    前記第1の主表面上に封止樹脂を形成する工程と、
    前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、
    撥水特性を有する第1のマスクを前記スクライブ領域上に形成する工程と、
    前記半導体ウエハを液状の熱放射材料が収容された液槽中に浸す工程と、
    前記半導体ウエハを前記液槽中から取り出す工程と、
    前記スクライブ領域を切削し前記各半導体装置形成部を個片化する工程とを有することを特徴とする半導体装置の形成方法。
  17. 前記半導体ウエハを前記液槽中から取り出す工程の後に、前記第1のマスクを前記スクライブ領域から除去する工程を有することを特徴とする請求項16記載の半導体装置の形成方法。
  18. 第1の主表面と、前記第1の主表面に実質的に対向する第2の主表面と、スクライブ領域によって区画された複数の半導体装置形成部を有する半導体ウエハを準備する工程と、
    前記半導体装置形成部の前記第1の主表面に回路素子を形成する工程と、
    前記第1の主表面上に封止樹脂を形成する工程と、
    前記半導体装置形成部の前記第1の主表面上部に、前記回路素子と電気的に接続され前記封止樹脂の表面から突出する複数の外部端子を形成する工程と、
    前記半導体ウエハの前記第1の主表面側を支持部材で固定する工程と、
    前記スクライブ領域を切削し前記各半導体装置形成部を互いに離間させる工程と、
    前記各半導体装置形成部の前記第2の主表面上及び側面上に液状の熱放射材料を塗布する工程と、
    前記各半導体装置形成部から前記支持部材を除去する工程とを有することを特徴とする半導体装置の形成方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法
EP1447844A3 (en) * 2003-02-11 2004-10-06 Axalto S.A. Reinforced semiconductor wafer
JP3947525B2 (ja) * 2003-04-16 2007-07-25 沖電気工業株式会社 半導体装置の放熱構造
US6835673B1 (en) * 2004-04-28 2004-12-28 Mei-Hui Tai Semiconductor impedance thermal film processing process
KR100618543B1 (ko) * 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
JP2006339354A (ja) * 2005-06-01 2006-12-14 Tdk Corp 半導体ic及びその製造方法、並びに、半導体ic内蔵モジュール及びその製造方法
DE102005053842B4 (de) * 2005-11-09 2008-02-07 Infineon Technologies Ag Halbleiterbauelement mit Verbindungselementen und Verfahren zur Herstellung desselben
KR100844630B1 (ko) 2006-03-29 2008-07-07 산요덴키가부시키가이샤 반도체 장치
JP5165207B2 (ja) 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2008053693A (ja) 2006-07-28 2008-03-06 Sanyo Electric Co Ltd 半導体モジュール、携帯機器、および半導体モジュールの製造方法
JP4503046B2 (ja) * 2007-05-30 2010-07-14 株式会社東芝 半導体装置の製造方法
KR101413380B1 (ko) * 2007-08-28 2014-06-30 쓰리엠 이노베이티브 프로퍼티즈 캄파니 반도체 다이의 제조방법, 상기 방법으로 제조된 반도체다이를 포함하는 반도체 소자
US7595226B2 (en) * 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
JP4787296B2 (ja) * 2008-07-18 2011-10-05 Tdk株式会社 半導体内蔵モジュール及びその製造方法
JP5308213B2 (ja) 2009-03-31 2013-10-09 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
US8829685B2 (en) 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
US8609467B2 (en) 2009-03-31 2013-12-17 Sanyo Semiconductor Co., Ltd. Lead frame and method for manufacturing circuit device using the same
JP2010093295A (ja) * 2010-01-25 2010-04-22 Rohm Co Ltd 半導体装置
JP2010212724A (ja) * 2010-05-17 2010-09-24 Rohm Co Ltd 半導体装置
JP2012069747A (ja) * 2010-09-24 2012-04-05 Teramikros Inc 半導体装置およびその製造方法
JPWO2012133098A1 (ja) * 2011-03-31 2014-07-28 日本ゼオン株式会社 半導体装置及びその製造方法
JP2013069814A (ja) * 2011-09-21 2013-04-18 Renesas Electronics Corp 半導体装置の製造方法
KR20140009731A (ko) * 2012-07-12 2014-01-23 삼성전자주식회사 방열부를 포함하는 반도체 칩 및 그 반도체 칩 제조 방법
US9230878B2 (en) 2013-04-12 2016-01-05 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Integrated circuit package for heat dissipation
CN104167344B (zh) * 2013-05-17 2017-02-08 中微半导体设备(上海)有限公司 一种等离子体处理腔室及其基台
WO2019021720A1 (ja) 2017-07-24 2019-01-31 株式会社村田製作所 半導体装置及び半導体装置の製造方法
DE102018128748A1 (de) * 2018-11-15 2020-05-20 Infineon Technologies Ag Verfahren zur herstellung einer halbleitervorrichtung mit einerpastenschicht und halbleitervorrichtung
KR102707682B1 (ko) 2020-03-19 2024-09-19 삼성전자주식회사 반도체 모듈
US11264299B1 (en) * 2020-09-03 2022-03-01 Northrop Grumman Systems Corporation Direct write, high conductivity MMIC attach

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300167B1 (en) * 1994-12-12 2001-10-09 Motorola, Inc. Semiconductor device with flame sprayed heat spreading layer and method
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
JPH09275169A (ja) 1996-04-01 1997-10-21 Hitachi Ltd 半導体装置の実装構造体
US5858145A (en) * 1996-10-15 1999-01-12 Sarnoff Corporation Method to control cavity dimensions of fired multilayer circuit boards on a support
JPH10279845A (ja) 1997-03-31 1998-10-20 Nippon Paint Co Ltd 遠赤外線輻射塗料
JPH1167998A (ja) 1997-08-19 1999-03-09 Matsushita Electric Ind Co Ltd Cspとbgaと半導体装置
US6104596A (en) * 1998-04-21 2000-08-15 Applied Materials, Inc. Apparatus for retaining a subtrate in a semiconductor wafer processing system and a method of fabricating same
RU2190284C2 (ru) * 1998-07-07 2002-09-27 Закрытое акционерное общество "Техно-ТМ" Двусторонний электронный прибор
JP3408987B2 (ja) * 1999-03-30 2003-05-19 三菱電機株式会社 半導体装置の製造方法及び半導体装置
JP3447648B2 (ja) 2000-03-06 2003-09-16 Necエレクトロニクス株式会社 半導体装置およびその製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6326698B1 (en) * 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
US6717485B2 (en) * 2002-02-19 2004-04-06 Hewlett-Packard Development Company, L.P. Interference signal decoupling using a board-level EMI shield that adheres to and conforms with printed circuit board component and board surfaces
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6962834B2 (en) * 2002-03-22 2005-11-08 Stark David H Wafer-level hermetic micro-device packages
US6627814B1 (en) * 2002-03-22 2003-09-30 David H. Stark Hermetically sealed micro-device package with window
JP3595323B2 (ja) * 2002-11-22 2004-12-02 沖電気工業株式会社 半導体装置及びその製造方法

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