JPH09275169A - 半導体装置の実装構造体 - Google Patents
半導体装置の実装構造体Info
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- JPH09275169A JPH09275169A JP8101898A JP10189896A JPH09275169A JP H09275169 A JPH09275169 A JP H09275169A JP 8101898 A JP8101898 A JP 8101898A JP 10189896 A JP10189896 A JP 10189896A JP H09275169 A JPH09275169 A JP H09275169A
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- housing
- substrate
- semiconductor device
- mounting structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 放熱性能を高め筐体を薄型化する。
【解決手段】 ＢＧＡ・ＩＣ１０がコンピュータの筐体
２７に実装された実装構造体において、ＢＧＡ・ＩＣは
ペレット１１が基板１５の一主面にバンプから形成され
た接続端子２１でＣＣＢ接続され、ペレットと基板との
間に接続端子２１群を樹脂封止する補強用樹脂層２３が
形成されて構成されている。ペレット１１の接続端子２
１群を形成された側の主面を除く表面が黒色面１４に形
成され、筐体２７の内面が黒色面２８に形成されてい
る。 【効果】 ペレットが黒に着色されているため、ペレッ
トの発熱は効率よく放出され、筐体内面が黒に着色され
ているため、ペレットからの放熱は筐体に効率よく吸収
される。よって、ペレットの発熱は筐体に効率よく放出
される。また、ペレットの上側には構造物が無いため、
筐体は薄く構成できる。
２７に実装された実装構造体において、ＢＧＡ・ＩＣは
ペレット１１が基板１５の一主面にバンプから形成され
た接続端子２１でＣＣＢ接続され、ペレットと基板との
間に接続端子２１群を樹脂封止する補強用樹脂層２３が
形成されて構成されている。ペレット１１の接続端子２
１群を形成された側の主面を除く表面が黒色面１４に形
成され、筐体２７の内面が黒色面２８に形成されてい
る。 【効果】 ペレットが黒に着色されているため、ペレッ
トの発熱は効率よく放出され、筐体内面が黒に着色され
ているため、ペレットからの放熱は筐体に効率よく吸収
される。よって、ペレットの発熱は筐体に効率よく放出
される。また、ペレットの上側には構造物が無いため、
筐体は薄く構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の実装
構造体、特に、半導体ペレット（以下、ペレットまたは
チップという。）がフリップ・チップ（ｆｌｉｐ ｃｈ
ｉｐ）接続により配線基板（以下、単に基板という。）
にボンディングされている半導体装置の実装構造体に関
し、例えば、集積回路が作り込まれたペレットが基板上
にコントロールド・コラップス・ボンディング（ｃｏｎ
ｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅｂｏｎｄｉｎｇ。以
下、ＣＣＢという。）により機械的かつ電気的に接続さ
れている半導体装置の実装構造体に利用して有効な技術
に関する。
構造体、特に、半導体ペレット（以下、ペレットまたは
チップという。）がフリップ・チップ（ｆｌｉｐ ｃｈ
ｉｐ）接続により配線基板（以下、単に基板という。）
にボンディングされている半導体装置の実装構造体に関
し、例えば、集積回路が作り込まれたペレットが基板上
にコントロールド・コラップス・ボンディング（ｃｏｎ
ｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅｂｏｎｄｉｎｇ。以
下、ＣＣＢという。）により機械的かつ電気的に接続さ
れている半導体装置の実装構造体に利用して有効な技術
に関する。
【０００２】
【従来の技術】フリップチップ接続とはペレットが能動
素子面を基板に向けて接続される技術である。通常、ペ
レットに半田等によってバンプ（突起電極、Ｂｕｍｐ）
が形成され、ペレットが裏返しに配されて基板の指定位
置に整合された後に、バンプが溶融されて形成される接
続端子群によって一括して機械的かつ電気的に接続され
る。バンプはペレットの周辺部だけでなく、ペレットの
任意の位置に配置することができるため、１５×１５の
マトリクスとしただけで容易に２２５個のＩ／Ｏ数が取
れる。
素子面を基板に向けて接続される技術である。通常、ペ
レットに半田等によってバンプ（突起電極、Ｂｕｍｐ）
が形成され、ペレットが裏返しに配されて基板の指定位
置に整合された後に、バンプが溶融されて形成される接
続端子群によって一括して機械的かつ電気的に接続され
る。バンプはペレットの周辺部だけでなく、ペレットの
任意の位置に配置することができるため、１５×１５の
マトリクスとしただけで容易に２２５個のＩ／Ｏ数が取
れる。
【０００３】バンプによって形成された接続端子の信頼
性はペレットと基板との熱膨張係数（ｃｏｅｆｆｉｃｉ
ｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）
の整合によって決まるため、基板材料にはペレットと同
一材料であるシリコン（Ｓｉ）か、または、炭化シリコ
ン（ＳｉＣ）や窒化アルミニウム（ＡｌＮ）のように熱
膨張係数がシリコンに近い材料が使用される。
性はペレットと基板との熱膨張係数（ｃｏｅｆｆｉｃｉ
ｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ）
の整合によって決まるため、基板材料にはペレットと同
一材料であるシリコン（Ｓｉ）か、または、炭化シリコ
ン（ＳｉＣ）や窒化アルミニウム（ＡｌＮ）のように熱
膨張係数がシリコンに近い材料が使用される。
【０００４】ところで、コンピュータの実装技術におい
ては、実装遅延を可及的に小さくするために、パッケー
ジによって占有される面積を減少させることが必須であ
る。したがって、ペレット・サイズと同じ程度までコン
パクトにしたパッケージが求められるため、フリップ・
チップ接続を利用したパッケージが開発されている。こ
のようなパッケージとして、マイクロ・キャリア（ｍｉ
ｃｒｏ ｃａｒｒｉｅｒ ｆｏｒ ＬＳＩｃｈｉｐ。以
下、ＭＣＣという。）がある。すなわち、ＭＣＣは基板
にペレットが半田バンプによるＣＣＢによってフリップ
・チップ接続されているとともに、ペレットが封止体に
よって気密封止されているパッケージである。シリコン
製のペレットとの熱整合を確保するために、このＭＣＣ
においては基板にムライト・セラミックが使用されてい
る。また、基板と共に封止体を形成するキャップには窒
化アルミニウム（ＡｌＮ）が使用されている。
ては、実装遅延を可及的に小さくするために、パッケー
ジによって占有される面積を減少させることが必須であ
る。したがって、ペレット・サイズと同じ程度までコン
パクトにしたパッケージが求められるため、フリップ・
チップ接続を利用したパッケージが開発されている。こ
のようなパッケージとして、マイクロ・キャリア（ｍｉ
ｃｒｏ ｃａｒｒｉｅｒ ｆｏｒ ＬＳＩｃｈｉｐ。以
下、ＭＣＣという。）がある。すなわち、ＭＣＣは基板
にペレットが半田バンプによるＣＣＢによってフリップ
・チップ接続されているとともに、ペレットが封止体に
よって気密封止されているパッケージである。シリコン
製のペレットとの熱整合を確保するために、このＭＣＣ
においては基板にムライト・セラミックが使用されてい
る。また、基板と共に封止体を形成するキャップには窒
化アルミニウム（ＡｌＮ）が使用されている。
【０００５】なお、ＭＣＣを述べてある例としては、株
式会社日経ＢＰ社発行「実践講座ＶＬＳＩパッケージン
グ技術（下）」１９９３年５月３１日発行Ｐ１７３〜Ｐ
１７８、がある。
式会社日経ＢＰ社発行「実践講座ＶＬＳＩパッケージン
グ技術（下）」１９９３年５月３１日発行Ｐ１７３〜Ｐ
１７８、がある。
【０００６】
【発明が解決しようとする課題】ＭＣＣにおいてはペレ
ットの発熱はペレットの裏面からキャップに放出され、
さらに、キャップからコンピュータの筐体内部に放熱さ
れるため、放熱効率が低下する。そこで、キャップの上
面にヒートシンクを取り付けてキャップから筐体内部へ
の放熱効率を高める構造が採用されている。しかしなが
ら、キャップの上面にヒートシンクを取り付ける構造に
おいては、ＭＣＣのサイズが大きくなってしまうため、
コンピュータの筐体が大きくなり、コンピュータが大型
になってしまうという問題点がある。
ットの発熱はペレットの裏面からキャップに放出され、
さらに、キャップからコンピュータの筐体内部に放熱さ
れるため、放熱効率が低下する。そこで、キャップの上
面にヒートシンクを取り付けてキャップから筐体内部へ
の放熱効率を高める構造が採用されている。しかしなが
ら、キャップの上面にヒートシンクを取り付ける構造に
おいては、ＭＣＣのサイズが大きくなってしまうため、
コンピュータの筐体が大きくなり、コンピュータが大型
になってしまうという問題点がある。
【０００７】本発明の目的は、放熱性能を高めることが
できるとともに、薄型化することができる半導体装置の
実装構造体を提供することにある。
できるとともに、薄型化することができる半導体装置の
実装構造体を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、次の通り
である。
発明のうち代表的なものの概要を説明すれば、次の通り
である。
【００１０】すなわち、筐体内部に実装される半導体装
置は、半導体ペレットが基板の一主面にバンプから形成
された接続端子によって機械的かつ電気的に接続されて
いるともに、半導体ペレットと基板との間に接続端子群
によって形成された薄い空間に補強用樹脂層が形成され
ており、半導体ペレットの接続端子群を形成された側の
主面を除く表面が黒に着色されているとともに、筐体の
内面が黒に着色されている。
置は、半導体ペレットが基板の一主面にバンプから形成
された接続端子によって機械的かつ電気的に接続されて
いるともに、半導体ペレットと基板との間に接続端子群
によって形成された薄い空間に補強用樹脂層が形成され
ており、半導体ペレットの接続端子群を形成された側の
主面を除く表面が黒に着色されているとともに、筐体の
内面が黒に着色されている。
【００１１】前記した手段によれば、半導体ペレットの
接続端子群側の主面を除く表面が黒に着色されているた
め、半導体ペレットの発熱は効率よく放出される。ま
た、筐体の内面が黒に着色されているため、半導体ペレ
ットからの放熱は筐体に効率よく吸収される。したがっ
て、半導体ペレットの発熱は筐体に効率よく放出される
ことになる。また、半導体ペレットの上側には構造物が
無いため、筐体は薄く構成することができる。
接続端子群側の主面を除く表面が黒に着色されているた
め、半導体ペレットの発熱は効率よく放出される。ま
た、筐体の内面が黒に着色されているため、半導体ペレ
ットからの放熱は筐体に効率よく吸収される。したがっ
て、半導体ペレットの発熱は筐体に効率よく放出される
ことになる。また、半導体ペレットの上側には構造物が
無いため、筐体は薄く構成することができる。
【００１２】そして、筐体の内面を凹凸面に形成するこ
とにより、筐体の吸熱面積を増加させることができるた
め、実装構造体としての放熱性能を高めることができ
る。
とにより、筐体の吸熱面積を増加させることができるた
め、実装構造体としての放熱性能を高めることができ
る。
【００１３】また、筐体の外面を凹凸面に形成すること
により、筐体の放熱面積を増加させることができるた
め、吸熱効率を高めて、実装構造体としての放熱性能を
高めることができる。
により、筐体の放熱面積を増加させることができるた
め、吸熱効率を高めて、実装構造体としての放熱性能を
高めることができる。
【００１４】
【発明の実施の形態】図１は本発明の一実施形態である
半導体装置の実装構造体を示しており、（ａ）は一部省
略正面断面図、（ｂ）は半導体装置の斜視図である。図
２（ａ）、（ｂ）は半導体装置の製造途中を示す各正面
断面図である。
半導体装置の実装構造体を示しており、（ａ）は一部省
略正面断面図、（ｂ）は半導体装置の斜視図である。図
２（ａ）、（ｂ）は半導体装置の製造途中を示す各正面
断面図である。
【００１５】本実施形態において、本発明に係る半導体
装置の実装構造体は、パーソナルコンピュータ（以下、
コンピュータという。）に使用されるものとして構成さ
れており、その半導体装置はボール・グリッド・アレー
形パッケージを備えている半導体集積回路装置（以下、
ＢＧＡ・ＩＣという。）１０として構成されている。ま
た、このＢＧＡ・ＩＣ１０は機能的には高い放熱性能が
要求されるメモリーＩＣとして構成されている。そし
て、ＢＧＡ・ＩＣ１０はペレットと、基板と、樹脂封止
体とを備えている。
装置の実装構造体は、パーソナルコンピュータ（以下、
コンピュータという。）に使用されるものとして構成さ
れており、その半導体装置はボール・グリッド・アレー
形パッケージを備えている半導体集積回路装置（以下、
ＢＧＡ・ＩＣという。）１０として構成されている。ま
た、このＢＧＡ・ＩＣ１０は機能的には高い放熱性能が
要求されるメモリーＩＣとして構成されている。そし
て、ＢＧＡ・ＩＣ１０はペレットと、基板と、樹脂封止
体とを備えている。
【００１６】本実施形態において、ペレット１１はシリ
コンウエハが用いられて正方形の薄板形状の小片に形成
されており、そのアクティブエリアには高集積度のメモ
リー素子を含む集積回路（以下、集積回路という。）が
作り込まれている。集積回路が作り込まれたアクティブ
エリアは、ペレット１１の一主面側に位置されており、
そのアクティブエリア側の主面（以下、第１主面という
ことがある。）の周辺部には、集積回路を外部に電気的
に引き出すための電極パッド１２が複数個、周方向に間
隔を置かれて配設されている。各電極パッド１２には後
記する接続端子を形成するための半田バンプ１３がそれ
ぞれ突設されており、半田バンプ１３は半田材料が用い
られて半球形状に形成されている。
コンウエハが用いられて正方形の薄板形状の小片に形成
されており、そのアクティブエリアには高集積度のメモ
リー素子を含む集積回路（以下、集積回路という。）が
作り込まれている。集積回路が作り込まれたアクティブ
エリアは、ペレット１１の一主面側に位置されており、
そのアクティブエリア側の主面（以下、第１主面という
ことがある。）の周辺部には、集積回路を外部に電気的
に引き出すための電極パッド１２が複数個、周方向に間
隔を置かれて配設されている。各電極パッド１２には後
記する接続端子を形成するための半田バンプ１３がそれ
ぞれ突設されており、半田バンプ１３は半田材料が用い
られて半球形状に形成されている。
【００１７】また、ペレット１１のアクティブエリアと
反対側の主面（以下、第２主面ということがある。）お
よび４枚の側面には、黒色面１４が形成されている。黒
色面１４はペレット１１の第２主面および側面に黒色イ
ンク等を被着することによって形成されている。
反対側の主面（以下、第２主面ということがある。）お
よび４枚の側面には、黒色面１４が形成されている。黒
色面１４はペレット１１の第２主面および側面に黒色イ
ンク等を被着することによって形成されている。
【００１８】他方、ＢＧＡ・ＩＣ１０の基板１５は本体
１６を備えている。この本体１６はアルミナ・セラミッ
ク等の絶縁材料が用いられてペレット１１よりも充分に
大きな正方形の平板形状にされている。本体１６の一主
面（以下、上面とする。）には多数個のＣＣＢ用パッド
（以下、パッドという。）１７が、前記ペレット１１に
突設された各半田バンプ１３にそれぞれ対応するように
配列されて形成されている。パッド１７の表面は前記し
た半田バンプ１３との半田濡れ性を確保し得るように表
面処理（図示せず）が施されている。
１６を備えている。この本体１６はアルミナ・セラミッ
ク等の絶縁材料が用いられてペレット１１よりも充分に
大きな正方形の平板形状にされている。本体１６の一主
面（以下、上面とする。）には多数個のＣＣＢ用パッド
（以下、パッドという。）１７が、前記ペレット１１に
突設された各半田バンプ１３にそれぞれ対応するように
配列されて形成されている。パッド１７の表面は前記し
た半田バンプ１３との半田濡れ性を確保し得るように表
面処理（図示せず）が施されている。
【００１９】また、本体１６の下面にはパッド１７と対
応する数の外部端子１９が本体１６の全面にわたって均
一なマトリクス状に配列されており、各外部端子１９は
各パッド１７に互いに電気的に独立するように各電気配
線１８を介して接続されている。各外部端子１９にはＢ
ＧＡ・ＩＣ１０を後記するマザーボードに実装するため
の実装用バンプ２０が半田材料を用いられて半球形状に
形成されている。
応する数の外部端子１９が本体１６の全面にわたって均
一なマトリクス状に配列されており、各外部端子１９は
各パッド１７に互いに電気的に独立するように各電気配
線１８を介して接続されている。各外部端子１９にはＢ
ＧＡ・ＩＣ１０を後記するマザーボードに実装するため
の実装用バンプ２０が半田材料を用いられて半球形状に
形成されている。
【００２０】以上のように構成された基板１５には前記
構成に係るペレット１１が、接続端子形成工程において
ＣＣＢによって機械的かつ電気的に接続される。すなわ
ち、図２（ａ）に示されているように、ペレット１１の
各半田バンプ１３が基板１５の各パッド１７にそれぞれ
整合するフェイスダウン状態にて、ペレット１１は基板
１５に位置合わせされるとともに、フラックスまたは半
田クリーム（図示せず）によって仮接着される。この
後、不活性ガス（例えば、窒素ガス）雰囲気の加熱炉等
による適当なリフロー処理が実施されることによって、
各半田バンプ１３は予め設定された温度で同時に溶融さ
れる。このリフロー処理によって、各半田バンプ１３に
よる各接続端子２１が図２（ｂ）に示されているように
それぞれ同時に形成される。この接続端子２１群の形成
によってペレット１１と基板１５との結合体であるＢＧ
Ａ・ＩＣ１０が製造されたことになる。
構成に係るペレット１１が、接続端子形成工程において
ＣＣＢによって機械的かつ電気的に接続される。すなわ
ち、図２（ａ）に示されているように、ペレット１１の
各半田バンプ１３が基板１５の各パッド１７にそれぞれ
整合するフェイスダウン状態にて、ペレット１１は基板
１５に位置合わせされるとともに、フラックスまたは半
田クリーム（図示せず）によって仮接着される。この
後、不活性ガス（例えば、窒素ガス）雰囲気の加熱炉等
による適当なリフロー処理が実施されることによって、
各半田バンプ１３は予め設定された温度で同時に溶融さ
れる。このリフロー処理によって、各半田バンプ１３に
よる各接続端子２１が図２（ｂ）に示されているように
それぞれ同時に形成される。この接続端子２１群の形成
によってペレット１１と基板１５との結合体であるＢＧ
Ａ・ＩＣ１０が製造されたことになる。
【００２１】このＢＧＡ・ＩＣ１０において、ペレット
１１は基板１５に接続端子２１群によって機械的に接続
された状態になるとともに、その集積回路が基板１５の
各外部端子１９に各電極パッド１２、接続端子２１、パ
ッド１７および電気配線１８を介して電気的に接続され
た状態になる。
１１は基板１５に接続端子２１群によって機械的に接続
された状態になるとともに、その集積回路が基板１５の
各外部端子１９に各電極パッド１２、接続端子２１、パ
ッド１７および電気配線１８を介して電気的に接続され
た状態になる。
【００２２】このようにして接続端子２１群によって機
械的かつ電気的に接続されたペレット１１と基板１５と
の対向面間には、薄い空間２２が各接続端子２１の高さ
によって形成される。この薄い空間２２は面積がペレッ
ト１１と等しく高さが接続端子２１と等しく、床面から
天井面の高さが平面面積よりもきわめて広い状態になっ
ている。そして、この薄い空間２２には接続端子２１群
を補強するための樹脂層２３がポッティング法によって
形成される。すなわち、補強用樹脂層２３はエポキシ樹
脂を主成分とする液状の封止樹脂材料が基板本体１６上
のペレット１１の薄い空間２２に全体的に均一になるよ
うに充填された後、硬化されることにより、成形され
る。この補強用樹脂層２３は接続端子２１群を完全に包
囲した状態になっているため、接続端子２１群およびペ
レット１１のアクティブエリアを樹脂封止した状態にな
っている。
械的かつ電気的に接続されたペレット１１と基板１５と
の対向面間には、薄い空間２２が各接続端子２１の高さ
によって形成される。この薄い空間２２は面積がペレッ
ト１１と等しく高さが接続端子２１と等しく、床面から
天井面の高さが平面面積よりもきわめて広い状態になっ
ている。そして、この薄い空間２２には接続端子２１群
を補強するための樹脂層２３がポッティング法によって
形成される。すなわち、補強用樹脂層２３はエポキシ樹
脂を主成分とする液状の封止樹脂材料が基板本体１６上
のペレット１１の薄い空間２２に全体的に均一になるよ
うに充填された後、硬化されることにより、成形され
る。この補強用樹脂層２３は接続端子２１群を完全に包
囲した状態になっているため、接続端子２１群およびペ
レット１１のアクティブエリアを樹脂封止した状態にな
っている。
【００２３】以上のようにして製造され構成されたＢＧ
Ａ・ＩＣ１０はマザーボード２４に他の電子部品や電子
装置（図示せず）と共に実装される。ＢＧＡ・ＩＣ１０
のマザーボード２４への実装に際して、マザーボード２
４の実装面に形成された各ランド２５にＢＧＡ・ＩＣ１
０下面の各実装用バンプ２０がそれぞれ整合されてリフ
ロー半田付け処理されることにより、各実装用接続端子
２６がそれぞれ形成される。ＢＧＡ・ＩＣ１０はこの実
装用接続端子２６群によってマザーボード２４に機械的
かつ電気的に接続された状態になる。
Ａ・ＩＣ１０はマザーボード２４に他の電子部品や電子
装置（図示せず）と共に実装される。ＢＧＡ・ＩＣ１０
のマザーボード２４への実装に際して、マザーボード２
４の実装面に形成された各ランド２５にＢＧＡ・ＩＣ１
０下面の各実装用バンプ２０がそれぞれ整合されてリフ
ロー半田付け処理されることにより、各実装用接続端子
２６がそれぞれ形成される。ＢＧＡ・ＩＣ１０はこの実
装用接続端子２６群によってマザーボード２４に機械的
かつ電気的に接続された状態になる。
【００２４】ＢＧＡ・ＩＣ１０が実装されたマザーボー
ド２４はコンピュータの筐体２７に挿入されて固定され
る。筐体２７は厚さの薄い箱形状に形成されており、そ
の内面には黒色面２８が全体的に形成されている。黒色
面２８は黒色の塗料等を被着することにより形成するこ
とができる。
ド２４はコンピュータの筐体２７に挿入されて固定され
る。筐体２７は厚さの薄い箱形状に形成されており、そ
の内面には黒色面２８が全体的に形成されている。黒色
面２８は黒色の塗料等を被着することにより形成するこ
とができる。
【００２５】次に、本実施形態の作用および効果を説明
する。マザーボード２４に実装されたＢＧＡ・ＩＣ１０
が筐体２７の内部で稼働されてペレット１１が発熱した
場合に、ペレット１１の第２主面および側面が黒色面１
４に形成されているため、ペレット１１の熱は筐体２７
の空中へ効率よく放出される。そして、筐体２７の内面
が黒色面２８に形成されているため、ペレット１１から
の放熱は筐体２７に効率よく吸収される。したがって、
ペレット１１の発熱は筐体２７に効率よく放出させるこ
とができる。
する。マザーボード２４に実装されたＢＧＡ・ＩＣ１０
が筐体２７の内部で稼働されてペレット１１が発熱した
場合に、ペレット１１の第２主面および側面が黒色面１
４に形成されているため、ペレット１１の熱は筐体２７
の空中へ効率よく放出される。そして、筐体２７の内面
が黒色面２８に形成されているため、ペレット１１から
の放熱は筐体２７に効率よく吸収される。したがって、
ペレット１１の発熱は筐体２７に効率よく放出させるこ
とができる。
【００２６】他方、ペレット１１の上側には気密封止体
のキャップや放熱フィン等の構造物が無いため、筐体２
７の高さはＢＧＡ・ＩＣ１０の略全高まで低く設定する
ことができて薄く構成することができる。また、ＢＧＡ
・ＩＣ１０のペレット１１と基板１５との間には補強用
樹脂層２３が形成されていることにより、接続端子２１
群およびペレット１１のアクティブエリアが樹脂封止さ
れているため、ＢＧＡ・ＩＣ１０を全体的に気密封止し
なくとも耐湿性は維持することができる。
のキャップや放熱フィン等の構造物が無いため、筐体２
７の高さはＢＧＡ・ＩＣ１０の略全高まで低く設定する
ことができて薄く構成することができる。また、ＢＧＡ
・ＩＣ１０のペレット１１と基板１５との間には補強用
樹脂層２３が形成されていることにより、接続端子２１
群およびペレット１１のアクティブエリアが樹脂封止さ
れているため、ＢＧＡ・ＩＣ１０を全体的に気密封止し
なくとも耐湿性は維持することができる。
【００２７】図３は本発明の他の実施形態である半導体
装置の実装構造体を示す各一部省略正面断面図であり、
（ａ）は実施形態２を、（ｂ）は実施形態３をそれぞれ
示している。
装置の実装構造体を示す各一部省略正面断面図であり、
（ａ）は実施形態２を、（ｂ）は実施形態３をそれぞれ
示している。
【００２８】図３（ａ）に示されている実施形態２が前
記実施形態１と相違する点は、筐体２７内面の黒色面２
８がさらに凹凸面２９に形成されている点にある。本実
施形態２によれば、筐体２７内面の黒色面２８が凹凸面
２９に形成されていることにより、筐体２７の吸熱面積
が増加されるため、筐体２７しいては実装構造体全体と
しての放熱性能を高めることができる。
記実施形態１と相違する点は、筐体２７内面の黒色面２
８がさらに凹凸面２９に形成されている点にある。本実
施形態２によれば、筐体２７内面の黒色面２８が凹凸面
２９に形成されていることにより、筐体２７の吸熱面積
が増加されるため、筐体２７しいては実装構造体全体と
しての放熱性能を高めることができる。
【００２９】図３（ｂ）に示されている実施形態３が前
記実施形態１と相違する点は、筐体２７の外面に凹凸面
３０が形成されている点にある。本実施形態３によれ
ば、筐体２７の外面に凹凸面３０が形成されていること
により、筐体２７の放熱面積が増加されて筐体２７が冷
却され易くなるため、その分、筐体２７の吸熱効率を高
めて、筐体２７しいては実装構造体全体としての放熱性
能を高めることができる。
記実施形態１と相違する点は、筐体２７の外面に凹凸面
３０が形成されている点にある。本実施形態３によれ
ば、筐体２７の外面に凹凸面３０が形成されていること
により、筐体２７の放熱面積が増加されて筐体２７が冷
却され易くなるため、その分、筐体２７の吸熱効率を高
めて、筐体２７しいては実装構造体全体としての放熱性
能を高めることができる。
【００３０】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は前記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３１】例えば、パッケージ構造は、ボール・グリ
ッド・アレー（ＢＧＡ）パッケージに限らず、チップ・
オン・ボード形パッケージ等のパッケージを使用するこ
とができるし、フリップ・チップ等のベアチップ直接組
み込み技術等を使用することができる。また、ペレット
の平面形状は正方形に限らず、長方形でもよい。
ッド・アレー（ＢＧＡ）パッケージに限らず、チップ・
オン・ボード形パッケージ等のパッケージを使用するこ
とができるし、フリップ・チップ等のベアチップ直接組
み込み技術等を使用することができる。また、ペレット
の平面形状は正方形に限らず、長方形でもよい。
【００３２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータに使用される半導体装置の実装構造体に適用した
場合について説明したが、それに限定されるものではな
く、通信機器やその他の電気製品等の半導体装置の実装
構造体装置全般に適用することができる。特に、本発明
は、高い放熱性能および薄型化が要求される半導体装置
の実装構造体に利用して優れた効果が得られる。
なされた発明をその背景となった利用分野であるコンピ
ュータに使用される半導体装置の実装構造体に適用した
場合について説明したが、それに限定されるものではな
く、通信機器やその他の電気製品等の半導体装置の実装
構造体装置全般に適用することができる。特に、本発明
は、高い放熱性能および薄型化が要求される半導体装置
の実装構造体に利用して優れた効果が得られる。
【００３３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
的なものによって得られる効果を簡単に説明すれば、次
の通りである。
【００３４】半導体ペレットの接続端子群側の主面を除
く表面を黒に着色することにより、半導体ペレットの発
熱を効率よく放出させることができ、かつまた、筐体の
内面を黒に着色することにより、半導体ペレットからの
放熱を筐体に効率よく吸収させることができるため、半
導体ペレットの発熱を筐体に効率よく放出させることが
できる。また、半導体ペレットの上側には構造物が無い
ため、筐体を薄く構成することができる。
く表面を黒に着色することにより、半導体ペレットの発
熱を効率よく放出させることができ、かつまた、筐体の
内面を黒に着色することにより、半導体ペレットからの
放熱を筐体に効率よく吸収させることができるため、半
導体ペレットの発熱を筐体に効率よく放出させることが
できる。また、半導体ペレットの上側には構造物が無い
ため、筐体を薄く構成することができる。
【図１】本発明の一実施形態である半導体装置の実装構
造体を示しており、（ａ）は一部省略正面断面図、
（ｂ）は半導体装置の斜視図である。
造体を示しており、（ａ）は一部省略正面断面図、
（ｂ）は半導体装置の斜視図である。
【図２】（ａ）、（ｂ）は半導体装置の製造途中を示す
各正面断面図である。
各正面断面図である。
【図３】本発明の他の実施形態である半導体装置の実装
構造体をそれぞれ示す各一部省略正面断面図であり、
（ａ）は実施形態２を、（ｂ）は実施形態３をそれぞれ
示している。
構造体をそれぞれ示す各一部省略正面断面図であり、
（ａ）は実施形態２を、（ｂ）は実施形態３をそれぞれ
示している。
１０…ＢＧＡ・ＩＣ（半導体装置）、１１…ペレット
（半導体ペレット）、１２…電極パッド、１３…半田バ
ンプ、１４…ペレット側の黒色面、１５…基板、１６…
本体、１７…ＣＣＢ用パッド（パッド）、１８…電気配
線、１９…外部端子、２０…実装用バンプ、２１…接続
端子、２２…薄い空間、２３…補強用樹脂層、２４…マ
ザーボード、２５…ランド、２６…実装用接続端子、２
７…筐体、２８…筐体側の黒色面、２９…凹凸面、３０
…凹凸面。
（半導体ペレット）、１２…電極パッド、１３…半田バ
ンプ、１４…ペレット側の黒色面、１５…基板、１６…
本体、１７…ＣＣＢ用パッド（パッド）、１８…電気配
線、１９…外部端子、２０…実装用バンプ、２１…接続
端子、２２…薄い空間、２３…補強用樹脂層、２４…マ
ザーボード、２５…ランド、２６…実装用接続端子、２
７…筐体、２８…筐体側の黒色面、２９…凹凸面、３０
…凹凸面。
Claims (3)
- 【請求項１】 半導体ペレットが基板の一主面にバンプ
から形成された接続端子によって機械的かつ電気的に接
続されているとともに、半導体ペレットと基板との間に
接続端子群によって形成された薄い空間に補強用樹脂層
が形成されている半導体装置が、筐体の内部に実装され
ており、 前記半導体ペレットの接続端子群を形成された側の主面
を除く表面が黒に着色されているとともに、前記筐体の
内面が黒に着色されていることを特徴とする半導体装置
の実装構造体。 - 【請求項２】 前記筐体の内面が凹凸面に形成されてい
ることを特徴とする請求項１に記載の半導体装置の実装
構造体。 - 【請求項３】 前記筐体の外面が凹凸面に形成されてい
ることを特徴とする請求項１または請求項２に記載の半
導体装置の実装構造体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101898A JPH09275169A (ja) | 1996-04-01 | 1996-04-01 | 半導体装置の実装構造体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8101898A JPH09275169A (ja) | 1996-04-01 | 1996-04-01 | 半導体装置の実装構造体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275169A true JPH09275169A (ja) | 1997-10-21 |
Family
ID=14312745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8101898A Pending JPH09275169A (ja) | 1996-04-01 | 1996-04-01 | 半導体装置の実装構造体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275169A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867968B2 (en) | 2001-12-26 | 2005-03-15 | Denso Corporation | Electronic control unit |
| US7078265B2 (en) | 2002-11-22 | 2006-07-18 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device having a heat radiation layer including forming scribe lines and dicing |
-
1996
- 1996-04-01 JP JP8101898A patent/JPH09275169A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867968B2 (en) | 2001-12-26 | 2005-03-15 | Denso Corporation | Electronic control unit |
| US7078265B2 (en) | 2002-11-22 | 2006-07-18 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device having a heat radiation layer including forming scribe lines and dicing |
| US7696009B2 (en) | 2002-11-22 | 2010-04-13 | Oki Semiconductor Co., Ltd. | Method for fabricating a semiconductor device having a heat radiation layer |
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