KR20090031289A - 플립 칩 구조물 및 그 제조방법 - Google Patents

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비. 가메즈 산체즈 아밀카
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

플립 칩 구조물은 기판 표면 위로 형성된 유리 스탠드-오프들(stand-offs)을 포함한다. 전도성 층은 유리 스탠드-오프들 위로 형성되어 다음 높이의 어셈블리에 부착되도록 구성된다. 일 실시 예에 있어서, 광 유리 처리는 유리 스탠드-오프들을 형성하도록 사용된다.
플립, 칩, 구조물, 스탠드-오프(stand-offs), 범프(bumps), 전자 패키지, 반도체 장치, 어셈블리, 기판

Description

플립 칩 구조물 및 그 제조방법{FLIP CHIP STRUCTURE AND METHOD OF MANUFACTURE}
본 발명은 일반적으로 전자 장치들, 더욱 상세하게는 전자 패키지 및 그 제조방법에 관한 것이다.
플립 칩 마이크로전자 어셈블리는 칩 또는 다이 접속 패드 상에 형성된 전도성 범프들(bumps)을 사용하여 겉을 아래로 한(face-down)(즉, "뒤집힌(flipped)") 전자 부품들을 기판, 회로기판 또는 캐리어 위로 연결한 직접 전기 연결부이다. 이에 비해서, 종래 기술인 와이어 본딩은 각각의 칩 접속 패드에 대한 와이어 연결부를 갖는 겉을 위로 한(face-up) 칩들을 사용한다. 플립 칩 패키징(packaging)은 크기, 성능, 유연성, 신뢰성 및 가격을 포함하여 종래의 패키지를 능가하는 여러 가지 장점들을 갖는다.
통상적으로, 플립 칩 부품들은 반도체 장치들이며, 제조업자들은 수동 필터, 검파기 어레이 및 센서장치와 같은 부품들에 대해 상기 기술을 이용한다. 플립 칩은 칩이 전도성 범프들에 의해서 기판, 보드 또는 캐리어 상에 직접적으로 부착되기 때문에 보다 서술적인 용어인 직접실장(Direct Chip Attach; DCA)으로서 언급된 다.
플립 칩 장치들에 있어서, 전도성 범프들은 몇가지 기능들을 수행한다. 전기적으로, 범프들은 칩으로부터 기판에 이르는 전도성 경로를 제공한다. 열적으로, 범프들은 칩으로부터 기판으로 열을 전달하도록 열 전도 경로를 제공한다. 기계적으로, 범프들은 칩과 기판 사이에서 물리적인 마운트(mount)의 일부가 된다. 또한, 범프들은 칩과 기판 전도체 사이에서의 전기적 접촉을 방지하는 스페이서 또는 격리 절연기 특징을 제공한다.
플립 칩 장치들의 제조과정에는 3개의 일반적인 단계들이 있다. 이 단계들은 칩이나 웨이퍼를 범핑(bumping)하는 단계, 범핑된 칩을 보드나 기판에 부착하는 단계, 그리고 대부분의 경우에 있어서 칩 아래의 잔여 공간을 부전도성 재료로 채우는 단계를 포함한다. 본 발명은 범핑의 제 1 일반적 단계에 관한 것이다.
플립 칩 범프들을 형성하는 종래의 방법은 솔더 범핑, 도금 범핑, 스터드 범핑 및 접착제 범핑을 포함한다. 솔더 범핑공정에서는 스퍼터링, 도금 혹은 다른 수단에 의해서 접속 패드 위로 언더 범프 메탈리제이션(UBM)을 위치시키는 것이 우선 필요하다. 전도성 솔더 범프들은 증착, 전기도금, 스크린 프린팅 솔더 페이스트 또는 니들-증착(needle-depositing)에 의해서 UBM 위로 증착된다.
도금 범프 기술에 있어서, 자연산화막들을 제거하고 접속 패드위로 전도성 금속 범프들을 도금하도록 습식 화학공정들이 사용된다. 예를 들면, 도금된 니켈-금 범프들은 예를 들어 알루미늄을 포함하는 접속 패드의 무전해 니켈 도금에 의해서 형성된다. 원하는 두께의 니켈을 도금한 후에, 몰입 금 층이 보호를 목적으로 추가된다.
스터드 범프 공정에서는, 변형된 표준 와이어 본딩 기술이 통상적인 금 와이어와 함께 사용된다. 이 기술은 구를 형성하도록 금 와이어의 단부를 용융시켜서 와이어 본딩을 위한 금 볼을 만든다. 금 볼은 와이어 본드의 첫번째 부분으로서 칩 접속 패드에 부착된다. 와이어 본드 대신에 금 범프를 형성하기 위해서, 볼을 칩 접속 패드에 부착시킨 후에 와이어를 절단시키도록 와이어 본더들이 변형된다.
접착제 범프 플립 칩 공정에 있어서, 칩 접속 패드위에 놓인 UBM 층상에 전도성 접착제 범프들을 형성하기 위해서 스텐실이 사용된다. 경화된 접착제가 전도성 범프로서 작용한다. 칩을 다음 높이의 어셈블리에 부착시키기 위해서 전도성 접착제의 추가적인 층이 사용된다.
상기 설명을 통해서 알 수 있는 바와 같이, 플립 칩 전도성 범프들을 형성하기 위한 여러 가지 종래의 방법들은 고비용의 처리 단계들과 고비용의 추가 재료들을 채용하고 있다. 또한, 이러한 처리 단계들은 추가적이고 복잡한 웨이퍼 취급 단계들을 채용하고 있는데, 이들은 웨이퍼 파손 및/또는 손상을 초래할 수 있어서 결국에는 생산성을 저해시키고 장치 성능에 손해를 입히게 된다. 또한, 종래의 공정에서 사용된 많은 제조 단계들은 환경적으로 제한적이고 유해한 화학제품들을 사용한다.
따라서, 위에서 언급한 종래 기술의 문제점들을 극복할 수 있으며 경제성이 있고 신뢰성이 있는 범프 구조물 및 그 제조방법이 필요하다.
이해를 돕기 위해서, 도면들에 있는 요소들은 실제 크기로 나타낸 것이 아니며, 도면 전체를 통해서 유사한 참조부호들은 동일하거나 유사한 요소들을 나타내도록 사용되었다. 또한, 비록 본 발명은 하기에서 반도체 다이오드 구성과 관련하여 설명하고 있지만, 본 발명은 수동 부품들, 필터들, 검파기 어레이들, 센서 부품들, 집적회로 부품들 등, 또는 플립 칩 부착 어셈블리 기술과 양립할 수 있는 소정 구조물을 포함하는 다른 전자장치들에 적합함을 알 수 있을 것이다.
본 발명에 따르면, 경제성이 있고 신뢰성이 있는 범프 구조물 및 그 제조방 법이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 플립 칩 장치, 직접실장 장치, 전자장치 또는 반도체 장치(10)의 단면도이다. 이 실시 예에 있어서, 장치(10)는 양방향 과도전압 억제 다이오드(TVS)를 포함한다. 장치(10)는 제 1 전도성 타입(즉, n-타입)의 반도체 기판(11), 및 상기 제 1 전도성 타입에 반대되는 제 2 전도성 타입(즉, p-타입)의 한쌍의 이격된 도핑 영역(13)을 포함한다. 일 실시 예에 있어서, 기판(11)은 실리콘, III-V족 재료, IV-IV족 재료 등과 같은 적당한 반도체 재료를 포함한다. 기판(11)은 도 1에 도시된 바와 같이 2개의 반대쪽 주 표면들(14,16)을 더 포함하며, 이때 도핑 영역(13)은 표면(14)으로부터 연장된다. 표면(16)은 정렬 구조물(17)을 갖는 것으로 도시되어 있는데, 이것은 본 발명에 따른 장치(10)의 특징들을 형성하기 위한 하나의 방법에서 사용된다. 이것은 하기에서 더욱 상세히 설명될 것이다. 다른 실시 예들에 있어서 기판(11)은 플립 칩 응용을 위해 구성된 세라믹 재료나 다른 재료를 포함하는 것을 알 수 있을 것이다.
장치(10)는 표면(14) 위에 형성된 부동태층(21)을 더 포함하고, 도핑 영역(13) 위에 윈도(windows) 혹은 개구부(23)를 형성하도록 패터닝된다. 윈도(23)는 부동태층(21)을 통해서 접촉 구조물을 위한 도핑 영역(13)으로의 접근을 제공한다. 일 실시 예에 있어서, 부동태층(21)은 열적 산화물을 포함한다. 부동태층(21)은 다른 횟수로 형성된 몇몇의 부동태층으로 이루어질 수 있음을 이해할 수 있을 것이다. 예를 들면, 초기 패시베이션이 형성되고, 도핑 영역(13)을 형성하도록 사용된 패턴으로 패터닝된다. 예를 들어 도판트가 기판(11) 내로 도입된 후에 고온 확산단계 동안에 도핑 영역(13)이 형성되는 경우 추가적인 부동태층들이 추가될 것이다. 이러한 실시 예에 있어서, 장치(10)는 기판(11)의 부분들을 노출시키도록 부동태층(21)에 형성된 윈도나 개구부(26)를 더 포함한다. 이 실시 예에 있어서, 개구부들(26)은 능동장치(즉, 도핑 영역(13))로부터 격리 혹은 이격된다. 즉, 이들은 능동장치들 위로 직접 위치하지 않는다.
본 발명에 따르면, 유리, 패시베이션 유리, 오프셋 유리 또는 패터닝된 유리 범프들, 마운드(mound) 또는 스탠드-오프(stand-offs)(28)가 기판(11) 위에 그리고 윈도(26) 내에 형성된다. 유리 범프들(28)은 예를 들어 기초 산화물로 융합된 실리카로 이루어진다. 종래의 플립 칩 범프들에 비해서, 스탠드-오프 또는 범프들(28)은 전도성을 갖지 않는다. 일 실시 예에 있어서, 유리 범프들(28)은 포토레지스트와 같은 감광성 부품으로 처리된 유리를 사용하여 형성된다. 그러한 유리들은 "광 유리(photo glasses)"로서 언급된다.
광 유리는 GP220 파우더 패시베이션 유리와 같은 상업적으로 유용한 파우더 유리를 종래의 액체 포토레지스트와 혼합하여 형성된다. GP220 파우더 유리는 일본 시가(Shiga) 소재의 Nippon Electric Glass Co. Ltd에 의해서 시판중이다. 일 실시 예에 있어서, 광 유리 혼합물은 분말화된 유리, 네가티브 포토 레지스트 및 용매(즉, 크실렌)를 결합하여 제조된다. 광 유리를 위한 결합 성분들은 균일한 혼합물을 형성하도록 혼합된다. 균일한 혼합물은 아래에서 더 설명하는 바와 같이 기판 위로 도포된다. 광 유리 성분에 대한 보다 상세한 설명은, 1988년 3월 22일자로 Franco N. Sechi 등에게 허여된 미국특허번호 제4,732,838호에 제공되어 있으며, 상기 미국특허는 여기에서는 참조로서 통합된 것이다. 반도체 처리에 있어서, 광 유리들은 매우 높은 전압(>250V) 정류기, 사이리스터, 및 양극성 트랜지스터 장치에서 pn접합을 부동태화하기 위해서 통상적으로 사용된다. 그러한 장치는 종래의 겉을 위로 하는 패키징 기술을 사용하여 패키지된다.
유리 범프들(28)은 스탠드-오프나 물리적인 분리 특성을 제공하여 장치(10)가 플립 칩 장착에 적합해지도록 본 발명에서 구성된다. 범프들(28)은 유리를 포함하므로, 범프들(28)은 기판(11)의 열팽창 계수와 거의 부합하는 열팽창 계수를 가지며, 이에 의해서 특히 장치(10)가 다음 높이의 어셈블리에 부착되는 경우에 장치(10)의 스트레스를 줄일 수 있게 된다. 이러한 실시 예에 있어서, 윈도(26)는 액체 유리 재료가 사용되는 경우에 형성될 유리 범프들(28)을 위한 가용성이 된 표면들을 제공하도록 기판(11)의 부분들을 노출시킨다. 일 실시 예에 있어서, 윈도(26)는 가로 0.140mm에 세로 0.240mm이다.
다음 설명에서는 광 유리를 사용하여 유리 범프들(28)을 형성하기 위한 적당한 공정 흐름의 예를 제공한다. 일단 윈도(26)가 형성되면, 층 광 유리는 예를 들어 스핀 코팅 기술을 사용하여 증착된다. 이러한 실시 예에 따르면, 유리 범프들(28)은 약 0.020mm 내지 약 0.040mm의 목표 높이를 갖는다. 이러한 목표 두께범위를 지지하기 위해서, 약 0.020mm 내지 약 0.060mm 범위의 광 유리 층이 스핀 공정 동안에 증착된다. 광 유리 층은 소프트 베이크 공정(soft bake process)을 거치며(즉, 질소분위기하에서 80∼90℃의 온도로 15∼45분 유지), 다음에는 원하는 포 토마스크 패턴을 사용하여 패터닝된다.
광 유리 층을 통해서 포토 마스크를 직접적으로 정렬시키는 것은 어렵기 때문에, 이중의 측 광-정렬 공구와 함께 주 표면(16)에 있는 정렬 특징들(17)이 광 유리 층을 패터닝하도록 사용된다. 예를 들면, 이러한 조립 단계에는 Karl Suss 이중-측 광-정렬이 적당하다. 예를 들면, 정렬 특성이나 마스크(17)는 초기 조립단계에서 표면(16) 상에 형성되고, 반대쪽 표면(14)에 있는 광 유리 재료를 패터닝하기 위하여 적당한 광 마스크를 정렬시키도록 사용된다. 일 실시 예에 있어서, 기판(11)은 마스크(17)가 표면(16) 상에 형성되기 전에 제조 공정중 초기에서 랩핑(lapping)이나 그라인딩 기술을 사용하여 원하는 최종 두께로 얇게 가공된다. 이러한 방식의 마스크(17)는 마감되는 경우에 장치(10)에 남아있게 되는데, 마스크(17)는 식별을 위한 유용한 정보를 포함하게 될 것이다.
다음 단계에서와 같이, 패터닝된 광 유리는 다른 소프트 베이크 공정을 거친다음 전개된다. 다음에는, 전개된 광 유리 층은 하드 베이크 단계(hard bake step)(즉, 120∼160℃의 온도에서 15∼45분 동안 유지)를 거친 다음 예를 들어 11:1 HF 식각제를 사용하여 세척된다. 끝으로, 광 유리는 유리 범프들(28)을 생성하기 위해서 다단계 소성 공정(즉, 산소분위기하에서 400∼530℃의 온도로 약 35분동안 유지하는 예비소성 단계; 질소/산소 분위기하에서 700∼830℃의 온도로 약 30분 동안 유지하는 소성단계)을 거치게 된다. 큰 두께를 갖는 유리 범프들(28)에 대하여, 광 유리 층들의 두꺼운 혹은 다중의 코팅들이 사용된다.
장치(10)는 유리 범프들(28) 위로 형성된 전도성 층 또는 층들(31)을 더 포 함하며, 이 실시 예에 있어서 이는 도전성 경로를 제공하도록 도핑 영역(13)에 연결된다. 예를 들면, 전도성 층(31)은 알루미늄층 위에 형성된 솔더 융화성 금속을 갖는 약 0.002mm 내지 약 0.004mm 두께의 제 1 층을 포함한다. 제 1 층(즉, 알루미늄)은 장치(10)가 다음 높이의 어셈블리에 부착되는 경우에 스트레스를 감소시키도록 스트레스 경감 혹은 완충 층으로서 기능한다.
티타늄/니켈/은 라미네이트 또는 크롬/니켈/금 라미네이트와 같은 납땜가능한 금속들은 스트레스 경감층 위에 놓이는 제 2 층으로서 적합하다. 제 2 또는 솔더 융화성 층은 알루미늄층의 전체 위에 위치하거나 아니면 유리 범프들(28) 위의 부분 혹은 그보다 적은 부분(즉, 납땜가능한 재료가 사용되는 경우에 다음 높이의 어셈블리에 대한 결합을 형성하기에 충분한 공간에서)에 놓인다.
임의의 실시 예에 있어서, 부동태층(32)은 장치(10)의 중첩부에 형성되는 반면, 전도층(31)의 나머지 부분들은 유리 범프들(28)에 노출된다. 예를 들어, 부동태층(68)은 저온 산화물 등을 포함한다.
도 2는 장치(10)의 평면도이다. 참조 라인 1-1은 도 1의 단면이 적용되는 위치를 나타낸다. 이 실시 예에 있어서, 유리 마운드(28)는 장치(10)의 2개의 반대쪽 외부 테두리들(101,102)에 인접하여 형성된 긴 직사각형 또는 스트립 형상으로 이루어진다.
도 3은 본 발명의 다른 실시 예에 따른 플립 칩 장치, 직접실장 장치, 전자장치 또는 반도체 장치(30)의 단면도이다. 장치(30)는 장치(30)가 부동태층(21)이나 기판(11) 위에 형성되어 패터닝된 가용성의 완충 또는 접착층이나 패드(37)를 포함하는 것을 제외하고는 장치(10)와 유사하다. 이 실시 예에 있어서, 도 1에 도시된 바와 같은 윈도(26)는 유리 범프들(28)의 형성을 위하여 가용성이 된 표면을 제공하는 대신에 층들(37)을 필요로 하지는 않는다. 예를 들면, 층들(37)은 다결정 반도체 재료나 비정질 반도체 재료로 이루어진다. 일 실시 예에 있어서, 층들(37)은 폴리실리콘이다. 유리 범프들(28)은 초기에 패터닝된 광 유리 재료보다 클 것이며, 유리 소성과정 동안에 유리가 흐르기 때문에 패드(37)보다 클 것이다. 이와는 달리, 치수(길이와 폭)는 패드들(37)의 치수보다 작을 것이다.
도 4는 본 발명에 따른 플립 칩 장치(10)를 예로서 포함하는 패키지 구조물(40)의 단면도이다. 구조물(40)은 장치(10)를 수용하기 위한 결합면(42)을 갖는 전도성 납 프레임 구조물(41)을 포함한다. 솔더 층(43)은 유리 범프들(28) 위에 놓인 전도성 층(31)을 결합 면(42)에 부착시킨다. 솔더 층(43)은 납/주석 또는 에폭시 솔더 재료와 같은 금속 솔더로 이루어진다. 도시된 바와 같이, 유리 범프들(28)은 전도성 층들(31)이 원하는 결합면(42)과 접촉하는 곳을 제외하고는 납 프레임(41)으로부터 장치(10)의 기계적 분리와 전기적 절연을 제공하는 스탠드-오프로서 구성된다. 패키지 구조물(40)은 장치(10)를 부동태화하고 보호하는 성형된 캡슐형 층(44)을 더 포함하며, 이때 납 프레임(41)의 남은 부분(46)은 인쇄회로기판과 같은 다음 높이의 어셈블리에 대한 부착을 위해서 노출된다.
도 5는 인쇄회로기판과 같은 다음 높이의 어셈블리(51)에 직접적으로 부착된 플립 칩 장치(10)의 단면도이다. PC 보드(51)는 장치(10)를 수용하도록 구성된 접속 패드(52)를 구비하고 있다. 솔더 층(53)은 유리 범프들(28) 위에 놓인 전도성 층(31)을 접속 패드(52)에 부착시킨다. 솔더 층(53)은 납/주석 또는 에폭시 솔더 재료와 같은 금속 솔더로 이루어진다. 도시된 바와 같이, 유리 범프들(28)은 전도성 층들(31)이 원하는 결합면(52)과 접촉하는 곳을 제외하고는, 다음 높이의 어셈블리(51)로부터 장치(10)의 기계적 분리와 전기적 절연을 제공하는 스탠드-오프로서 구성된다.
일반적으로, 유리 범프들(28)은 스트레스를 감소시키도록 최적화된 형상으로 이루어지며, 다음 높이의 어셈블리와 관련하여 충분한 기계적인 분리를 제공하고, 플립 칩 구조물을 다음 높이의 어셈블리에 부착시키는 경우에 솔더 유동의 조절과 같은 특성들을 더 제공한다.
도 6 내지 도 11은 본 발명에 따른 유리 범프들(28)의 여러 가지 실시 예들 또는 형상을 보여주는 평면도들이다. 이 실시 예들은 상기한 바와 같은 포토 유리 처리를 사용하고 적절하게 구성된 포토 마스크를 더 사용하여 형성된다. 비록 이러한 예들은 도 1을 통해서 윈도(26)를 구비한 것으로 나타내었지만, 윈도(26)는 도 3에 도시된 바와 같은 패드(37)와 교체될 수 있음을 알 수 있다. 이러한 예들에 도시된 바와 같이, 유리 범프들(28)은 만곡된 단부(도 6 참조)를 갖는 긴 스트라이프 또는 직사각형 형상; 다수의 원형(도 7 참조); 아령 형상(도 8 참조); 아크형상(도 9 및 도 10 참조); 그리고 “E” 자 형상으로 이루어질 수 있다.
유리 범프들(28)은 종래 기술분야에서 사용된 종래의 범프 공정들을 능가하는 몇가지 장점을 제공한다. 예를 들면, 유리 범프들(28)은 전방 단부 웨이퍼 처리단계 동안에 형성되기 때문에 고비용의 외부 후방 단부 범프 처리 단계들의 필요성 이 제거된다. 유리 범프들(28)은 다양한 칩 혹은 패키지 요구조건들을 수용하도록 정확한 범프 위치선정 및 크기화를 가능하게 한다. 또한, 유리 범프들(28)을 형성하는데 있어서 적은 수의 공정 단계들이 요구되고 환경적으로 제약을 덜 받는 재료들이 요구된다. 또한, 유리 범프들(28)은 종래의 범프 구조물에 비해서 기계적인 스트레스 이슈들에 대하여 덜 민감하다.
그러므로, 본 발명에 따라서, 유리 스탠드-오프 또는 범프들을 이용하는 플립 칩 구조물과 그 제조방법이 제공됨이 명백하다. 일 실시 예에 있어서, 광 유리 처리는 유리 범프들을 형성하도록 사용된다.
비록 본 발명은 특정한 실시 예들을 참조하여 설명되었지만, 본 발명을 이러한 설명적인 실시 예들로서 제한하자 하는 것은 아니다. 예를 들면, 제 1 주 표면(14)상에 형성된 트렌치 정렬 특징들은 광-유리 층을 정렬하도록 사용될 것이다. 그러한 트렌치 정렬 특성들은 광-유리 층이 20미크론 두께의 규정을 받는 경우에 약 10 내지 약 20미크론 깊이를 이룬다.
도 1은 본 발명에 따른 플립 칩 구조물의 단면도;
도 2는 도 1에 도시된 구조물의 평면도;
도 3은 본 발명에 따른 다른 플립 칩 구조물의 단면도;
도 4는 도 1에 도시된 플립 칩 구조물을 포함하는 전자 패키지의 단면도;
도 5는 다음 높이의 어셈블리에 부착된 도 1에 도시된 플립 칩 구조물의 단면도; 그리고
도 6 내지 도 11은 본 발명에 따른 다양한 범프 형상 실시 예들의 평면도들이다.

Claims (5)

  1. 플립 칩 장착 구조물로서,
    서로 반대되는 제 1 주 표면과 제 2 주 표면을 갖는 기판;
    상기 제 1 주 표면 위로 형성되고, 유리를 포함하며, 플립 칩 구성에서 상기 기판을 장착하도록 구성된 스탠드-오프(stand-off) 구조물; 그리고
    상기 스탠드-오프 구조물의 적어도 일부분 위로 형성된 제 1 전도성 층을 포함하는 플립 칩 장착 구조물.
  2. 플립 칩 장착을 위한 전자장치의 형성방법으로서,
    서로 반대되는 제 1 주 표면과 제 2 주 표면을 갖는 기판을 제공하는 단계;
    상기 플립 칩 구성에서 상기 기판을 장착하기 위해 구성된 유리 범프(bumps)를 제 1 주 표면 위로 형성하는 단계; 그리고
    다음 높이의 조립체에 부착되도록 구성된 제 1 전도성 층을 상기 유리 범프 위로 형성하는 단계;를 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 유리 범프의 적어도 일부와 상기 제 1 전도성 층의 적어도 일부 사이에 스트레스 경감층을 형성하는 단계; 그리고
    상기 기판의 부분들과 상기 제 1 전도성 층 위로 부동태층을 형성하는 단계 를 더 포함하는 방법.
  4. 플립 칩 구조물의 형성방법으로서,
    서로 반대되는 제 1 주 표면과 제 2 주 표면을 갖는 기판을 제공하는 단계;
    상기 제 1 주 표면에 대하여 간격을 두고 가용성이 된 영역들을 형성하는 단계;
    상기 제 1 주 표면 위로 광 유리의 층을 형성하는 단계;
    상기 구조물의 플립 칩 장착을 위해 구성된 유리 범프들을 상기 가용성이 된 영역들에 대하여 간격을 두고 형성하도록 상기 광 유리의 층을 패터닝하는 단계; 그리고
    상기 유리 범프 구조물의 적어도 일부분 위로 전도성 층을 형성하여 능동장치에 전기적으로 연결하는 단계를 포함하는 플립 칩 구조물의 형성방법.
  5. 제 4 항에 있어서,
    상기 제 1 전도성 층을 다음 높이의 어셈블리에 부착시키는 단계; 그리고
    상기 구조물의 적어도 일부분을 캡슐형으로 에워싸는 단계를 더 포함하는 플립 칩 구조물의 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210034502A (ko) * 2019-09-20 2021-03-30 주식회사 네패스 반도체 패키지 및 이의 제조방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378504B2 (en) 2008-06-30 2013-02-19 Intel Corporation Microelectronic package with self-heating interconnect
US8835976B2 (en) 2012-03-14 2014-09-16 General Electric Company Method and system for ultra miniaturized packages for transient voltage suppressors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4732838A (en) * 1985-12-31 1988-03-22 General Electric Company Method of forming a patterned glass layer over the surface of a substrate
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
US5508228A (en) * 1994-02-14 1996-04-16 Microelectronics And Computer Technology Corporation Compliant electrically connective bumps for an adhesive flip chip integrated circuit device and methods for forming same
US5656547A (en) * 1994-05-11 1997-08-12 Chipscale, Inc. Method for making a leadless surface mounted device with wrap-around flange interface contacts
US5492863A (en) * 1994-10-19 1996-02-20 Motorola, Inc. Method for forming conductive bumps on a semiconductor device
US5874782A (en) * 1995-08-24 1999-02-23 International Business Machines Corporation Wafer with elevated contact structures
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US6189208B1 (en) * 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
DE10016132A1 (de) * 2000-03-31 2001-10-18 Infineon Technologies Ag Elektronisches Bauelement mit flexiblen Kontaktierungsstellen und Verfahren zu dessen Herstellung
US6617702B2 (en) * 2001-01-25 2003-09-09 Ibm Corporation Semiconductor device utilizing alignment marks for globally aligning the front and back sides of a semiconductor substrate
US6930032B2 (en) * 2002-05-14 2005-08-16 Freescale Semiconductor, Inc. Under bump metallurgy structural design for high reliability bumped packages
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
US7060601B2 (en) * 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
JP4281656B2 (ja) * 2004-09-22 2009-06-17 セイコーエプソン株式会社 電子部品の実装構造、電子部品の実装方法、電気光学装置および電子機器
US7364999B2 (en) * 2005-02-04 2008-04-29 Infineon Technologies Ag Method for interconnecting semiconductor components with substrates and contact means

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210034502A (ko) * 2019-09-20 2021-03-30 주식회사 네패스 반도체 패키지 및 이의 제조방법
US11393768B2 (en) 2019-09-20 2022-07-19 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof

Also Published As

Publication number Publication date
US8501612B2 (en) 2013-08-06
KR101457883B1 (ko) 2014-11-04
US20090079093A1 (en) 2009-03-26
HK1128991A1 (en) 2009-11-13
CN101393902A (zh) 2009-03-25
CN101393902B (zh) 2012-03-21

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