CN103178047A - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制作方法。一种半导体器件具有带有多个半导体管芯的半导体晶片。接触焊盘形成在半导体管芯的表面上。半导体管芯被分离以形成围绕半导体管芯的外围区域。密封剂或绝缘材料被沉积在围绕半导体管芯的外围区域中。互连结构形成在半导体管芯和绝缘材料上方。互连结构具有小于半导体管芯上的接触焊盘的I/O密度的I/O密度。衬底具有与互连结构的I/O密度一致的I/O密度。半导体管芯利用将半导体管芯的接触焊盘电连接到衬底的第一导电层的互连结构被安装到衬底。均具有互连结构的多个半导体管芯可以被安装到衬底上。

Description

半导体器件及其制作方法
技术领域
本发明总体上涉及半导体器件，更具体地说，涉及半导体器件以及形成具有扇出互连结构的扩展半导体器件以降低衬底的复杂性的方法。
背景技术
在现代电子产品中通常会发现有半导体器件。半导体器件在电部件的数量和密度上有变化。分立的半导体器件一般包括一种电部件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件通常包括数百到数百万的电部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池、以及数字微镜器件（DMD）。
半导体器件执行多种功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将日光转换成电、以及为电视显示器生成可视投影。在娱乐、通信、功率转换、网络、计算机、以及消费品领域中有半导体器件的存在。在军事应用、航空、汽车、工业控制器、以及办公设备中也有半导体器件的存在。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许通过施加电场或基极电流（base current）或者通过掺杂工艺来操纵（manipulated）它的导电性。掺杂把杂质引入半导体材料中以操纵和控制半导体器件的导电性。
半导体器件包括有源和无源电结构。有源结构（包括双极和场效应晶体管）控制电流的流动。通过改变掺杂水平并且施加电场或基极电流，晶体管促进或限制电流的流动。无源结构（包括电阻器、电容器、和电感器）产生执行多种电功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，所述电路能够使半导体器件执行高速计算和其它有用的功能。
通常利用两个复杂的制造工艺来制造半导体器件，即前端制造和后端制造，每个可能包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个管芯。每个半导体管芯通常相同并且包括通过电连接有源和无源部件形成的电路。后端制造包括从已完成的晶片单体化（singulating）单个半导体管芯并且封装管芯以提供结构支撑和环境隔离。在此使用的术语“半导体管芯”不仅指词的单数形式而且指词的复数形式，并且因此不仅可以指单个半导体器件而且可以指多个半导体器件。
半导体制造的一个目标是制造更小的半导体器件。更小的半导体器件通常消耗更少功率、具有更高的性能、并且能够被更有效地制造。另外，更小的半导体器件具有更小的占位空间（footprint），其对于更小的最终产品而言是期望的。通过改善导致产生具有更小、更高密度的有源和无源部件的半导体管芯的前端工艺可以实现更小的半导体管芯尺寸。通过改善电互连和封装材料，后端工艺可以产生具有更小占位空间的半导体器件封装。
常规的倒装芯片型半导体管芯10在图1中被示为具有形成在有源表面16上方的接触焊盘14上的凸块12。以给定的图案布局接触焊盘14，所述给定的图案具有如由半导体管芯10中的有源和无源部件的输入/输出（I/O）要求确定的密度和间距。半导体管芯10的尺寸由管芯的电功能以及到管芯的有源和无源部件的互连所需的I/O来确定。为了减小管芯尺寸并最大化每一晶片的管芯数目，一般根据制造工艺可实现的最小间距来布局接触焊盘14。也就是说，以制造工艺所允许的那样近地将接触焊盘14放置在一起以获得最高的I/O密度和最小可能的间距。在一个实施例中，接触焊盘14具有80 μm的间距。通过使用制造工艺可实现的最小间距用于接触焊盘14，在最小化管芯尺寸的同时半导体管芯10能够满足管芯的有源和无源部件的I/O要求。在一个实施例中，半导体管芯是5.2×5.2毫米见方（mm2）。
利用用冶金的方法并且电连接到形成在衬底20上的导电层22的凸块12将半导体管芯10安装到该衬底20。导电层22包括接触焊盘和迹线用于通过衬底20的电互连。必须以与用于接触焊盘14的制造工艺可实现的相同最小间距（例如，80 μm）来布局在衬底20上的导电层22。也就是说，导电层22的布局具有与接触焊盘14相同的I/O密度。对于衬底20的高I/O密度布局要求大大增加了衬底的成本并降低了在放置导电层22的过程中的灵活性。
在许多应用中，多个分立的电部件24被安装到衬底20。分立的电部件24需要距离半导体管芯10的最小间隔来降低不利的寄生效应。因此，分立的电部件24被放置成在衬底20上与半导体管芯10距离最小距离D以避免寄生干扰。分立的电部件24和半导体管芯10之间的最小间隔D耗费衬底20上的面积并使得迹线22的布线复杂化。
发明内容
存在使衬底的布局密度规则松弛（relax）以便降低制造成本的需要。因此，在一个实施例中，本发明是一种制作扩展半导体器件的方法，该方法包括以下步骤：提供具有多个半导体管芯的半导体晶片，所述多个半导体管芯具有形成在半导体管芯的表面上的多个接触焊盘；将半导体管芯分开以形成围绕半导体管芯的外围区域；在围绕半导体管芯的外围区域中沉积绝缘材料；以及在半导体管芯和绝缘材料上方形成互连结构。该互连结构具有小于半导体管芯上的接触焊盘的I/O密度的I/O密度。该方法进一步包括下述步骤：提供具有与互连结构的I/O密度一致的I/O密度的衬底，以及利用将半导体管芯的接触焊盘电连接到衬底的第一导电层的互连结构将半导体管芯安装到衬底。
在另一个实施例中，本发明是一种制作扩展半导体器件的方法，该方法包括以下步骤：提供具有多个接触焊盘的半导体管芯，所述多个接触焊盘形成在半导体管芯的表面上；在围绕半导体管芯的外围区域中沉积绝缘材料；以及在半导体管芯和绝缘材料上方形成互连结构。该互连结构具有小于半导体管芯上的接触焊盘的I/O密度的I/O密度。
在另一个实施例中，本发明是一种制作扩展半导体器件的方法，该方法包括以下步骤：提供具有第一I/O密度的第一层级器件（tier device），在第一层级器件上方形成I/O密度转换结构，提供具有小于第一I/O密度的第二I/O密度的第二层级器件，以及利用将第一层级器件电连接到第二层级器件的I/O密度转换结构将第一层级器件安装到第二层级器件。
在另一个实施例中，本发明是一种包括半导体管芯的扩展半导体器件，该半导体管芯具有形成在该半导体管芯的表面上的多个接触焊盘。绝缘材料被沉积在围绕半导体管芯的外围区域中。互连结构被形成在半导体管芯和绝缘材料上方。该互连结构具有小于半导体管芯上的接触焊盘的I/O密度的I/O密度。
附图说明
图1示出被安装到衬底的常规倒装芯片型半导体管芯；
图2示出具有安装到其表面的不同类型封装的PCB；
图3a-3c示出安装到PCB的典型半导体封装的更多细节；
图4a-4r示出形成具有扇出互连结构的扩展半导体器件以降低衬底的复杂性的过程；
图5示出对于扇出互连结构具有减小的布局密度的扩展半导体器件；
图6a-6b示出以减小的布局密度安装到衬底的扩展半导体器件；
图7示出以减小的布局密度安装到衬底的两个并排的根据图6a-6b的扩展半导体器件；
图8示出在一个扩展半导体器件中的两个并排的半导体管芯；
图9a-9d示出形成具有导电柱和扇出互连结构的扩展半导体器件的过程；
图10示出具有导电柱和扇出互连结构的扩展半导体器件；
图11a-11b示出以减小的布局密度安装到衬底的具有导电柱和互连结构的扩展半导体器件；
图12示出以减小的布局密度安装到衬底的两个并排的根据图10a-10b的扩展半导体器件；
图13示出在一个扩展半导体器件中的两个并排的半导体器件；
图14示出形成在扩展半导体器件上方的热沉；
图15示出利用I/O密度转换结构被转换成较低I/O密度层级的较高I/O密度层级；以及
图16a-16b示出多个层级半导体器件和结构，每个具有不同的I/O密度。
具体实施方式
参考附图在下列描述中的一个或多个实施例中描述本发明，在附图中相似的数字表示相同或类似的元件。虽然根据用来实现本发明的目的的最佳方式描述本发明，但是本领域技术人员将理解的是，它旨在覆盖可以被包含在由被下列公开和各图所支持的所附权利要求及其等效物限定的本发明的精神和范围内的替代物、变型、和等效物。
一般利用两个复杂的制造工艺制造半导体器件：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包括有源和无源电部件，所述有源和无源电部件被电连接以形成功能电路。有源电部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电部件，例如电容器、电感器、电阻器、和变压器，产生执行电路功能所必需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、刻蚀、和平面化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过例如离子注入或热扩散的技术将杂质引入到半导体材料中。所述掺杂工艺改变有源器件中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流动态改变半导体材料导电性。晶体管包括有变化的掺杂类型和程度的区域，所述区域根据需要被设置为使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
通过具有不同电特性的材料的层形成有源和无源部件。所述层可以通过部分地由被沉积的材料的类型决定的多种沉积技术形成。例如，薄膜沉积可以包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、电解电镀、以及无电极电镀（electroless plating）工艺。每个层通常被图案化以形成有源部件、无源部件、或部件之间的电连接的各部分。
可以利用光刻图案化所述层，所述光刻包括在将被图案化的层上沉积光敏材料，例如光致抗蚀剂。利用光将图案从光掩模转印到光致抗蚀剂。在一个实施例中，利用溶剂将经受光的光致抗蚀剂图案部分除去，暴露将被图案化的下层的各部分。在另一个实施例中，利用溶剂将未经受光的光致抗蚀剂（负性光致抗蚀剂）图案部分除去，暴露将被图案化的下层的各部分。光致抗蚀剂的剩余物被除去，留下被图案化的层。可替换地，利用例如无电极电镀或电解电镀的技术通过直接将材料沉积到通过先前的沉积/刻蚀工艺形成的区域或空隙中来图案化一些类型的材料。
图案化是基础操作，由其除去了半导体晶片表面上的部分顶层。可以采用光刻、光掩蔽、掩蔽、氧化物或金属去除、摄影和用模版印刷、以及微光刻来除去部分半导体晶片。光刻包括在掩模版或光掩模中形成图案且将图案转印到半导体晶片的表面层中。光刻以两步工艺在半导体晶片的表面上形成有源和无源部件的水平尺度。首先，将掩模版或掩模上的图案转印到光致抗蚀剂层中。光致抗蚀剂是当被暴露于光时结构和性能都发生改变的光敏材料。改变光致抗蚀剂的结构和性能的工艺发生为负性作用光致抗蚀剂或正性作用光致抗蚀剂。其次，将光致抗蚀剂层转印到晶片表面中。当蚀刻工艺除去了没有被光致抗蚀剂覆盖的半导体晶片的部分顶层时发生转印。光致抗蚀剂的化学性质是这样的，当除去没有被光致抗蚀剂覆盖的半导体晶片的部分顶层时，光致抗蚀剂仍然基本保持原样且抵抗通过化学蚀刻溶液的除去。可以根据所使用的具体抗蚀剂和所需结果来改变形成、暴露、和除去光致抗蚀剂的工艺，以及除去部分半导体晶片的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光且以称为聚合作用的工艺从可溶状态被变成不溶状态。在聚合作用中，将未聚合的材料暴露于光或能源且聚合体形成抗蚀的交联材料。在大部分负性光致抗蚀剂中，聚合体是聚异戊二烯（polyisopreme）。利用化学溶剂或显影剂除去可溶部分（也就是未被暴露于光的部分），在抗蚀剂层中形成对应于掩模版上的不透明图案的孔。其图案存在于不透明区域中的掩模称为明场掩模。
在正性作用光致抗蚀剂中，光致抗蚀剂被暴露于光且以称为光溶解作用的工艺从相对不可溶状态被变成更可溶得多的状态。在光溶解作用中，将相对不溶解抗蚀剂暴露于合适的光能且转化成更可溶的状态。可以通过显影工艺中的溶剂来除去抗蚀剂的光溶解部分。基本的正性光致抗蚀剂聚合物是酚醛聚合物，也称为可溶酚醛树脂。利用化学溶剂或显影剂除去可溶部分（也就是暴露于光的部分），在抗蚀剂层中留下对应于掩模版上的透明图案的孔。其图案存在于透明区域中的掩模称为暗场掩模。
在除去半导体晶片未被光致抗蚀剂覆盖的顶部部分后，除去剩余光致抗蚀剂，留下图案化层。可替换地，通过采用例如无电极电镀和电解电镀的技术直接将一些类型的材料沉积到区域或空隙中来图案化所述材料，其中所述区域或空隙通过先前的沉积/蚀刻工艺形成。
在现有图案上沉积材料的薄膜可能会放大下面的图案并且引起不均匀的平面。需要均匀的平面来制造更小和更密集包装的有源和无源部件。可以利用平面化从晶片的表面除去材料和制造均匀平面。平面化包括利用抛光垫抛光晶片的表面。在抛光期间，磨料和腐蚀性化学品被添加到晶片的表面。组合的磨料机械作用和化学品腐蚀作用除去了任何不规则的表面形貌（topography），产生均匀的平面。
后端制造指的是将已完成的晶片切割或单体化成单个半导体管芯，并且然后封装半导体管芯用于结构支撑和环境隔离。为单体化半导体管芯，沿被叫做划片街区或划线的晶片非功能区域刻划和断开所述晶片。利用激光切割工具或锯条来单体化晶片。在单体化之后，单个半导体管芯被安装到封装衬底，所述封装衬底包括用来与其它系统部件互连的引脚或接触焊盘。形成在半导体管芯上的接触焊盘然后被连接到封装内的接触焊盘。可以利用焊料凸块、柱形凸块（stud bump）、导电胶、或线结合（wirebond）来制作电连接。密封剂或其它成型材料被沉积到封装上以提供物理支撑和电隔离。已完成的封装然后被插入电系统中并且半导体器件的功能可以用到其它系统部件。
图2示出具有芯片载体衬底或印刷电路板（PCB）52的电子器件50，所述芯片载体衬底或印刷电路板（PCB）52具有多个安装在它的表面上的半导体封装。电子器件50可以具有一种半导体封装、或多种半导体封装，这取决于应用。为了说明的目的，在图1中示出不同类型的半导体封装。
电子器件50可以是利用半导体封装来执行一个或多个电功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝式电话、个人数字助理（PDA）、数码摄像机（DVC）或其它电子通信装置的一部分。可替换地，电子器件50可以是能被插入计算机中的图形卡、网络接口卡、或其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件、或其它半导体管芯或电部件。对于将被市场接受的这些产品而言，小型化和减轻重量是必需的。半导体器件之间的距离必须被减小以实现更高的密度。
在图2中，PCB 52提供普通的衬底用于安装在PCB上的半导体封装的结构支撑和电互连。利用蒸发、电解电镀、无电极电镀、丝网印刷、或其它合适的金属沉积工艺将导电信号迹线54形成在PCB 52的表面上或各层内。信号迹线54提供半导体封装、安装的部件、以及其它外部系统部件中的每一个之间的电通信。迹线54也将电源和地连接提供给半导体封装中的每一个。
在一些实施例中，半导体器件具有两个封装级。第一级封装是用来将半导体管芯以机械和电的方式附着到中间载体的技术。第二级封装包括将所述中间载体以机械和电的方式附着到PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中管芯被以机械和电的方式直接安装到PCB。
为了说明的目的，几个类型的第一级封装，包括结合线封装56和倒装芯片58，被示出在PCB 52上。另外，几个类型的第二级封装，包括球栅阵列（BGA）60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、岸面栅格阵列（land grid array，LGA）66、多芯片模块（MCM）68、四侧无引脚扁平封装（quad flat non-leaded package，QFN）70、以及四侧扁平封装72被示出安装在PCB 52上。根据系统要求，利用第一和第二级封装形式的任何组合配置的半导体封装的任何组合、以及其它电子部件，可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附着的半导体封装，虽然其它实施例要求多互连封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件并入电子器件和系统中。因为所述半导体封装包括复杂功能，所以可以利用不太贵的部件和流水线制造工艺来制造电子器件。所得到的器件较少可能失效并且制造花费较少，对用户而言导致更低的成本。
图3a-3c示出示范性半导体封装。图3a示出安装在PCB 52上的DIP 64的更多细节。半导体管芯74包括包含模拟或数字电路的有源区，所述模拟或数字电路被实现为根据管芯的电设计形成在管芯内并且被电互连的有源器件、无源器件、导电层、和介电层。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及形成在半导体管芯74的有源区内的其它电路元件。接触焊盘76是一层或多层的导电材料，例如铝（AL）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、或银（Ag），并且电连接到形成在半导体管芯74内的电路元件。在DIP 64的组装期间，利用金硅共晶层或粘附材料（例如热的环氧或环氧树脂）将半导体管芯74安装到中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导体引线80和结合线82在半导体管芯74和PCB 52之间提供电互连。密封剂84被沉积在封装上用于通过防止湿气与粒子进入所述封装以及污染半导体管芯74或结合线82来进行环境保护。
图3b示出安装在PCB 52上的BCC 62的更多细节。半导体管芯88利用底层填充材料或环氧树脂粘附材料92被安装到载体90上。结合线94在接触焊盘96和98之间提供第一级封装互连。模塑料或密封剂100被沉积在半导体管芯88和结合线94上以为所述器件提供物理支撑和电隔离。接触焊盘102利用诸如电解电镀或无电极电镀的合适的金属沉积形成在PCB 52的表面上以防止氧化。接触焊盘102电连接到PCB 52中的一个或多个导电信号迹线54。凸块104被形成在BCC 62的接触焊盘98与PCB 52的接触焊盘102之间。
在图3c中，利用倒装芯片型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计形成的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及在有源区108内的其它电路元件。半导体管芯58通过凸块110被电连接和机械连接到载体106。
BGA 60 利用凸块112电连接和机械连接到具有BGA型第二级封装的PCB 52。半导体管芯58通过凸块110、信号线114、以及凸块112电连接到导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为所述器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB 52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容、并且改善总的电路性能。在另一个实施例中，半导体管芯58可以在没有中间载体106的情况下利用倒装芯片型第一级封装被以机械和电的方式直接连接到PCB 52。
相对于图2和图3a-3c，图4a-4r示出形成具有扇出互连结构的扩展半导体器件以降低衬底的复杂性的过程。图4a示出具有用于结构支撑的基底衬底材料122（例如硅、锗、砷化镓、磷化铟、或碳化硅）的半导体晶片120。多个半导体管芯或部件124形成在晶片120上，被非有源的管芯间的晶片区域或划片街区126分开，如上所述。划片街区126提供切割区域以将半导体晶片120单体化成单个半导体管芯124。
图4b示出半导体晶片120的一部分的截面图。每个半导体管芯124具有后表面128和有源表面130，所述有源表面130包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源130内的其它电路元件以实现模拟电路或数字电路，例如数字信号处理器（DSP）、ASIC、存储器、或其它信号处理电路。半导体管芯124也可以包括集成无源器件（IPD），例如电感器、电容器、和电阻器，用于RF信号处理。每个半导体管芯124具有由其电功能（有源和无源部件的数目）和I/O要求确定的给定面积以提供到管芯的有源和无源部件的互连。半导体管芯124是具有从5.2×5.2 mm2到25×25 mm2的尺度的倒装芯片型管芯。
利用例如印刷、PVD、CVD、溅射、电解电镀和无电极电镀的图案化和金属沉积工艺形成导电层132。导电层132可以是一层或多层的Al、Cu、Sn、Ti、Ni、Au、Ag、或其它合适的导电材料，包括它们的合金。导电层132用作电连接到半导体晶片120的有源表面130上的电路的接触焊盘。导电层132可以被设置成与半导体管芯124的边缘相距第一距离，如图４b中所示。可替换地，导电层132可以以多行偏移使得第一行接触焊盘被设置成与管芯的边缘相距第一距离，并且与第一行交替的第二行接触焊盘被设置成与管芯的边缘相距第二距离。在一个实施例中，导电层132可以具有圆形、矩形或其他合适的形状。
导电层132以给定的图案被布局，所述给定的图案具有由I/O要求确定的I/O密度和间距以提供到半导体管芯124的电部件的互连。半导体管芯124的尺寸由管芯的电功能和到管芯的有源和无源部件的互连所需的I/O确定。为了减小管芯尺寸并最大化每一晶片的管芯数目，一般根据制造工艺可实现的最小间距来布局导电层132。在一个实施例中，导电层132被布置成具有100-500 μm的间距的内部网格。此外，一个或多个外部导电层行132被布置在该内部网格周围。外部导电层行132可以具有40-150 μm的间距。通过使用导电层132的制造工艺可实现的最小间距，半导体管芯124可以满足管芯的有源和无源部件的I/O要求，同时最小化了管芯尺寸并获得每一晶片120的最大管芯数目。
在图４c中，使用例如锯条、喷水、或激光的切割工具134将半导体管芯124单体化。然后使用沿二维横向方向移动（如图４d中的箭头138所示）的扩开表（expansion table）136将间隔扩开并在半导体管芯之间创建较大的物理分离（被指定为外围区域140）来分开被单体化的半导体管芯。图４e是在扩开表控制的容差内在ｘ轴和ｙ轴（箭头138）上移动基本相同的距离以增加外围区域140的宽度和半导体管芯124之间的分离的扩开表136的平面图。例如，半导体管芯124之间的外围区域140的扩开后宽度可以从500 μm变化到1500 μm。
在另一个实施例中，从图４c继续，使用切割工具134经由划片街区126将半导体晶片120单体化成单个半导体管芯124。图4f示出了包含牺牲基底材料的临时衬底或者载体144，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带146形成在载体144之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将半导体管芯124定位并且安装在界面层146和载体144上。特别地，半导体管芯124以被指定为外围区域148的物理分离被放置在载体144上。在一个实施例中，外围区域148的宽度从0.2 mm变动到5.0 mm。
图４g示出被安装到载体144的半导体管芯124以说明重新配置的晶片或重构晶片150的一部分。多个分立的电部件151可以被安装到重构晶片150，与半导体管芯124基本邻近。分立的电部件151包括晶体管、二极管、电阻器、电容器、电感器、以及其他有源和无源器件。
在图４h中，利用浆料印刷（paste printing）、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器（applicator），将密封剂或者模塑料152沉积在半导体管芯124和载体144之上以及外围区域148之中。密封剂152可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂152不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在另一个实施例中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在半导体管芯124和载体144之上以及在外围区域148之中形成绝缘或者介电材料152。绝缘层152包含一层或多层的二氧化硅（SiO2）、氮化硅（Si3N4）、氮氧化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）、苯并环丁烯（benzocyclobutene，BCB）、聚酰亚胺（PI）、聚苯并恶唑（polybenzoxazoles，PBO）、聚合物、或者其它具有类似绝缘和结构特性的材料。
在图４i中，可选地通过研磨器154除去密封剂152的一部分以平面化该密封剂并暴露半导体管芯124的后表面128。图４j示出在背面研磨工艺之后的半导体管芯124，其中密封剂152设置在外围区域148内。图４k示出重构晶片150的平面图，其中密封剂152设置在半导体管芯124周围的外围区域148内。
在图４l中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体144和界面层146，以暴露密封剂152、有源表面130和导电层132。在除去载体144后密封剂152为半导体管芯124提供结构支撑。
在图４m中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂152和半导体管芯124上形成绝缘或者钝化层15６。绝缘层15６包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、或者其它具有类似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层（未示出）的蚀刻工艺来除去绝缘层156的一部分以暴露导电层132。可替换地，通过利用激光器158的激光直接烧蚀（LDA）除去绝缘层156的一部分以暴露导电层132。
在图4n中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层156和导电层132上形成导电层160。导电层160可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料，包括它们的合金。导电层160的一部分沿绝缘层156且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配至导电层132的电互连。导电层160用作半导体管芯124的电信号的扇出再分配层（RDL）。导电层160的一部分电连接到导电层132。根据半导体管芯124的连通性，导电层160的其它部分共电或电隔离。
在图4o中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层156和导电层160上形成绝缘或者钝化层162。绝缘层162可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、或者其它具有类似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺除去绝缘层162的一部分以暴露导电层160。可替换地，通过使用激光器164的LDA除去绝缘层162的一部分以暴露导电层160。
在图4p中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层162和导电层160上形成导电层166。导电层166可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料，包括它们的合金。在一个实施例中，导电层166是多金属堆叠UBM层，具有电连接到导电层160的粘附层、阻挡层、以及种子或润湿层。粘附层形成在绝缘层162上并且可以是钛（Ti）、氮化钛(TiN)、钨化钛(TiW)、Al、或铬(Cr)。阻挡层形成在粘附层上并且可以是Ni、镍钒 (NiV)、铂(Pt)、钯(Pd)、TiW、或铬铜(CrCu)。阻挡层展示Cu扩散到管芯的有源区中。种子层形成在阻挡层上并且可以是Cu、Ni、NiV、Au、或Al。
在图4q中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在UBM层166上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，以及它们的合金，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到UBM层166。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球或凸块168。在一些应用中，凸块168被二次回流以改善到UBM层166的电接触。凸块168也可以被压缩结合到UBM层166。凸块168表示一种可以形成在UBM层166上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层156和162、导电层160和166、和凸块168的组合构成形成在半导体管芯124和密封剂152上的扇出互连结构170。可以在扇出互连结构170中形成附加绝缘层和导电层以互连至半导体管芯124。互连结构170的配合表面具有小于半导体管芯124上的导电层132的I/O密度的I/O密度。
在图4r中，使用锯条或激光切割工具172，通过密封剂152和扇出互连结构170，将重构晶片150单体化成单个扇出扩展半导体器件174。
图5示出了单体化后的具有扇出互连结构170的扩展半导体器件174。半导体管芯124的导电层132电连接到导电层160和166以及凸块168。由于设置在外围区域148中的密封剂152，扩展半导体器件174大于半导体管芯124。在一个实施例中，扩展半导体器件174，包括半导体管芯124和形成在外围区域148周围的密封剂152，是6.0×6.0 mm2，给定5.2×5.2 mm2的半导体管芯。在其他实施例中，扩展半导体器件174可以高达50×50 mm2。
图6a示出具有位于衬底176上的扇出互连结构170的扩展半导体器件174，其中凸块168与形成在衬底上的导电层178对准。导电层178包括用于通过衬底176的电互连的接触焊盘或迹线。图6b示出具有用冶金的方法并且电连接到导电层178的凸块168的扩展半导体器件174。导电层178的I/O密度等于互连结构170的I/O密度或者与互连结构170的I/O密度一致。
图7示出具有用冶金的方法并且电连接到导电层178的凸块168和扇出互连结构170的两个并排的扩展半导体器件174。在衬底176上的并排的扩展半导体器件174提供对2.5D插入器集成的替换。
图8示出具有用冶金的方法并且电连接到衬底176的导电层178的凸块168和扇出互连结构170的一个扩展半导体器件174中的两个并排的半导体管芯124。
作为具有扇出互连结构170的扩展半导体器件174的特征，与用于导电层132的制造工艺可实现的最小间距相比，利用松弛的布局设计规则来设置凸块168。也就是，形成在扇出互连结构170上的凸块168被散开以具有比制造工艺可实现的最大I/O密度小的I/O密度以及具有比制造工艺可实现的最小间距大的间距。在一个实施例中，以160 μm的间距设置凸块168。凸块168具有与导电层132相同的I/O数，但是具有较小的I/O密度，以便为半导体管芯124上的有源和无源部件提供互连。凸块168的较小的I/O密度和较大的间距降低了衬底176的布局要求。换句话说，衬底176的导电层178不必满足导电层132的制造工艺设计规则可实现的最小间距。在与用于扇出互连结构170内的导电层160和凸块168相同的松弛布局设计规则下或者在与用于扇出互连结构170内的导电层160和凸块168一致的布局设计规则下可以以较大的间距来设置导电层178。在一个实施例中，导电层178具有160 μm的间距。通过提供衬底上的导电层的布局的设计灵活性，在扇出互连结构170的情况下可实现的、用于衬底176上的导电层178的松弛的布局设计规则减小了衬底的I/O密度并简化了衬底的布线。
扩展半导体器件174的优点之一是较低的成本。在许多半导体制造工艺中，形成凸块结构的成本是总费用的大约15%。衬底的成本是总费用的大约60%并且组装是总费用的大约25%。衬底成本的相当大的一部分受半导体封装的I/O密度和相关联的迹线间距要求驱动。尽管具有扇出互连结构170的扩展半导体器件174的形成（参见图4a-4r）可能给制造工艺增加了一些成本，但是对于使用具有扇出互连结构170的扩展半导体器件174连同具有较大迹线间距的衬底176的节省是显著的。例如，具有较大迹线间距的衬底176的成本小于与如图4b中所述的导电层132的制造工艺设计规则可实现的最小间距兼容的衬底的成本的一半。利用具有较大迹线间距的衬底176获得的节省远远超过形成扩展半导体器件174的可能的附加成本。此外，用于具有较大间距的衬底176的松弛的布局设计规则在放置接触焊盘和迹线178的过程中提供了较大的灵活性。
具有扇出互连结构170的扩展半导体器件174允许许多不同的半导体管芯124与公共衬底176一起使用，每个半导体管芯具有不同的I/O布局和密度。扇出互连结构170将基本上所有的半导体管芯124的I/O布局和密度转变成用于到衬底176的导电层178的互连的公共且均匀的I/O布局和密度。例如，第一半导体管芯124可以具有给定的I/O布局和密度。扇出互连结构170转变用于到衬底176的导电层178的互连的第一管芯的I/O布局和密度。第二半导体管芯124可以具有较高的I/O布局和密度。扇出互连结构170转变用于到与第一管芯相同的衬底176的导电层178的互连的第二管芯的较高I/O布局和密度。因此，扇出互连结构170将不同半导体管芯的I/O布局和密度转变成衬底176的公共且均匀的I/O布局和密度。公共衬底的使用降低了成本。
扩展半导体器件174包含半导体材料（例如硅）和密封剂材料（例如环氧树脂），其展示出低模量和高热膨胀系数（CTE）的复合特性。扩展半导体器件174的复合CTE与衬底176的CTE匹配，或者与只有半导体材料相比与衬底176的CTE更接近地配合（align）。因此，扩展半导体器件174以及扩展半导体器件174和衬底176之间的电互连在热循环期间经受较小的应力。
扩展半导体器件174的另一个优点是分立的电部件151可以被放置成与半导体管芯124基本上邻近，同时保持充足的分离以使由于形成在外围区域148中的密封剂152导致的寄生阻抗的影响无效。
相对于图2和图3a-3c，图9a-9d示出形成具有导电柱和扇出互连结构的扩展半导体器件以减小衬底的复杂性。从图4o继续，使用印刷、旋涂或喷涂在绝缘层162和导电层160上形成图案化或光致抗蚀剂层190，如图9a所示。在利用绝缘层用于图案化的一些实施例中，该绝缘层可以包括一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、或者其它具有类似结构特性的材料。通过蚀刻工艺除去光致抗蚀剂层190的一部分以形成向下延伸到导电层160并暴露导电层160的通孔192。可替换地，通过使用激光器194的LDA形成通孔192。
在图9b中，使用例如印刷、溅射、电解电镀和无电极电镀的图案化和金属沉积工艺将导电材料沉积到导电层160上的通孔192中以形成导电柱196。导电材料可以是一层或多层的Al、Cu、Sn、Ti、Ni、Au、Ag、W、或其它合适的导电材料，包括它们的合金。导电柱196电连接到导电层160。
在图9c中，通过化学剥离工艺除去光致抗蚀剂层190的剩余部分以暴露绝缘层162和导电柱196的一部分。在一个实施例中，导电柱196的高度是20-45 μm。
在图9d中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在导电柱196上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，以及它们的合金，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。凸块材料可以形成在导电柱196上。可替换地，可以利用合适的附着或结合工艺将凸块材料结合到导电柱196。在一个实施例中，通过将导电凸块材料加热到它的熔点以上，所述导电凸块材料回流以形成球或凸块198。在一些应用中，凸块198被二次回流以改善到导电柱196的电接触。
可以通过其他制造工艺形成导电柱196和凸块198。例如，不熔的导电柱196，例如铜，可以形成在导电层132或导电层160上。可熔的凸块198形成在不熔的导电柱196上而不需要绝缘材料来禁止可熔材料向下流到导电柱。
绝缘层156和162、导电层160、导电柱196、和凸块198的组合构成形成在半导体管芯124和密封剂152上的扇出互连结构200。可以在扇出互连结构200中形成附加绝缘层和RDL以互连至半导体管芯124。互连结构200的配合表面具有小于半导体管芯124上的导电层132的I/O密度的I/O密度。
使用锯条或激光切割工具202，通过密封剂152和扇出互连结构200，将重构晶片单体化成具有扇出互连结构200的单个扩展半导体器件204。
图10示出单体化后的具有扇出互连结构200的扩展半导体器件204。半导体管芯124的导电层132电连接到导电层160、导电柱196、以及凸块198。由于设置在外围区域148中的密封剂152，扩展半导体器件204大于半导体管芯124。在一个实施例中，扩展半导体器件204是6.0×6.0 mm2，给定5.2×5.2 mm2的半导体管芯。在其他实施例中，扩展半导体器件204可以高达50×50 mm2。
图11a示出具有位于衬底206上的扇出互连结构200的扩展半导体器件204，其中凸块198与形成在衬底上的导电层208对准。导电层208包括用于通过衬底206的电互连的接触焊盘和迹线。图11b示出利用用冶金的方法并且电连接到导电层208的凸块被安装到衬底206的扩展半导体器件204。导电层208的I/O密度等于互连结构200的I/O密度或者与互连结构200的I/O密度一致。
图12示出具有用冶金的方法并且电连接到导电层178的凸块168的两个并排的扩展半导体器件204。在衬底176上的并排的扩展半导体器件174提供对2.5D插入器集成的替换。
图13示出具有用冶金的方法并且电连接到衬底176的导电层178的凸块198和扇出互连结构200的一个扩展半导体器件204中的两个并排的半导体管芯124。
作为具有扇出互连结构200的扩展半导体器件204的特征，与用于导电层132的制造工艺可实现的最小间距相比，利用松弛的布局设计规则来设置凸块208。也就是，形成在扇出互连结构200上的凸块208被散开以具有比制造工艺可实现的最大I/O密度小的I/O密度以及具有比制造工艺可实现的最小间距大的间距。在一个实施例中，以160 μm的间距设置凸块208。凸块208具有与导电层132相同的I/O数，但是具有较小的I/O密度，以便为半导体管芯124上的有源和无源部件提供互连。凸块208的较小的I/O密度和较大的间距降低了衬底206的布局要求。换句话说，衬底206的导电层208不必满足导电层132的制造工艺设计规则可实现的最小间距。在与用于扇出互连结构200内的导电层160和凸块208相同的松弛布局设计规则下或者在与用于扇出互连结构200内的导电层160和凸块208一致的布局设计规则下可以以较大的间距来设置导电层208。在一个实施例中，导电层208具有160 μm的间距。通过提供衬底上的导电层的布局的设计灵活性，在扇出互连结构200的情况下可实现的、用于衬底206上的导电层208的松弛的布局设计规则减小了衬底的I/O密度并简化了衬底的布线。
扩展半导体器件204的优点之一是较低的成本。在许多半导体制造工艺中，形成凸块结构的成本是总费用的大约15%。衬底的成本是总费用的大约60%并且组装是总费用的大约25%。衬底成本的相当大的一部分受半导体封装的I/O密度和相关联的迹线间距要求驱动。尽管具有扇出互连结构200的扩展半导体器件204的形成可能给制造工艺增加了一些成本，但是对于使用具有扇出互连结构200的扩展半导体器件204连同具有较大迹线间距的衬底206的节省是显著的。例如，具有较大迹线间距的衬底206的成本小于与如图4b中所述的导电层132的制造工艺设计规则可实现的最小间距兼容的衬底的成本的一半。利用具有较大迹线间距的衬底206获得的节省远远超过形成扩展半导体器件204的可能的附加成本。此外，用于具有较大间距的衬底206的松弛的布局设计规则在放置接触焊盘和迹线208的过程中提供了较大的灵活性。
具有扇出互连结构200的扩展半导体器件204允许许多不同的半导体管芯124与公共衬底206一起使用，每个半导体管芯具有不同的I/O布局和密度。扇出互连结构200将基本上任何半导体管芯124的I/O布局和密度转变成用于到衬底206的导电层208的互连的公共且均匀的I/O布局和密度。例如，第一半导体管芯124可以具有给定的I/O布局和密度。扇出互连结构200转变用于到衬底206的导电层208的互连的第一管芯的I/O布局和密度。第二半导体管芯124可以具有较高的I/O布局和密度。扇出互连结构200转变用于到与第一管芯相同的衬底206的导电层208的互连的第二管芯的较高I/O布局和密度。因此，扇出互连结构200将不同半导体管芯的I/O布局和密度转变成衬底206的公共且均匀的I/O布局和密度。公共衬底的使用降低了成本。
扩展半导体器件204包含半导体材料（例如硅）和密封剂材料（例如环氧树脂），其展示出低模量和高热膨胀系数（CTE）的复合特性。扩展半导体器件204的复合CTE与衬底206的CTE匹配，或者与只有半导体材料相比与衬底206的CTE更接近地配合。因此，扩展半导体器件204以及扩展半导体器件204和衬底206之间的电互连在热循环期间经受较小的应力。
扩展半导体器件204的另一个优点是分立的电部件151可以被放置成与半导体管芯124基本上邻近，同时保持充足的分离以使由于形成在外围区域148中的密封剂152导致的寄生阻抗的影响无效。
图14示出沉积在半导体管芯124的后表面128上的热界面材料（TIM）210。TIM 210是热环氧、热环氧树脂、或热导电膏。热沉或散热器212被安装到TIM 210和密封剂152或者被形成在TIM 210和密封剂152上。散热器212可以是Cu、Al或其他具有高热导率的材料。散热器212和TIM 210形成导热路径，其散发和消散由半导体管芯124的高频电子部件产生的热，并提高扩展半导体器件204的热性能。热从散热器204被快速消散。
在上述实例的每一个中，扇出比存在于半导体管芯和衬底之间。层级的扇出比是第一器件的I/O密度（每单位面积的I/O）比电连接到第一器件的第二器件的I/O密度。在图6a-6b和11a-11b中，扇出比是半导体管芯124的I/O密度比衬底176或206的I/O密度。在一个实施例中，半导体管芯124的I/O密度是每mm2 30 个I/O，并且衬底176的I/O密度是每mm2 10个I/O，得到扇出比为30/10 = 3。
作为在扩展半导体器件174和204中具体实施的一般原则，I/O密度转换结构位于较高I/O层级（半导体管芯124）和较低I/O层级（衬底176或206）之间以有效地向下转换I/O密度以便简化较低I/O层级的布局要求。通常，层级的扇出比（FR）可以在等式（1）中被定义如下：
FR = (输入I/O密度)/(输出I/O密度)        (1)
     = p2 * (N/d2)
其中: d = 管芯尺寸
         p = 封装间距
         N = 管芯上的非冗余I/O的数目。
图15示出电连接到I/O密度转换结构222（例如扇出互连结构150或170）的较高I/O密度层级220（例如半导体管芯124）。I/O密度转换结构222电连接到较低I/O层级224，例如衬底176或206。
I/O密度转换可以应用于半导体制造的任何级。例如，较高I/O密度层级220可以是衬底176或206，并且较低I/O密度层级224可以是PCB，参见图2。当扇出比超过10时，例如对于硅管芯，布局和互连规则变得经济效率低下。对于大多数半导体层级来说在2和10之间的扇出比被认为是经济的。在一个实施例中，衬底176或206的I/O密度是每mm2 10个I/O，并且PCB的I/O密度是每mm2 4个I/O，得到扇出比为10/4 = 5。I/O密度转换结构222使PCB导电层的布局设计规则松弛以减小较低I/O密度层级223的I/O密度并简化较低I/O密度层级223的布线以降低成本。
图16a示出具有位于上方用于安装到衬底176的扇出互连结构170的扩展半导体器件174。具有凸块226的衬底176位于上方用于安装到PCB 50。图16b示出被安装到衬底176的半导体器件174和被安装到PCB 50的衬底176。半导体管芯124的较高I/O密度通过扇出互连结构170被转变为衬底176的较低I/O密度。同样地，衬底176可以将其I/O密度转变为PCB 50的较低I/O密度。在每一种情况下，每个层级之间的I/O密度转换结构使较低层级导电层的布局设计规则松弛以减小较低I/O密度层级的I/O密度并简化较低I/O密度层级的布线以降低成本。
虽然已经详细说明本发明的一个或多个实施例，但是本领域技术人员将理解的是，在不脱离由下列权利要求所阐述的本发明的范围的情况下可以对那些实施例进行修改和改编。

Claims (17)

1.一种制作扩展半导体器件的方法，包括：
提供具有多个半导体管芯的半导体晶片，所述多个半导体管芯具有形成在半导体管芯的表面上的多个接触焊盘；
将半导体管芯分开以形成围绕半导体管芯的外围区域；
在围绕半导体管芯的外围区域中沉积绝缘材料；
在半导体管芯和绝缘材料上方形成互连结构，该互连结构具有小于半导体管芯上的接触焊盘的输入/输出（I/O）密度的I/O密度；
提供具有与互连结构的I/O密度一致的I/O密度的衬底；以及
利用将半导体管芯的接触焊盘电连接到衬底的第一导电层的互连结构将半导体管芯安装到衬底。
2.根据权利要求1所述的方法，其中形成互连结构包括：
在半导体管芯和外围区域中的绝缘材料上方形成第一绝缘层；
在第一绝缘层和半导体管芯的接触焊盘上方形成第二导电层；以及
在第二导电层上方形成第二绝缘层。
3.根据权利要求2所述的方法，其中形成互连结构进一步包括在第二导电层上方形成多个导电柱。
4.根据权利要求1所述的方法，进一步包括在外围区域中与半导体管芯邻近地设置分立的电部件。
5.根据权利要求1所述的方法，进一步包括将均具有互连结构的多个半导体管芯安装在衬底上。
6.一种制作扩展半导体器件的方法，包括：
提供具有第一I/O密度的第一层级器件；
在第一层级器件上方形成输入/输出（I/O）密度转换结构；
提供具有小于第一I/O密度的第二I/O密度的第二层级器件；以及
利用将第一层级器件电连接到第二层级器件的I/O密度转换结构将第一层级器件安装到第二层级器件。
7.根据权利要求6所述的方法，其中第一层级器件包括提供半导体管芯，该半导体管芯具有以第一I/O密度形成在半导体管芯的表面上的多个接触焊盘。
8.根据权利要求7所述的方法，其中形成I/O密度转换结构包括：
在围绕半导体管芯的外围区域中沉积绝缘材料；以及
在半导体管芯和绝缘材料上方形成互连结构，该互连结构具有小于半导体管芯上的接触焊盘的密度的输出密度。
9.根据权利要求8所述的方法，其中形成互连结构进一步包括：
在该互连结构上方形成多个导电柱；以及
在所述导电柱上方形成多个凸块。
10.根据权利要求8所述的方法，其中第二层级器件包括提供具有导电层的衬底，该衬底具有小于半导体管芯上的接触焊盘的I/O密度的I/O密度。
11.根据权利要求10所述的方法，其中将第一层级器件安装到第二层级器件包括利用将半导体管芯的接触焊盘电连接到衬底的导电层的互连结构将半导体管芯安装到衬底。
12.根据权利要求8所述的方法，进一步包括将均具有互连结构的多个半导体管芯安装在衬底上。
13.一种扩展半导体器件，包括：
半导体管芯，该半导体管芯具有形成在该半导体管芯的表面上的多个接触焊盘；
绝缘材料，其被沉积在围绕半导体管芯的外围区域中；
互连结构，其被形成在半导体管芯和绝缘材料上方，该互连结构具有小于半导体管芯上的接触焊盘的输入/输出（I/O）密度的I/O密度。
14.根据权利要求13所述的扩展半导体器件，进一步包括具有与互连结构的I/O密度一致的I/O密度的衬底，其中半导体管芯利用将半导体管芯的接触焊盘电连接到衬底的导电层的互连结构被安装到衬底。
15.根据权利要求13所述的方法，其中互连结构包括：
形成在半导体管芯和外围区域中的绝缘材料上方的第一绝缘层；
形成在第一绝缘层和半导体管芯的接触焊盘上方的导电层；以及
形成在导电层上方的第二绝缘层。
16.根据权利要求15所述的方法，其中互连结构进一步包括形成在导电层上方的多个导电柱。
17.根据权利要求13所述的方法，进一步包括均具有互连结构的被安装在衬底上的多个半导体管芯。
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