IT201800005106A1 - Dispositivo, procedimento e sistema elettro-ottico corrispondenti - Google Patents

Dispositivo, procedimento e sistema elettro-ottico corrispondenti Download PDF

Info

Publication number
IT201800005106A1
IT201800005106A1 IT102018000005106A IT201800005106A IT201800005106A1 IT 201800005106 A1 IT201800005106 A1 IT 201800005106A1 IT 102018000005106 A IT102018000005106 A IT 102018000005106A IT 201800005106 A IT201800005106 A IT 201800005106A IT 201800005106 A1 IT201800005106 A1 IT 201800005106A1
Authority
IT
Italy
Prior art keywords
integrated circuit
optical
optical integrated
layer
electrically conductive
Prior art date
Application number
IT102018000005106A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to IT102018000005106A priority Critical patent/IT201800005106A1/it
Priority to US16/404,174 priority patent/US11063029B2/en
Publication of IT201800005106A1 publication Critical patent/IT201800005106A1/it
Priority to US17/342,730 priority patent/US11824052B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/02002—Arrangements for conducting electric current to or from the device in operations
    • H01L31/02005—Arrangements for conducting electric current to or from the device in operations for device characterised by at least one potential jump barrier or surface barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0203—Containers; Encapsulations, e.g. encapsulation of photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/03003—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for holding or transferring a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/033—Manufacturing methods by local deposition of the material of the bonding area
    • H01L2224/0333—Manufacturing methods by local deposition of the material of the bonding area in solid form
    • H01L2224/03334—Manufacturing methods by local deposition of the material of the bonding area in solid form using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1705—Shape
    • H01L2224/17051—Bump connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83002—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1424—Operational amplifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1426—Driver

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Vehicle Body Suspensions (AREA)
  • Liquid Crystal Substances (AREA)
  • Liquid Crystal (AREA)

Description

DESCRIZIONE dell’invenzione industriale dal titolo:
“Dispositivo, procedimento e sistema elettro-ottico corrispondenti”
TESTO DELLA DESCRIZIONE
Campo tecnico
La descrizione è relativa alla produzione di dispositivi a semiconduttore comprendenti porzioni sia ottiche sia elettriche.
I chip Silicon Photonics comprendenti circuiti integrati ottici (OIC, “Optical Integrated Circuit”) e circuiti integrati elettrici (EIC, “Electrical Integrated Circuit”) sono esempi di tali dispositivi a semiconduttore.
Sfondo tecnologico
La tecnologia FOWLP Fan-Out Wafer Level Packaging può essere un esempio di packaging noto, sviluppato per fornire una soluzione per dispositivi a semiconduttore che richiedono un più alto livello di integrazione e un maggior numero di contatti esterni.
Tale tecnologia può fornire un footprint del package più piccolo che presenta un alto numero di terminali di ingresso/uscita (I/O, “Input/Output”) insieme a prestazioni termiche ed elettriche perfezionate. In schemi di WLP Wafer Level Packaging tradizionali, i terminali di I/O possono essere collocati sull’area superficiale del chip, ed è presente perciò una limitazione nel numero di connessioni di I/O.
Per contro, un FOWLP (Fan-Out WLP) può usare dei die a semiconduttore individuali e può integrare tali die in un materiale di basso costo, come un composto per stampaggio in resina epossidica (EMC, “Epoxy Mold Compound”) avente uno spazio tra ciascun die allocato per punti di connessione di I/O aggiuntivi – evitando l’uso di spazio prezioso di Si costoso per supportare un conteggio di I/O elevato. Possono anche essere impiegati strati di ridistribuzione (RDL, “ReDistribution Layer”), formati per es. usando una deposizione fisica da vapore o PVD (Physical Vapor Deposition) (con seme), e una loro elettroplaccatura/configurazione (“patterning”) successiva per re-instradare (“re-route”) le connessioni di I/O sul die alle regioni del composto per stampaggio nella periferia.
Flussi di assemblaggio di package standard di dispositivi a semiconduttore possono essere disponibili, per es. presso Amkor Technologies, 2045, East Innovation Circle, Tempe, AZ 85284, Stati Uniti d’America. Tali esempi di processi standard possono comprendere flussi di assemblaggio SLIM (Silicon-Less Integrated Module) e SWIFT (Silicon Wafer Integrated Fan-out Technology). Altri esempi comprendono eWLB embedded Wafer Level Ball grid array disponibili per es. presso Infineon Technologies AG, Am Campeon 1-12, 85579, Neubiberg, Germania.
Documenti come:
- US 3,436,810 A,
- US 5,216,278 A,
- US 6,287,893 B1,
- US 6,727,576 B2,
- US 9,000,584 B2,
- US 9,057,853 B2,
- US 2013/0161833 A1,
- US 2014/0070380 A1,
sono esempi di processi di assemblaggio noti.
I dispositivi Silicon Photonics sono costruiti spesso usando due chip in silicio separati, in cui un chip comprende prevalentemente funzioni ottiche (per es., guide d’onda, fotodiodi, modulatori ottici, ecc.) e un altro chip comprende funzioni elettriche (per es., amplificatori, dispositivi di pilotaggio (“driver”) dei modulatori, ecc.).
Una soluzione relativa a chip Silicon Photonics che può essere di qualche interesse per la presente descrizione è nota, per es., da F. Boeuf et al.: “Silicon Photonics R&D and Manufacturing on 300-mm Wafer Platform”, Journal of Lightwave Technology (Volume: 34, Issue: 2, 15 gennaio 2016), pagine da 286 a 295.
In esso è descritto un dispositivo nel quale sono presenti due chip, separati in modo tale che la tecnologia al silicio possa essere usata per produrre le funzioni ottiche e possa essere ottimizzata per queste funzioni; separatamente, lo stesso può essere fatto per le funzioni elettriche. I due chip possono quindi essere legati (“bonded”) insieme con connessioni elettriche realizzate con una tecnologia di pillar in Cu.
Un esempio di un dispositivo ricetrasmettitore con package completo può essere visto in Narasimha et al.: “An Ultra Low Power CMOS Photonics Technology Platform for H/S Optoelectronic Transceivers at less than $1 per Gbps”, OFC 2010 e in Bazzoti et al.: “Silicon Photonics Assembly Industrialisation”, European Microelectronics Packaging Conference EMPC, 2015.
In essi, dei wirebond da un substrato organico del package possono connettersi al chip ottico e attraverso tracce elettricamente conduttive sul chip ottico e sui pillar in Cu al chip elettrico.
Tecnologie note di wirebonding possono presentare limiti in termini di densità e/o di prestazioni elettriche ad alta frequenza.
Di conseguenza, possono essere realizzate strutture del tipo a “ponte”, si veda per es. Hayakawa et al.: “Silicon Photonics Optical Transceiver for High-speed, High-density and Low-power LSI interconnect”, Jujitsu SciTech Vol 52 No 1, pagine 19 a 26.
Tale documento è relativo alla possibilità di sostituire interconnessioni wirebond con connessioni saldate direttamente tra il PCB e l’IC elettrico. Tuttavia, tale soluzione può avere uno o più svantaggi, per es. può essere difficilmente fattibile effettuare test a livello di wafer sulla struttura in 3D al livello del wafer, ma soltanto quando i due circuiti integrati IC (“Integrated Circuit”) sono assemblati con il substrato organico (PCB): può così risultare un aumento nel costo di effettuazione dei test.
Inoltre, una soluzione relativa ai chip Silicon Photonics che può essere di qualche interesse per la presente descrizione può essere nota, per es., da C. Zwenger et at.: “Electrical and Thermal Simulation of SWIFT™ High-density Fan-out PoP Technology”, 2017 IEEE 67th Electronic Components and Technology Conference.
In una o più forme di attuazione relative a un sistema elettro-ottico avente una struttura simile a un ponte può essere fattibile eliminare una fase di wirebonding, mantenendo anche nel contempo capacità di effettuazione di test a livello del wafer senza impiegare vias passanti da silicio a silicio.
Scopo e sintesi
Nonostante l’ampia attività in questo campo, sono desiderabili soluzioni perfezionate.
Uno scopo di una o più forme di attuazione è quello di contribuire a fornire tali soluzioni perfezionate.
Secondo una o più forme di attuazione, una tale soluzione può essere fornita per mezzo di un dispositivo avente le caratteristiche esposte nelle rivendicazioni che seguono (per esempio, un dispositivo avente una zona ottica dell’OIC esposta).
Una o più forme di attuazione possono comprendere un sistema elettro-ottico corrispondente (per es., comprendente un tale dispositivo e un EIC) e un procedimento corrispondente.
Le rivendicazioni sono parte integrante della descrizione dell’invenzione come qui fornita.
Breve descrizione di varie viste dei disegni
Una o più forme di attuazione saranno ora descritte, a puro titolo di esempio, con riferimento alle figure annesse, nelle quali:
- le Figure 1 a 12 sono esempi di viste in sezione trasversale che presentano caratteristiche di un procedimento per produrre un circuito integrato Silicon Photonics in 3D che può incorporare una o più forme di attuazione,
- le Figure 13 a 20 sono esempi di viste in sezione trasversale che presentano caratteristiche di un procedimento per produrre un OIC che può incorporare una o più forme di attuazione, e
- la Figura 21 è un esempio di caratteristiche di un sistema elettro-ottico secondo una o più forme di attuazione.
Si apprezzerà che, per chiarezza e semplicità, le varie figure, e parti di tali figure, possono non essere disegnate in una stessa scala.
Descrizione dettagliata
Nella descrizione che segue, sono illustrati uno o più dettagli specifici, allo scopo di fornire una comprensione approfondita di esempi di forme di attuazione di questa descrizione. Le forme di attuazione possono essere ottenute senza uno o più dei dettagli specifici o con altri procedimenti, componenti, materiali, ecc. In altri casi, operazioni, materiali o strutture note non sono illustrate o descritte in dettaglio in modo tale che certi aspetti delle forme di attuazione non saranno resi poco chiari.
Un riferimento a “una forma di attuazione” nel quadro della presente descrizione intende indicare che una particolare configurazione, struttura, o caratteristica descritta con riferimento alla forma di attuazione è compresa in almeno una forma di attuazione. Per cui, le frasi come “in una forma di attuazione” che possono essere presenti in uno o più punti della presente descrizione non fanno necessariamente riferimento proprio alla stessa forma di attuazione. Inoltre, particolari conformazioni, strutture o caratteristiche possono essere combinate in un modo adeguato qualsiasi in una o più forme di attuazione.
I riferimenti usati qui sono forniti semplicemente per convenienza e quindi non definiscono l’ambito di protezione o l’ambito delle forme di attuazione.
La presente descrizione è relativa a procedimenti secondo una o più forme di attuazione, per es. procedimenti Fan-Out Wafer Level Packaging FO-WLP, che possono essere impiegati per produrre un sistema elettro-ottico, per es. una struttura ottica impilata di package a ponte in 3D, comprendente un circuito integrato ottico OIC che ha una o più rispettive zone ottiche esposte in corrispondenza di una superficie del sistema elettro-ottico, per es. in corrispondenza della superficie del package.
Come usata qui, “zona ottica” intende definire una parte della superficie di un circuito integrato ottico (OIC) in cui può essere ottenuto un accoppiamento ottico con uno o più componenti esterni, per es. fibre ottiche. Una tale zona ottica può comprendere reticoli superficiali, per es. reticoli Silicon Photonics. Inoltre, un sistema elettro-ottico può comprendere uno o più reticoli illuminati sul lato posteriore disponibili in corrispondenza della superficie posteriore del sistema elettro-ottico, in cui la luce può passare attraverso la superficie posteriore dell’OIC, e uno specchio fornito nel reticolo può riflettere a ritroso la luce nel reticolo.
La Figura 1 rappresenta un esempio di una vista in sezione trasversale di un OIC 10, comprendente una zona ottica 12 in una superficie anteriore 10a dell’OIC 10. La seguente descrizione di una o più forme di attuazione farà riferimento alla produzione di un singolo sistema elettroottico per brevità e per facilità di comprensione. Tuttavia, anche se descritte con riferimento a un singolo sistema elettro-ottico, le fasi del flusso di assemblaggio descritte qui come esempio possono essere estese a un flusso di assemblaggio di una schiera (“array”) di sistemi elettro-ottici, sostituendo il singolo OIC 10 rappresentato nella Figura 1 con un wafer di OIC, comprendente una pluralità di OIC 10 che hanno rispettive zone ottiche 12, la pluralità di OIC 10 essendo separati gli uni rispetto agli altri (per es., attraverso una fase di suddivisione in die o “dicing”) da uno spazio di separazione.
In una o più forme di attuazione, come rappresentato nella Figura 2, una pluralità di bump di saldatura (per es., una pila di saldatura di Pillar in Cu/Ni “micro”) 14, vale a dire una pluralità di formazioni elettricamente conduttive, può essere formata (per es., attraverso una deposizione di metallo) sulla superficie anteriore 10a dell’OIC 10. I bump di saldatura 14 possono essere disposti intorno alla zona ottica 12 dell’OIC 10, per esempio certi bump selezionati 14 della pluralità di bump di saldatura 14 possono essere disposti lontano dall’OIC 10, e certi bump selezionati 14 della pluralità di bump di saldatura 14 possono essere disposti intorno alla zona ottica 12, per es. formando una formazione simile a una diga intorno a tale zona ottica 12. Opzionalmente, la formazione simile a una diga formata intorno alla zona ottica 12 dell’OIC 10 può essere riempita con materiale di riempimento (non visibile nella Figura 1).
Anche se, nella presente descrizione, si fa riferimento a una formazione simile a una diga che circonda la zona ottica 12, gli esperti nella tecnica apprezzeranno che tale rappresentazione è puramente esemplificativa di una varietà di possibili strati (esterni) di copertura temporanea (per es., di materiale di resist) che possono essere configurati per formare un perimetro chiuso intorno alla zona ottica 12.
Come rappresentato nelle Figure 3 e 4, l’OIC 10 può essere ribaltato e la sua superficie anteriore 10a può essere disposta in (per es., attaccata a) uno strato sacrificale di supporto 16. L’OIC 10 può così avere una superficie posteriore 10b, opposta alla superficie anteriore 10a, che può essere lasciata esposta.
Una tale fase può essere desiderabile se il sistema elettro-ottico comprende uno o più reticoli illuminati sul lato posteriore disponibili in corrispondenza della superficie posteriore del sistema elettro-ottico, in cui la luce può passare attraverso la superficie posteriore 10b dell’OIC 10, e nel reticolo può essere fornito uno specchio che può riflettere a ritroso la luce nel reticolo. Sullo strato sacrificale di supporto 16 può essere formata una pluralità di ulteriori bump di saldatura 14, configurati per accoppiarsi con la pluralità di bump di saldatura 14 sulla superficie anteriore 10a dell’OIC 10, e complementari a essi.
Di conseguenza, la superficie anteriore 10a può essere di fronte allo strato di supporto 16 e può trovarsi a una certa distanza D da esso, che può essere indicativa di un’altezza della pluralità di bump di saldatura 14 più un’altezza della pluralità di ulteriori bump di saldatura 14.
In una o più forme di attuazione, uno strato di copertura della zona ottica 12 dell’OIC 10 può così essere formato per mezzo di processi con resist polimerico standard. Tale contatto può essere atto a racchiudere e opzionalmente a isolare la zona ottica 12 da ciò che la circonda.
Inoltre, come rappresentato nella Figura 4, uno o più pillar elettricamente conduttivi 18, per es. fatti di rame, possono essere formati sulla superficie anteriore 16a dello strato di supporto 16, in cui i pillar 18 possono essere disposti a fianco del (per es., intorno al) OIC 10. Si apprezzerà che, nel caso in cui sia presente un wafer di OIC, può essere presente una pluralità di pillar 18, disposti sulla superficie anteriore 16a dello strato di supporto 16 negli spazi di separazione tra differenti OIC 10.
La Figura 5 rappresenta una fase di underfilling, in cui un materiale di riempimento 20 può essere applicato sulla superficie anteriore 16a dello strato di supporto 16. Il materiale di riempimento 20 può riempire la distanza D tra la superficie anteriore 10a dell’OIC 10 e la superficie anteriore 16a dello strato di supporto 16, riempiendo anche certi spazi tra la pluralità di bump di saldatura 14. Si apprezzerà che lo strato di copertura, come esemplificato nella Figura 5, evita che il materiale di riempimento 20 riempia la distanza D tra la superficie anteriore 10a dell’OIC 10 e la superficie anteriore 16a dello strato sacrificale di supporto 16, in corrispondenza della zona ottica 12 dell’OIC 10.
Inoltre, può essere applicato un materiale per stampaggio 22, come rappresentato nella Figura 6. Qui, il materiale per stampaggio 22 può essere applicato sopra la superficie anteriore 16a dello strato di supporto 16, così come sui pillar 18 e sulla superficie posteriore 10b dell’OIC 10.
La superficie posteriore 10b dell’OIC 10 e i pillar 18 possono così essere coperti completamente dal materiale per stampaggio 22 e può essere effettuata una fase di assottigliamento (“thinning”), come rappresentato nella Figura 7, in cui il materiale per stampaggio 22 può essere rimosso finché i pillar 18 possono essere esposti.
Come esemplificato nella Figura 8, uno o più strati di ridistribuzione RDL possono essere forniti sul materiale per stampaggio 22. In una o più forme di attuazione, può essere fornito uno strato di copertura 24, che copre i pillar 18 e la superficie posteriore 10b dell’OIC 10 (se esposta), e tracce 26 elettricamente conduttive instradate possono estendersi in corrispondenza dello strato di copertura 24, le tracce 26 formando una rete elettricamente conduttiva. Per esempio, i pillar 18 possono essere connessi a rispettive tracce conduttive 26 che possono avere una o più porzioni esposte a una superficie dello strato di copertura 24.
Nella Figura 9, lo strato sacrificale di supporto 16 può essere rimosso. Inoltre, se la formazione simile a una diga che circonda la zona ottica 12 dell’OIC 10 è riempita con un materiale di riempimento, per es. un resist, può essere effettuata una rimozione del materiale di riempimento. Di conseguenza, si può formare una porzione in rientranza, circondata dal materiale di riempimento 20, in cui, in una superficie inferiore, può essere esposta la zona ottica 12 dell’OIC 10.
Il dispositivo (ottico) prodotto può così essere accoppiato a un circuito integrato elettrico EIC 28 per formare un sistema elettro-ottico secondo una o più forme di attuazione come descritto in seguito.
Per esempio, nella Figura 10, il circuito integrato elettrico EIC 28 può avere una superficie anteriore 28a comprendente una superficie attiva e strati di metallo, per es. la superficie anteriore 28a può comprendere una pluralità di die pad 30. L’EIC 28 può essere disposto con la superficie anteriore 28a che guarda verso la superficie anteriore 10a dell’OIC 10, vale a dire la superficie anteriore del dispositivo, con la pluralità di die pad 30 accoppiati con rispettivi bump di saldatura nella pluralità di bump di saldatura 14. Inoltre, come rappresentato nella Figura 10, l’EIC 28, alla sua superficie anteriore 28a, può essere accoppiato a uno dei pillar 18, per es. un via passante attraverso il materiale per stampaggio 22 o, in forme di attuazione alternative, attraverso un chip in vetro o un chip in silicio.
Si apprezzerà che l’EIC 28 può essere disposto in contatto con certi bump selezionati tra la pluralità di bump di saldatura 14 lontano dalla zona ottica 12, mentre nessun bump selezionato tra i bump di saldatura 14 che formano la formazione simile a una diga può essere accoppiato all’EIC 28. L’EIC 28 può coprire perciò una porzione della superficie anteriore 10a dell’OIC 10 lontano dalla zona ottica 12.
Come rappresentato nella Figura 10, può essere presente una distanza d tra la superficie anteriore 28a dell’EIC 28 e la superficie anteriore 10a dell’OIC 10, che nella presente forma di attuazione può corrispondere a una altezza dei die pad 30 dell’EIC 28.
Può essere effettuata un’ulteriore fase di underfilling, come rappresentato nella Figura 11, in cui un ulteriore materiale di riempimento 32, che può corrispondere o non corrispondere al materiale di riempimento 20, può essere applicato sulla superficie anteriore 10a dell’OIC 10. L’ulteriore materiale di riempimento 32 può riempire completamente la distanza d tra la superficie anteriore 10a dell’OIC 10 e la superficie anteriore 28a dell’EIC 28, riempiendo anche gli spazi tra la pluralità di die pad 30.
La Figura 12 rappresenta la possibilità di fornire delle sfere (“ball”) di saldatura 34 in corrispondenza di una superficie posteriore del sistema elettro-ottico, in porzioni di esso dove le tracce 26 elettricamente conduttive possono essere esposte, vale a dire, le ball di saldatura 34 possono essere formate in contatto diretto con le porzioni esposte delle tracce 26 elettricamente conduttive formando la rete elettricamente conduttiva del sistema elettro-ottico secondo una o più forme di attuazione.
Inoltre, il processo del flusso di assemblaggio può comprendere una fase di singolazione (“singulation”) effettuata sul wafer di OIC, in modo tale che i sistemi elettro-ottici possano essere divisi.
Nelle seguenti Figure 13 a 20, parti o elementi simili a parti o elementi già discussi con riferimento alle Figure 1 a 12 sono indicati con riferimenti simili e una corrispondente descrizione dettagliata non sarà ripetuta per brevità.
In una o più forme di attuazione, un processo di flusso di assemblaggio che può produrre il dispositivo secondo una o più forme di attuazione può comprendere riempire con un materiale di riempimento 36, per es. un resist, la formazione simile a una diga formata intorno alla zona ottica 12 dell’OIC 10. Una tale fase può fornire uno o più vantaggi, per esempio il materiale di copertura/riempimento può proteggere le zone ottiche (per es., i reticoli) durante differenti fasi del processo di assemblaggio, come l’applicazione di RDL, la crescita dei pillar, le operazioni di stampaggio. Inoltre, una volta che il materiale di riempimento è stato rimosso, la zona ottica, per es. la regione di accoppiamento ottico, può essere lasciata esposta.
Come rappresentato nella Figura 14, la superficie posteriore 10b dell’OIC 10 può essere disposta nella superficie anteriore 16a dello strato sacrificale di supporto 16, e la superficie anteriore 10a dell’OIC 10 può così essere lasciata esposta. Tale dispositivo può essere desiderabile nel caso in cui le aree ottiche comprendano strutture a reticolo nella zona ottica 12 sulla superficie anteriore 10a dell’OIC 10, le strutture a reticolo configurate per trasmettere luce verso l’alto, fuori da questa superficie anteriore 10a.
Nel presente esempio non limitativo, sulla superficie anteriore 16a dello strato sacrificale di supporto 16, può essere formata la pluralità di ulteriori bump di saldatura 14 così come l’uno o più pillar 18, per es. fatti di rame. Gli spazi tra la pluralità di ulteriori bump di saldatura 14 e i pillar 18 possono essere riempiti con un materiale di underfilling 20 e la superficie posteriore 10b dell’OIC 10 può essere attaccata, tramite un adesivo 38, alla pluralità di ulteriori bump di saldatura 14 e al materiale di riempimento 20 che riempie gli spazi tra essi.
Una o più forme di attuazione possono comprendere fornire uno o più strati RDL, che possono comprendere a loro volta una pluralità di strati, per es. uno strato di passivazione, uno strato di metallo e un ulteriore strato di passivazione. Questi strati possono connettere una porzione della superficie anteriore 10a dell’OIC 10, per es. disposta sotto lo strato RDL, tramite tracce elettricamente conduttive (per es., instradate) attraverso lo strato di metallo, a una porzione elettricamente conduttiva di una superficie esposta dello strato RDL, per es. in un punto differente rispetto alla porzione della superficie anteriore 10a dell’OIC 10.
Inoltre, può essere applicato un materiale per stampaggio 22, come rappresentato nella Figura 15. Qui, il materiale per stampaggio 22 può essere applicato sopra la superficie anteriore 16a dello strato di supporto 16, coprendo con ciò (per es., completamente) i pillar 18, la superficie anteriore 10a dell’OIC 10, così come lo spazio tra essi.
Può essere effettuata una fase di assottigliamento, come rappresentato nella Figura 16, in cui il materiale per stampaggio 22 può essere rimosso finché i pillar 18 possono essere esposti, per es. esponendo anche la pluralità di bump di saldatura 14 e il materiale di riempimento 36 presente sulla superficie anteriore 10a dell’OIC 10.
In una o più forme di attuazione, uno o più strati di ridistribuzione RDL (non visibili) possono essere applicati sopra il materiale per stampaggio 22 assottigliato e possono essere prodotte le tracce 26 elettricamente conduttive, formando una rete elettricamente conduttiva. Per esempio, i pillar 18 possono essere connessi a rispettive tracce 26 elettricamente conduttive che possono estendersi sopra la superficie anteriore 10a dell’OIC 10. In una o più forme di attuazione, le tracce 26 elettricamente conduttive possono connettere uno o più pillar 18 con bump selezionati tra la pluralità di bump di saldatura 14 sulla superficie anteriore 10a dell’OIC 10.
Inoltre, come esemplificato nella Figura 17, il materiale di riempimento 36 (per es., resist), per es. un resist che copre la zona ottica 12 dell’OIC 10, può essere rimosso e la zona ottica 12 può così rimanere esposta in corrispondenza del lato anteriore 10a dell’OIC 10. Di conseguenza, può essere formata una porzione in rientranza, circondata dal materiale per stampaggio 22, in cui, in corrispondenza di una superficie inferiore, può essere esposta la zona ottica 12 dell’OIC 10.
Il dispositivo (ottico) prodotto può quindi essere accoppiato elettricamente al circuito integrato elettrico EIC 28 avente i die pad 30 sulla sua superficie anteriore 28a, per formare un sistema elettro-ottico secondo una o più forme di attuazione come esemplificato nella Figura 18. Per esempio, l’EIC 28 può essere disposto con la superficie anteriore 28a che guarda verso la superficie anteriore 10a dell’OIC 10, con la pluralità di die pad 30 accoppiati con i rispettivi bump di saldatura nella pluralità di bump di saldatura 14 (così come i rispettivi pillar 18, se sono presenti tracce 26 elettricamente conduttive che connettono i pillar 18 a corrispondenti bump di saldatura nella pluralità di bump di saldatura 14). Di nuovo, l’EIC 28 può essere disposto in contatto con bump selezionati tra la pluralità di bump di saldatura 14 lontano dalla zona ottica 12, e l’EIC 28 può coprire una porzione della superficie anteriore 10a dell’OIC 10 lontano dalla zona ottica 12 che può così essere lasciata esposta. Di nuovo, la distanza d tra la superficie anteriore 28a dell’EIC 28 e la superficie anteriore 10a dell’OIC 10 può essere coperta con un ulteriore materiale di riempimento 32, che può corrispondere o può non corrispondere al materiale di riempimento 20. L’ulteriore materiale di riempimento 32 può riempire completamente la distanza d, riempiendo anche gli spazi tra la pluralità di die pad 30.
Nella Figura 19, lo strato sacrificale di supporto 16 può essere rimosso, in modo tale che possa essere esposta una superficie che comprende il materiale di riempimento 20 così come la pluralità di ulteriori bump di saldatura 14.
La Figura 20 rappresenta la possibilità di fornire le ball di saldatura 34 su tale superficie, nelle porzioni di essa in cui possono essere esposti i pillar 18 (per es., pillar passanti stampati) così come la pluralità di ulteriori bump di saldatura 14, vale a dire le ball di saldatura 34 possono essere formate in contatto diretto con le loro porzioni esposte.
Inoltre, nel flusso di assemblaggio secondo una o più forme di attuazione, può essere effettuata una fase di singolazione, al fine di isolare i differenti sistemi elettro-ottici prodotti sul wafer di OIC.
La Figura 21 rappresenta un esempio di un possibile sistema elettro-ottico 100 che può essere prodotto tramite il procedimento secondo una o più forme di attuazione, comprendente un OIC 10 e un EIC 28. Come qui esemplificato, il sistema 100 può comprendere una struttura a strati in 3D, in cui il circuito integrato elettrico EIC 28 può essere montato, per es. con un montaggio di tipo flip-chip, sul circuito integrato ottico OIC 10. A sua volta, l’OIC 10 di tale sistema elettro-ottico 100 può comprendere una o più zone ottiche 12, esposte in corrispondenza di una superficie anteriore del sistema 100. Per esempio, la zona ottica 12 può trovarsi all’interno di una porzione in rientranza rispetto alla superficie anteriore del sistema 100, la porzione in rientranza avendo uno spessore che può corrispondere sostanzialmente all’altezza della pluralità di ulteriori bump di saldatura 14.
In una o più forme di attuazione, come esemplificato nella Figura 21, le tracce 26, per es. la traccia 26 che connette il pillar 18 alla superficie anteriore 10a dell’OIC 10, possono essere coperte da uno strato di passivazione sulla parte superiore delle tracce 26.
Inoltre, in una o più forme di attuazione, uno o più pillar/via 18 possono essere connessi, tramite i pillar/bump 30, all’EIC 28, nella misura in cui l’EIC 28 può comprendere i propri strati di metallo che possono essere progettati per ridistribuire i segnali elettrici.
Le connessioni elettriche tra l’EIC 28 e l’OIC 10 possono essere fornite, per es., mediante dei pillar 18 di rame, dalla pluralità di bump di saldatura 14 (e/o dalla pluralità di ulteriori bump di saldatura 14) così come dalle tracce 26 elettricamente conduttive, che possono essere depositate parzialmente sull’OIC 10 e parzialmente sull’EIC 28. L’assemblaggio dell’EIC 28 sull’OIC 10 può comportare un processo a livello di wafer, per es. con riflusso della pasta per saldatura dei pillar di rame ottenuto per mezzo di un processo di riflusso di massa. La struttura in 3D risultante può essere testata a livello del wafer (per es., durante un EOWS - Electro–Optical Wafer Sorting).
Il wafer 3D può quindi essere sottoposto a singolazione e ciascun dispositivo semi-finito 3D può essere assemblato per es. su un package organico per le attività di caratterizzazione. In alternativa, può essere montato direttamente su una scheda dell’utente finale, per es., all’interno di un modulo.
Le connessioni elettriche tra l’assemblaggio in 3D e, per es., una scheda esterna possono essere fornite tramite le ball di saldatura 34 che possono essere connesse in modo simile alle connessioni elettriche discusse in precedenza.
In una o più forme di attuazione, l’EIC 28 può essere attaccato almeno parzialmente sull’OIC 10, per es. lontano dalla zona ottica 12 sulla sua superficie anteriore 10a e parzialmente su un package a gradino risultante dando origine a una sorta di dispositivo simile a un ponte. Per esempio, il sistema elettro-ottico 100 può comprendere un primo strato 101 e un secondo strato 102, che ha dimensioni longitudinali minori delle dimensioni longitudinali del primo strato 101, in cui il primo strato 101 e il secondo strato 102 possono essere accoppiati in una struttura simile a un gradino, con il secondo strato 102 disposto in una porzione periferica del primo strato 101 ed avente uno spessore che può essere più alto di uno spessore dell’OIC 10. Per esempio, lo spessore del secondo strato 102 può corrispondere all’altezza della pluralità di ulteriori bump di saldatura 14 più lo spessore dell’OIC 10.
In una o più forme di attuazione, nel primo strato 101 e nel secondo strato 102 può essere presente una rete di accoppiamento elettrico che può comprendere le connessioni elettriche dell’OIC 10 più quelle dell’EIC 28, le tracce 26 elettricamente conduttive, la pluralità di bump di saldatura 14 (e/o la pluralità di ulteriori bump di saldatura 14 a seconda del processo di assemblaggio impiegato) e i pillar 18. Inoltre, la rete di accoppiamento elettrico può estendersi in uno strato di rete 104 all’interno del primo strato 101 del sistema elettro-ottico 100.
In una o più forme di attuazione, l’OIC 10 può essere disposto con la sua superficie posteriore 10b accoppiata al primo strato 101 nella sua porzione lasciata scoperta dal secondo strato 102, per es. in una porzione centrale del primo strato 101. Di conseguenza, la zona ottica 12 dell’OIC 10 può rimanere esposta nella superficie anteriore del sistema elettro-ottico 100.
In una o più forme di attuazione, l’EIC 28 può essere accoppiato, nella sua superficie anteriore 28a, con il secondo strato 102 e la superficie anteriore 10a dell’OIC 10, lontano dalla zona ottica 12 dell’OIC 10, in modo tale che l’EIC 28 possa essere disposto estendendosi come un ponte tra il secondo strato 102 e l’OIC 10.
In una o più forme di attuazione, come qui esemplificato, il secondo strato 102 può estendersi intorno all’OIC 10, coprendo con ciò (tutte) le porzioni di una superficie del primo strato 101 che possono essere lasciate scoperte dall’OIC 10.
In una o più forme di attuazione, l’OIC 10 e l’EIC 28 possono scambiarsi di posizione nel sistema elettro-ottico 100, per cui l’OIC 10 può essere disposto sopra il secondo strato 102 e l’EIC 28, che può essere posto a sua volta nella porzione in rientranza sopra il primo strato 101. Per esempio, in questo caso, l’OIC 10 può essere accoppiato in corrispondenza della superficie anteriore 10a all’EIC 28 e può comprendere la zona ottica 12 sulla superficie posteriore 10b, che può essere lasciata esposta e che può comprendere reticoli illuminati sul lato posteriore.
Grazie al procedimento secondo una o più forme di attuazione, esiste la possibilità di:
- effettuare una fase di attacco del die invece di un flip-chip bumping,
- aprire lo strato stampato (per es., di resist) superiore del dispositivo per esporre zone ottiche, per es. reticoli Silicon Photonics,
- usare materiale RDL per fornire una rete di connessione elettrica, per es. metallizzando il composto per stampaggio superiore,
- effettuare una crescita di pillar (per es., in Cu) sul wafer ricostituito,
- effettuare un flip-chip standard dell’EIC,
- effettuare test elettro-ottici a livello di wafer di un wafer ricostituito.
Una o più forme di attuazione possono essere relative a un dispositivo, comprendente:
- un circuito integrato ottico (per es. 10) avente una prima superficie (per es. 10a) e una seconda superficie (per es. 10b) opposta alla prima superficie, il circuito integrato ottico comprendendo una zona ottica (per es. 12) della prima superficie del circuito integrato ottico, e - almeno una massa elettricamente isolante (per es.
20, 22) applicata sul circuito integrato ottico, l’almeno una massa elettricamente isolante lasciando scoperta la zona ottica in corrispondenza della prima superficie del circuito integrato ottico.
In una o più forme di attuazione, il dispositivo può comprendere una rete di accoppiamento elettrico del circuito integrato ottico, la rete di accoppiamento elettrico può comprendere uno o più tra:
- almeno una formazione elettricamente conduttiva che si estende attraverso l’almeno una massa elettricamente isolante,
- almeno una formazione elettricamente conduttiva che si estende tra la prima superficie e la seconda superficie del circuito integrato ottico, e/o
- formazioni elettricamente conduttive selezionate tra i pillar elettricamente conduttivi, vias passanti di vetro e vias passanti di silicio.
In una o più forme di attuazione, il circuito integrato ottico può comprendere una struttura con bump elettricamente conduttivi (per es. 14) in corrispondenza della prima superficie, la struttura con bump elettricamente conduttivi fornendo una formazione simile a una diga intorno alla zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono essere relative a un procedimento per produrre un tale dispositivo, comprendente:
- fornire un circuito integrato ottico (per es. 10) avente una prima superficie (per es. 10a) con uno o più strati di copertura temporanei che possono essere configurati per formare un perimetro chiuso intorno a una zona ottica (per es. 12) della prima superficie del circuito integrato ottico (per esempio, una struttura con bump elettricamente conduttivi come 14 sulla prima superficie dell’OIC che fornisce una formazione simile a una diga intorno alla zona ottica),
- applicare uno strato di copertura (per es. 14, 16; 36) sopra la zona ottica della prima superficie del circuito integrato ottico,
- fornire una rete di accoppiamento elettrico del circuito integrato ottico, e
- rimuovere lo strato di copertura per esporre la zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere stampare massa elettricamente isolante (per es. 20, 22) sul circuito integrato ottico avente lo strato di copertura applicato sopra la zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere fornire lo strato di copertura simile a un ponte sulla formazione simile a una diga, lo strato di copertura estendendosi a una certa distanza (per es. D) rispetto alla zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere fornire uno strato sacrificale di supporto (per es. 16) e di accoppiare ad esso il circuito integrato ottico con la prima superficie del circuito integrato ottico che guarda verso lo strato sacrificale di supporto, in cui lo strato sacrificale di supporto può fornire lo strato di copertura che si estende alla distanza (per es. D) rispetto alla zona ottica della prima superficie del circuito integrato ottico.
In una o più forme di attuazione, fornire la rete di accoppiamento elettrico del circuito integrato ottico può comprendere:
- fornire allo strato sacrificale di supporto una struttura elettricamente conduttiva (per es. 14) complementare alla struttura con bump elettricamente conduttivi in corrispondenza della prima superficie del circuito integrato ottico e accoppiare elettricamente la struttura con bump elettricamente conduttivi in corrispondenza della prima superficie del circuito integrato ottico con la struttura elettricamente conduttiva complementare dello strato sacrificale di supporto; e/o - fornire formazioni elettricamente conduttive (per es. 18) dallo strato sacrificale di supporto verso una seconda superficie (per es. 10b) del circuito integrato ottico, la seconda superficie opposta alla prima superficie.
Una o più forme di attuazione possono comprendere fornire formazioni elettricamente conduttive (per es. 26) dallo strato sacrificale di supporto verso una seconda superficie (per es. 10b) del circuito integrato ottico opposta alla prima superficie, in seguito a una rimozione almeno parziale, in corrispondenza della seconda superficie, di massa elettricamente isolante stampata sul circuito integrato ottico.
Una o più forme di attuazione possono comprendere rimuovere lo strato sacrificale di supporto per esporre la zona ottica della prima superficie del circuito integrato ottico, così come la rete di accoppiamento elettrico del circuito integrato ottico in corrispondenza della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere fornire lo strato di copertura in contatto con la zona ottica della prima superficie, fornendo opzionalmente un riempimento (per es. 36) di materiale protettivo sopra una zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere fornire uno strato sacrificale di supporto (per es. 16) e di accoppiare ad esso il circuito integrato ottico con una seconda superficie (per es. 10b) del circuito integrato ottico che guarda lo strato sacrificale di supporto, la seconda superficie del circuito integrato ottico opposta alla prima superficie del circuito integrato ottico.
In una o più forme di attuazione, fornire la rete di accoppiamento elettrico del circuito integrato ottico (10) può comprendere:
- fornire allo strato sacrificale di supporto una struttura elettricamente conduttiva (per es. 14) e accoppiare elettricamente il circuito integrato ottico con la struttura elettricamente conduttiva dello strato sacrificale di supporto; e/o
- fornire formazioni elettricamente conduttive (per es. 18) dallo strato sacrificale di supporto verso una struttura con bump elettricamente conduttivi sulla prima superficie (10a) del circuito integrato ottico.
Una o più forme di attuazione possono comprendere fornire formazioni elettricamente conduttive (per es. 26) dallo strato sacrificale di supporto verso la struttura con bump elettricamente conduttivi sulla prima superficie del circuito integrato ottico successivamente a una rimozione almeno parziale, in corrispondenza della prima superficie, di massa elettricamente isolante (per es., un materiale del package 20, 22) stampata sul circuito integrato ottico.
Una o più forme di attuazione possono comprendere rimuovere lo strato di copertura in contatto con la zona ottica della prima superficie per esporre la zona ottica della prima superficie del circuito integrato ottico.
Una o più forme di attuazione possono comprendere di rimuovere lo strato sacrificale di supporto per esporre la rete di accoppiamento elettrico del circuito integrato ottico in corrispondenza della seconda superficie del circuito integrato ottico.
Una o più forme di attuazione possono essere relative a un sistema elettro-ottico (per es. 100), comprendente:
- un primo strato (per es. 101) avente una superficie anteriore e una superficie posteriore,
- un secondo strato (per es. 102) avente una superficie anteriore e una superficie posteriore, in cui il primo strato e il secondo strato possono essere accoppiati in una struttura simile a un gradino con la superficie posteriore del secondo strato accoppiata con la superficie anteriore del primo strato, con una porzione della superficie anteriore del primo strato lasciata scoperta dal secondo strato,
- un dispositivo secondo una o più forme di attuazione, e
- un circuito integrato elettrico (per es. 28),
in cui la seconda superficie del circuito integrato ottico può essere accoppiata con la superficie anteriore del primo strato nella parte lasciata scoperta dal secondo strato, la zona ottica della prima superficie del circuito integrato ottico essendo esposta in corrispondenza di una superficie del sistema elettro-ottico, e in cui il circuito integrato elettrico può essere accoppiato con la superficie anteriore del secondo strato e la prima superficie del circuito integrato ottico, lasciando scoperta la zona ottica in corrispondenza della prima superficie del circuito integrato ottico, con il circuito integrato elettrico disposto in modo da estendersi come un ponte tra il secondo strato e il circuito integrato ottico.
In una o più forme di attuazione, il sistema elettroottico può comprendere un ulteriore chip, annegato nel secondo strato, in cui la rete di accoppiamento elettrico del circuito integrato ottico può comprendere almeno una formazione elettricamente conduttiva che si estende attraverso l’ulteriore chip.
In una o più forme di attuazione, la struttura di pillar (per es., in Cu), che connette le superficie superiore e quella inferiore del sistema elettro-ottico può essere sostituita da:
- un chip di interposizione di vetro che contiene vias passanti di vetro, o
- un chip IC elettrico separato avente in esso vias che possono essere usati invece dei pillar passanti a stampo.
Per esempio, il chip può comprendere un’unità di elaborazione centrale CPU (“Central Processing Unit”) di un server high-end, e può comprendere silicio con vias passanti attraverso il silicio TSV (“Through-Silicon Vias”), vetro con vias passanti attraverso il vetro TGV (“Through-Glass Vias”) o ceramica. In una o più forme di attuazione, il chip può comprendere un chip attivo, come un circuito integrato specifico per l’applicazione o ASIC (“Application Specific Integrated Circuit”).
Si apprezzerà che, in una o più forme di attuazione, produrre una struttura di package a livello di wafer 3D può permettere di effettuare test (completi) a livello di wafer consentendo di assemblare soltanto “Known good 3D” riducendo il costo del package complessivo.
Fermi restando i principi di fondo, i dettagli e le forme di attuazione possono variare, anche in modo apprezzabile, rispetto a quanto è stato descritto, puramente a titolo di esempio, senza uscire dall’ambito di protezione.
L’ambito di protezione è definito dalle rivendicazioni annesse.

Claims (20)

  1. RIVENDICAZIONI 1. Dispositivo, comprendente: - un circuito integrato ottico (10) avente una prima superficie (10a) e una seconda superficie (10b) opposta alla prima superficie (10a), il circuito integrato ottico (10) comprendendo una zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10), e - almeno una massa elettricamente isolante (20, 22) applicata sul circuito integrato ottico (10), l’almeno una massa elettricamente isolante (20, 22) lasciando scoperta la zona ottica (12) in corrispondenza della prima superficie (10a) del circuito integrato ottico (10).
  2. 2. Dispositivo secondo la rivendicazione 1, comprendente una rete di accoppiamento elettrico del circuito integrato ottico (10), la rete di accoppiamento elettrico comprendendo almeno una formazione elettricamente conduttiva che si estende attraverso l’almeno una massa elettricamente isolante (20, 22).
  3. 3. Dispositivo secondo la rivendicazione 1 o la rivendicazione 2, comprendente una rete di accoppiamento elettrico del circuito integrato ottico (10), la rete di accoppiamento elettrico comprendendo almeno una formazione elettricamente conduttiva che si estende tra la prima superficie (10a) e la seconda superficie (10b) del circuito integrato ottico (10).
  4. 4. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, comprendente una rete di accoppiamento elettrico del circuito integrato ottico (10), la rete di accoppiamento elettrico comprendendo formazioni elettricamente conduttive selezionate tra pillar elettricamente conduttivi, vias passanti di vetro e vias passanti di silicio.
  5. 5. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui il circuito integrato ottico (10) comprende una struttura con bump elettricamente conduttivi (14) in corrispondenza della prima superficie (10a), la struttura con bump elettricamente conduttivi (14) fornendo una formazione simile a una diga intorno alla zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  6. 6. Procedimento, comprendente: - fornire a un circuito integrato ottico (10) avente una prima superficie (10a) una struttura con bump elettricamente conduttivi (14) su di essa che fornisce una formazione simile a una diga intorno a una zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10), - applicare un strato di copertura (14, 16; 36) sopra la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10), - fornire una rete di accoppiamento elettrico del circuito integrato ottico (10), e - rimuovere detto strato di copertura (14, 16; 36) per esporre la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  7. 7. Procedimento secondo la rivendicazione 6, comprendente stampare massa elettricamente isolante (20, 22) su detto circuito integrato ottico (10) avente detto strato di copertura (14, 16; 36) applicato sopra la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  8. 8. Procedimento secondo la rivendicazione 6 o la rivendicazione 7, comprendente fornire detto strato di copertura (14, 16) come un ponte su detta formazione simile a una diga, lo strato di copertura (14, 16) estendendosi a una distanza (D) rispetto alla zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  9. 9. Procedimento secondo la rivendicazione 8, comprendente fornire uno strato sacrificale di supporto (16) e accoppiare ad esso detto circuito integrato ottico (10) con la prima superficie (10a) del circuito integrato ottico (10) che guarda verso lo strato sacrificale di supporto (16), in cui lo strato sacrificale di supporto (16) fornisce detto strato di copertura che si estende a detta distanza (D) rispetto alla zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  10. 10. Procedimento secondo la rivendicazione 9, in cui fornire detta rete di accoppiamento elettrico del circuito integrato ottico (10) comprende: - fornire a detto strato sacrificale di supporto (16) una struttura elettricamente conduttiva (14) complementare alla struttura con bump elettricamente conduttivi (14) in corrispondenza della prima superficie (10a) del circuito integrato ottico (10) e accoppiare elettricamente la struttura con bump elettricamente conduttivi (14) in corrispondenza della prima superficie (10a) del circuito integrato ottico (10) con la struttura elettricamente conduttiva (14) complementare dello strato sacrificale di supporto (16); e/o - fornire formazioni elettricamente conduttive (18) da detto strato sacrificale di supporto (16) verso una seconda superficie (10b) del circuito integrato ottico (10), la seconda superficie (10b) opposta a detta prima superficie (10a).
  11. 11. Procedimento secondo la rivendicazione 7 e la rivendicazione 10, comprendente fornire formazioni elettricamente conduttive (26) da detto strato sacrificale di supporto (16) verso la seconda superficie (10b) del circuito integrato ottico (10), la seconda superficie (10b) opposta a detta prima superficie (10a), successivamente a una rimozione almeno parziale, in corrispondenza di detta seconda superficie (10b), di massa elettricamente isolante (20, 22) stampata su detto circuito integrato ottico (10).
  12. 12. Procedimento secondo una qualsiasi delle rivendicazioni 9 a 11, comprendente rimuovere detto strato sacrificale di supporto (16) per esporre la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10) così come detta rete di accoppiamento elettrico del circuito integrato ottico (10) in corrispondenza di detta prima superficie (10a) del circuito integrato ottico (10).
  13. 13. Procedimento secondo la rivendicazione 6 o la rivendicazione 7, comprendente fornire detto strato di copertura in contatto con la zona ottica (12) della prima superficie (10a), preferibilmente fornendo un riempimento (36) di materiale protettivo in detta formazione simile a una diga intorno a una zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  14. 14. Procedimento secondo la rivendicazione 13, comprendente fornire uno strato sacrificale di supporto (16) e di accoppiare ad esso detto circuito integrato ottico (10) con una seconda superficie (10b) del circuito integrato ottico (10) che guarda lo strato sacrificale di supporto (16), detta seconda superficie (10b) del circuito integrato ottico (10) opposta a detta prima superficie (10a) del circuito integrato ottico (10).
  15. 15. Procedimento secondo la rivendicazione 14, in cui fornire detta rete di accoppiamento elettrico del circuito integrato ottico (10) comprende: - fornire a detto strato sacrificale di supporto (16) una struttura elettricamente conduttiva (14) e accoppiare elettricamente il circuito integrato ottico (10) con la struttura elettricamente conduttiva (14) dello strato sacrificale di supporto (16); e/o - fornire formazioni elettricamente conduttive (18) da detto strato sacrificale di supporto (16) verso una struttura con bump elettricamente conduttivi (14) sulla prima superficie (10a) del circuito integrato ottico (10).
  16. 16. Procedimento secondo la rivendicazione 7 e la rivendicazione 15, comprendente fornire formazioni elettricamente conduttive (26) da detto strato sacrificale di supporto (16) verso la struttura con bump elettricamente conduttivi (14) sulla prima superficie (10a) del circuito integrato ottico (10) successivamente a una rimozione almeno parziale, in corrispondenza di detta prima superficie (10a), di massa elettricamente isolante (20, 22) stampata su detto circuito integrato ottico (10).
  17. 17. Procedimento secondo una qualsiasi delle rivendicazioni 13 a 16, comprendente rimuovere detto strato di copertura (36) in contatto con la zona ottica (12) della prima superficie (10a) per esporre la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10).
  18. 18. Procedimento secondo una qualsiasi delle rivendicazioni 13 a 17, comprendente rimuovere detto strato sacrificale di supporto (36) per esporre detta rete di accoppiamento elettrico del circuito integrato ottico (10) in corrispondenza di detta seconda superficie (10b) del circuito integrato ottico (10).
  19. 19. Sistema elettro-ottico (100), comprendente: - un primo strato (101) avente una superficie anteriore e una superficie posteriore, - un secondo strato (102) avente una superficie anteriore e una superficie posteriore, in cui il primo strato (101) e il secondo strato (102) sono accoppiati in una struttura simile a un gradino con la superficie posteriore del secondo strato (102) accoppiata con la superficie anteriore del primo strato (101), con una porzione della superficie anteriore del primo strato (101) lasciata scoperta dal secondo strato, - un dispositivo secondo una qualsiasi delle rivendicazioni 1 a 5, e - un circuito integrato elettrico (28), in cui: - la seconda superficie (10b) del circuito integrato ottico (10) è accoppiata con la superficie anteriore del primo strato (101) in corrispondenza di detta porzione lasciata scoperta dal secondo strato (102), la zona ottica (12) della prima superficie (10a) del circuito integrato ottico (10) essendo esposta in corrispondenza di una superficie del sistema elettro-ottico (100), - il circuito integrato elettrico (28) è accoppiato con detta superficie anteriore di detto secondo strato (102) e detta prima superficie (10a) di detto circuito integrato ottico (10), lasciando scoperta la zona ottica (12) in corrispondenza della prima superficie (10a) del circuito integrato ottico (10), con detto circuito integrato elettrico (28) disposto in modo da estendersi come un ponte tra detto secondo strato (102) e detto circuito integrato ottico (10).
  20. 20. Sistema elettro-ottico (100) secondo la rivendicazione 19, comprendente un ulteriore chip annegato in detto secondo strato (102), in cui la rete di accoppiamento elettrico del circuito integrato ottico (10) comprende almeno una formazione elettricamente conduttiva che si estende attraverso detto ulteriore chip.
IT102018000005106A 2018-05-07 2018-05-07 Dispositivo, procedimento e sistema elettro-ottico corrispondenti IT201800005106A1 (it)

Priority Applications (3)

Application Number Priority Date Filing Date Title
IT102018000005106A IT201800005106A1 (it) 2018-05-07 2018-05-07 Dispositivo, procedimento e sistema elettro-ottico corrispondenti
US16/404,174 US11063029B2 (en) 2018-05-07 2019-05-06 Method for forming an electro-optical system
US17/342,730 US11824052B2 (en) 2018-05-07 2021-06-09 Electro-optical system with an electrical integrated circuit over an optical integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102018000005106A IT201800005106A1 (it) 2018-05-07 2018-05-07 Dispositivo, procedimento e sistema elettro-ottico corrispondenti

Publications (1)

Publication Number Publication Date
IT201800005106A1 true IT201800005106A1 (it) 2019-11-07

Family

ID=62817000

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102018000005106A IT201800005106A1 (it) 2018-05-07 2018-05-07 Dispositivo, procedimento e sistema elettro-ottico corrispondenti

Country Status (2)

Country Link
US (2) US11063029B2 (it)
IT (1) IT201800005106A1 (it)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11022522B2 (en) * 2018-07-27 2021-06-01 Stmicroelectronics S.R.L. Photonic wafer level testing systems, devices, and methods of operation
US11235404B2 (en) * 2020-03-21 2022-02-01 International Business Machines Corporation Personalized copper block for selective solder removal

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030234452A1 (en) * 2002-06-20 2003-12-25 Advanced Semiconductor Engineering, Inc. Optical integrated circuit element package and process for making the same
US20090086449A1 (en) * 2007-09-27 2009-04-02 Masanori Minamio Optical device and manufacturing method thereof
US20090224386A1 (en) * 2008-03-07 2009-09-10 Stats Chippac, Ltd. Optical Semiconductor Device Having Pre-Molded Leadframe with Window and Method Therefor
EP2448001A2 (fr) * 2010-10-28 2012-05-02 STMicroelectronics (Grenoble 2) SAS Dispositif optique, procédé pour sa fabrication et boîtier électronique comprenant ce dispositif optique
US20150255500A1 (en) * 2012-11-30 2015-09-10 Panasonic Corporation Optical apparatus and method for manufacturing same
US20160216445A1 (en) * 2015-01-26 2016-07-28 Oracle International Corporation Packaged opto-electronic module
US20180045885A1 (en) * 2016-08-10 2018-02-15 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3436810A (en) 1967-07-17 1969-04-08 Jade Corp Method of packaging integrated circuits
US5216278A (en) 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6727576B2 (en) 2001-10-31 2004-04-27 Infineon Technologies Ag Transfer wafer level packaging
US9057853B2 (en) 2009-02-20 2015-06-16 The Hong Kong University Of Science And Technology Apparatus having an embedded 3D hybrid integration for optoelectronic interconnects
FR2973573A1 (fr) * 2011-04-01 2012-10-05 St Microelectronics Grenoble 2 Boitier semi-conducteur comprenant un dispositif semi-conducteur optique
US9484319B2 (en) 2011-12-23 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8890269B2 (en) * 2012-05-31 2014-11-18 Stmicroelectronics Pte Ltd. Optical sensor package with through vias
US8872349B2 (en) 2012-09-11 2014-10-28 Intel Corporation Bridge interconnect with air gap in package assembly
US9704809B2 (en) 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US10055296B2 (en) 2015-10-30 2018-08-21 Quanta Computer Inc. System and method for selective BIOS restoration
US10586048B2 (en) 2016-06-23 2020-03-10 Vmware, Inc. Efficient reboot of an operating system
US10162139B1 (en) * 2017-07-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package
SG11202001724TA (en) * 2017-09-06 2020-03-30 Agency Science Tech & Res Photonic integrated circuit package and method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030234452A1 (en) * 2002-06-20 2003-12-25 Advanced Semiconductor Engineering, Inc. Optical integrated circuit element package and process for making the same
US20090086449A1 (en) * 2007-09-27 2009-04-02 Masanori Minamio Optical device and manufacturing method thereof
US20090224386A1 (en) * 2008-03-07 2009-09-10 Stats Chippac, Ltd. Optical Semiconductor Device Having Pre-Molded Leadframe with Window and Method Therefor
EP2448001A2 (fr) * 2010-10-28 2012-05-02 STMicroelectronics (Grenoble 2) SAS Dispositif optique, procédé pour sa fabrication et boîtier électronique comprenant ce dispositif optique
US20150255500A1 (en) * 2012-11-30 2015-09-10 Panasonic Corporation Optical apparatus and method for manufacturing same
US20160216445A1 (en) * 2015-01-26 2016-07-28 Oracle International Corporation Packaged opto-electronic module
US20180045885A1 (en) * 2016-08-10 2018-02-15 Stmicroelectronics S.R.L. Method of manufacturing semiconductor devices, corresponding device and circuit

Also Published As

Publication number Publication date
US11063029B2 (en) 2021-07-13
US20210296297A1 (en) 2021-09-23
US20190341374A1 (en) 2019-11-07
US11824052B2 (en) 2023-11-21

Similar Documents

Publication Publication Date Title
US11841541B2 (en) Package assembly and manufacturing method thereof
US11784175B2 (en) Integrated circuit bridge for photonics and electrical chip integration
TWI543332B (zh) 半導體晶粒封裝與封裝上封裝裝置
CN109314122B (zh) 半导体芯片封装件
US7285434B2 (en) Semiconductor package and method for manufacturing the same
CN110648927A (zh) 集成光子封装件、光子封装件及其形成方法
US7180149B2 (en) Semiconductor package with through-hole
KR100866619B1 (ko) 웨이퍼 레벨의 이미지센서 모듈 및 그 제조방법, 그리고카메라 모듈
US9964719B1 (en) Fan-out wafer level integration for photonic chips
KR102005351B1 (ko) 팬-아웃 센서 패키지
US20110227186A1 (en) Image sensor package and fabrication method thereof
US11830841B2 (en) Semiconductor package and method for manufacturing the same
KR20080084759A (ko) 빌드인 패키지 캐비티를 갖는 이미지 센서 모듈 및 그 방법
KR20090004707A (ko) 제거가능한 보호 필름을 이용한 이미지 센서 패키지 및 그제조 방법
KR20080069549A (ko) 이미지 센서 모듈 및 그 방법
CN103077933A (zh) 三维的芯片到晶圆级集成
JP6933697B2 (ja) チップパッケージおよびその製造方法
US20240061195A1 (en) Package assembly and manufacturing method thereof
CN112820725B (zh) 激光雷达芯片封装结构及封装方法
US11824052B2 (en) Electro-optical system with an electrical integrated circuit over an optical integrated circuit
US20150004754A1 (en) Semiconductor chips having improved solidity, semiconductor packages including the same and methods of fabricating the same
TW202245286A (zh) 矽光子結構及其製造方法以及晶圓級系統
US20240153934A1 (en) Electrical bridge package with integrated off-bridge photonic channel interface
US20240337799A1 (en) Co-Packaging Assembly and Method for Attaching Photonic Dies/Modules to Multi-Chip Active/Passive Substrate
US20240069277A1 (en) Semiconductor package and manufacturing method thereof