KR20130073818A - 확장된 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20130073818A
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Abstract

본 발명은 확장된 반도체 디바이스를 제조하기 위한 방법으로서, 반도체 다이의 표면에 형성된 복수의 접촉 패드를 구비한 복수의 반도체 다이를 갖는 반도체 웨이퍼를 제공하는 단계; 상기 반도체 다이 주변에 주변 영역을 형성하기 위해 상기 반도체 다이를 분리하는 단계; 상기 반도체 다이 주변의 주변 영역에 절연 물질을 증착하는 단계; 상기 반도체 다이와 상기 절연 물질 위에 상호연결 구조를 형성하되, 이때 상기 상호연결 구조는 상기 반도체 다이 위의 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 단계; 상기 상호연결 구조의 I/O 밀도와 일치하는 I/O 밀도를 갖는 기판을 제공하는 단계; 및 상기 기판의 제 1 전도성 층에 상기 반도체 다이의 접촉 패드를 전기적으로 연결하는 상호연결 구조를 갖는 상기 기판에 상기 반도체 다이를 장착하는 단계;를 포함하는 확장된 반도체 디바이스의 제조 방법를 제공한다.

Description

확장된 반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING EXTENDED SEMICONDUCTOR DEVICE WITH FAN-OUT INTERCONNECT STRUCTURE TO REDUCE COMPLEXITY OF SUBSTRATE}
본 발명은 일반적으로 반도체 디바이스, 특히 기판의 복잡성을 줄이기 위해 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하기 위한 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스는 일반적으로 현대의 전자 제품에서 발견된다. 반도체 디바이스는 전기 부품의 수와 밀도에 따라 다양하다. 개별 반도체 디바이스는 일반적으로 전기 부품, 예를 들어, 발광 다이오드 (LED), 작은 신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)중 한 종류가 포함된다. 집적 반도체 디바이스는 일반적으로 수백에서 수백만의 전기 부품이 포함된다. 집적 반도체 디바이스의 예로는 마이크로 컨트롤러, 마이크로 프로세서, 부하 연결 장치 (CCDs), 태양 전지, 및 디지털 마이크로-미러 장치 (DMDs)가 포함된다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 장치제어, 태양 빛을 전기로 변환, 텔레비젼 디스플레이를 위한 영상 프로젝션 생성과 같은 다양한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 발견된다. 반도체 디바이스는 또한 군사 응용 프로그램, 항공, 자동차, 산업 컨트롤러, 및 사무 장비에서 찾아 볼 수 있다.
반도체 디바이스는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 그 전기 전도성이 전기장 또는 베이스 전류를 적용하거나 또는 도핑 과정을 통해 조작될 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 디바이스의 전도성을 조절하거나 제어한다.
반도체 디바이스는 능동(active) 및 수동(passive) 전기 구조를 포함하고 있다. 양극성 및 전계 효과 트랜지스터를 포함하는 능동 구조물은 전기 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 도핑 및 적용의 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 증진하거나 제한한다. 레지스터, 커패시터, 및 인덕터 등을 포함하는 수동 구조물은 다양한 전기적 기능을 수행하기에 필요한 전류와 전압 사이의 관계를 형성한다. 수동 및 능동 구조물은 전기적으로 연결되어 회로를 형성하고, 이 회로는 반도체 디바이스가 고속 계산 및 기타 유용한 기능을 수행할 수 있도록 한다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 (front-end manufacturing)및 백 엔드 제조공정(back-end manufacturing)을 사용하여 제조되며, 각 공정은 잠재적으로 수백 개의 공정을 포함한다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 각 반도체 다이는 일반적으로 동일하며, 전기적으로 연결되는 능동 및 수동 부품에 의해 형성된 회로가 포함된다. 백 엔드 제조공정은 구조적 지지와 주변 절연을 제공하기 위해 완성된 웨이퍼로부터 개별 반도체 다이를 분리하고 패키징한다. 여기서 사용되는 용어 "반도체 다이"는 의 단수와 복수 형태 모두를 의미하며, 따라서, 하나의 반도체 디바이스 및 여러 반도체 디바이스 모두를 지칭할 수 있다.
반도체 제조의 하나의 목표는 더 작은 반도체 디바이스를 생산하는 것이다. 더 작은 장치는 일반적으로 적은 전력을 소모하고, 높은 성능이 있고, 보다 효율적으로 생산될 수 있다. 또한, 더 작은 반도체 디바이스는 더 작은 최종 제품에 대해 바람직한 더 작은 풋 프린트(smaller footprint)를 갖추고 있다. 더 작은 반도체 다이 크기는 프런트 엔드 공정의 개선에 의해 작고, 높은 밀도의 능동 및 수동 부품을 갖는 반도체 다이를 성취할 수 있게 한다. 백 엔드 공정은 전기적 상호연결 및 패키징 재료의 개선에 의해 더 작은 풋 프린트를 갖는 반도체 디바이스 패키지가 될 수 있게 한다.
종래의 플립칩 형태인 반도체 다이(10)는 활성 표면(16)상에 형성된 범프(12)와 함께 도 1에 도시되어 있다. 접촉 패드(14)는 반도체 다이(10) 내의 능동 및 수동 부품의 입력/출력(I/O) 요구에 의해 결정된 바와 같은 밀도와 피치를 갖는 주어진 패턴으로 놓여 진다. 반도체 다이(10)의 크기는 다이의 전기적 기능과 다이의 능동 및 수동 부품에 대한 상호연결을 위해 요구되는 I/O 에 의해 결정된다. 웨이퍼당 다이의 크기 및 다이의 최대 수효를 감소시키기 위해, 접촉 패드(14)가 제조 공정을 위해 얻어질 수 있는 최소 피치에 따라 일반적으로 설치된다. 즉, 접촉 패드(14)는 가장 높은 I/O 밀도와 최대 가능한 피치를 얻기 위한 제조 공정에 의해 허용가능한 만큼 서로 밀착하여 놓여 진다. 한 실시예에서, 접촉 패드(14)는 80 ㎛의 피치를 갖는다. 접촉 패드(14)를 위한 제조 공정에서 얻을 수 있는 최소 피치를 사용하여, 반도체 다이(10)는 다이의 크기를 최소화하면서 다이의 능동 및 수동 부품에 요구되는 I/O에 부합될 수 있다. 한 실시예에서, 반도체 다이는 5.2 x 5.2 mm2이다.
반도체 다이(10)는 기판에 형성된 전도성 층(22)에 금속학적으로 그리고 전기적으로 연결된 범프(12)와 함께 기판(20)에 장착된다. 전도성 층(22)은 기판(20)을 통해 전기적으로 상호연결되는 접촉 패드와 트레이스 라인을 포함한다. 기판(20)상의 전도성 층(22)는 접촉 패드(14)에 사용되는 바와 같은, 예를 들어 80 ㎛ 인 제조 공정을 통해 얻을 수 있는 동일한 최소 피치를 갖고 놓여져야만 한다. 즉, 전도성 층(22)의 레이아웃은 접촉 패드(14)와 동일한 I/O 밀도를 갖는다. 기판(20)에 요구되는 높은 I/O 밀도는 기판의 비용을 상당히 증가시키고 전도성 층(22)을 위치시키는 가요성을 감소시킨다.
많은 적용분야에 있어서, 복수의 개별 전기 부품(24)이 기판(20)에 장착된다. 이 개별 전기 부품(24)은 부정적인 기생효과(adverse parasitic effects)을 감소시키기 위해 반도체 다이(10)로부터 최소 공간을 요구한다. 따라서, 이 개별 전기 부품(24)은 기생적 간섭을 회피하기 위해 기판(20)상의 반도체 다이(10)로부터 최소 거리 (D)에 놓여 진다. 이 개별 전기 부품(24)과 반도체 다이(10) 사이의 최소 거리(D)는 기판(20)상의 영역을 소비하고, 트레이스 라인(22)의 루트를 복잡하게 한다.
제조 비용을 감소시키기 위해 기판의 레이아웃 밀도 규칙을 완화할 필요가 있다.
본 발명은 반도체 디바이스, 특히 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하기 위한 반도체 디바이스 및 방법을 제공하여 기판의 I/O 밀도를 낮추고, 낮은 I/O 밀도 계층에 대한 간단한 루팅을 위한 레이아웃 설계 규칙을 완화시켜 복잡성을 줄일 수 있는 확장된 반도체 디바이스 및 그 제조 방법의 제공을 그 목적으로 한다.
상기 과제를 해결하기 위하여 본 발명은 확장된 반도체 디바이스를 제조하기 위한 방법으로서, 반도체 다이의 표면에 형성된 복수의 접촉 패드를 구비한 복수의 반도체 다이를 갖는 반도체 웨이퍼를 제공하는 단계; 상기 반도체 다이 주변에 주변 영역을 형성하기 위해 상기 반도체 다이를 분리하는 단계; 상기 반도체 다이 주변의 주변 영역에 절연 물질을 증착하는 단계; 상기 반도체 다이와 상기 절연 물질 위에 상호연결 구조를 형성하되, 이때 상기 상호연결 구조는 상기 반도체 다이 위의 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 단계; 상기 상호연결 구조의 I/O 밀도와 일치하는 I/O 밀도를 갖는 기판을 제공하는 단계; 및 상기 기판의 제 1 전도성 층에 상기 반도체 다이의 접촉 패드를 전기적으로 연결하는 상호연결 구조를 갖는 상기 기판에 상기 반도체 다이를 장착하는 단계;를 포함하는 확장된 반도체 디바이스의 제조 방법을 제공한다.
이때, 상기 상호연결 구조를 형성하는 단계는, 상기 주변 영역에 상기 반도체 다이와 상기 절연 물질 위에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층과 상기 반도체 다이의 접촉 패드 위에 제 2 전도성 층을 형성하는 단계와, 상기 제 2 전도성 층 위에 제 2 절연층을 형성하는 단계를 포함하는 것에도 그 특징이 있다.
게다가, 상기 상호연결 구조를 형성하는 단계는, 상기 제 2 전도성 층 위에 복수의 전도성 컬럼을 형성하는 단계를 더 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 반도체 다이에 인접한 상기 주변 영역에 개별 전기 부품을 배치하는 단계를 더 포함하는 것에도 그 특징이 있다.
나아가, 상기 기판 위에 상기 상호연결 구조를 각각 갖는 복수의 반도체 다이를 장착하는 단계를 더 포함하는 것에도 그 특징이 있다.
또한, 본 발명은 확장된 반도체 디바이스를 제조하기 위한 방법으로서, 제 1 I/O 밀도를 갖는 제 1 계층 디바이스를 제공하는 단계; 상기 제 1 계층 디바이스 위에 I/O 밀도 변환 구조를 형성하는 단계; 상기 제 1 I/O 밀도보다 작은 제 2 I/O 밀도를 갖는 제 2 계층 디바이스를 제공하는 단계; 및 상기 제 2 계층 디바이스에 상기 제 1 계층 디바이스를 전기적으로 연결하는 I/O 밀도 변환 구조로 상기 제 1 계층 디바이스를 상기 제 2 계층 디바이스에 장착하는 단계;를 포함하는 확장된 반도체 디바이스의 제조 방법을 제공한다.
여기서, 상기 제 1 계층 디바이스는 상기 제 1 I/O 밀도를 갖는 반도체 다이의 표면 위에 형성된 복수의 접촉 패드를 갖는 반도체 다이를 제공하는 단계를 포함하는 것에도 그 특징이 있다.
게다가, 상기 I/O 밀도 변환 구조를 형성하는 단계는, 상기 반도체 다이의 주변의 주변 영역에 절연 물질을 증착하는 단계와, 상기 반도체 다이와 상기 절연 물질 위에 상호연결 구조를 형성하되, 이때 상기 상호연결 구조는 상기 반도체 다이 위의 접촉 패드의 밀도보다 작은 출력 밀도를 갖는 단계를 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 상호연결 구조를 형성하는 단계는, 상기 상호연결 구조 위에 복수의 전도성 컬럼을 형성하는 단계와, 상기 전도성 컬럼 위에 복수의 범프를 형성하는 단계를 더 포함하는 것에도 그 특징이 있다.
더불어, 상기 제 2 계층 디바이스는, 상기 반도체 다이 위의 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 전도성 층을 구비한 기판을 제공하는 단계를 포함하는 것에도 그 특징이 있다.
이와 함께, 상기 제 1 계층 디바이스를 상기 제 2 계층 디바이스에 장착하는 단계는, 상기 반도체 다이의 접촉 패드를 상기 기판의 전도성 층에 전기적으로 연결하는 상호연결 구조로 상기 반도체 다이를 상기 기판에 장착하는 것에도 그 특징이 있다.
그리고, 상기 기판 위의 상호연결 구조로 각각 복수의 반도체 다이를 장착하는 단계를 더 포함하는 것에도 그 특징이 있다.
또한, 본 발명은 확장된 반도체 디바이스로서, 반도체 다이의 표면 위에 형성된 복수의 접촉 패드를 갖는 반도체 다이; 상기 반도체 다이 주변의 주변 영역에 배치된 절연 물질; 및 상기 반도체 다이와 상기 절연 물질 위에 형성되고, 상기 반도체 다이 위의 상기 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 상호연결 구조;를 포함하는 확장된 반도체 디바이스를 제공한다.
이때, 상기 상호연결 구조의 I/O 밀도와 일치하는 I/O 밀도를 갖는 기판을 더 포함하되, 상기 반도체 다이는 상기 반도체 다이의 상기 접촉 패드를 상기 기판의 전도성 층에 전기적으로 연결하는 상호연결 구조로 상기 기판에 장착되는 것에도 그 특징이 있다.
게다가, 상기 상호연결 구조는, 상기 반도체 다이와 상기 주변 영역 내의 절연 물질 위에 형성된 제 1 절연층; 상기 제 1 절연층과 상기 반도체 다이의 접촉 패드 위에 형성된 전도성 층; 및 상기 전도성 층 위에 형성된 제 2 절연층;을 포함하는 것에도 그 특징이 있다.
뿐만 아니라, 상기 상호연결 구조는 상기 전도성 층 위에 형성된 복수의 전도성 컬럼을 더 포함하는 것에도 그 특징이 있다.
아울러, 상기 기판 위에 장착된 상기 상호연결 구조를 각각 갖는 복수의 반도체 다이를 더 포함하는 것에도 그 특징이 있다.
본 발명에 의하면 반도체 디바이스, 특히 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하기 위한 반도체 디바이스 및 방법을 제공하여 기판의 I/O 밀도를 낮추고, 낮은 I/O 밀도 계층에 대한 간단한 루팅을 위한 레이아웃 설계 규칙을 완화시켜 복잡성을 줄이는 효과를 제공한다.
도 1은 기판상에 장착된 종래의 플립칩 형태의 반도체 다이를 도시한 도면.
도 2는 그 표면상에 장착된 상이한 형태의 패키지를 갖는 PCB를 도시한 도면.
도 3a-3c는 상기 PCB에 장착된 대표적인 반도체 패키지를 더욱 자세히 도시한 도면.
도 4a-4r은 기판의 복잡함을 감소시키기 위해 팬 아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하는 공정을 도시한 도면.
도 5는 팬 아웃 상호연결 구조를 위한 감소된 레이아웃 밀도를 갖는 확장된 반도체 디바이스를 도시한 도면.
도 6a-6b는 감소된 레이아웃 밀도를 갖는 기판에 장착된 확장된 반도체 디바이스를 도시한 도면.
도 7은 감소된 레이아웃 밀도를 갖는 기판에 장착된 도 6a-6b에 따른 두 개의 나란한 확장된 반도체 디바이스를 도시한 도면.
도 8은 하나의 확장된 반도체 디바이스에서 두 개의 나란한 확장된 반도체 다이를 도시한 도면.
도 9a-9d는 전도성 컬럼과 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하는 공정을 도시한 도면.
도 10은 전도성 컬럼과 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 도시한 도면.
도 11a-11b는 감소된 레이아웃 밀도를 갖는 기판에 장착된 전도성 컬럼과 상호연결 구조를 갖는 확장된 반도체 디바이스를 도시한 도면.
도 12는 감소된 레이아웃 밀도를 갖는 기판에 장착된 도 10a-10b에 따른 두 개의 나란한 확장된 반도체 디바이스를 도시한 도면.
도 13은 하나의 확장된 반도체 디바이스에서 두 개의 나란한 확장된 반도체 디바이스를 도시한 도면.
도 14는 확장된 반도체 디바이스 상에 형성된 히트 싱크를 도시한 도면.
도 15는 I/O 밀도 변환 구조를 갖는 낮은 I/O 밀도 계층로 변환된 높은 I/O 밀도 계층를 도시한 도면.
도 16a-16b는 각각 상이한 I/O 밀도를 갖는, 다중 반도체 디바이스와 구조를 도시한 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예를 기술하고, 여기서 같은 부호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 발명의 목적 달성을 위한 최선의 모드를 기준으로 설명되었지만, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는, 그 대안, 수정 및 등가물 등이 첨부된 청구 범위에 의해 한정되고, 그 등가물 등이 다음의 설명과 도면에 의해 지지 되는 본 발명의 사상 및 범주 내에 포함될 수 있다는 것을 의도한다는 것을 이해할 것이다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 및 백 엔드 제조공정을 사용하여 제조된다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복 수개의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동의 전기 부품을 포함한다. 트랜지스터와 다이오드 등의 능동 전기 부품은 전기 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터, 레지스터, 및 변압기 등의 수동 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다.
수동 및 능동 부품은 도핑, 증착, 포토리소그래피(photolithography), 에칭, 그리고 평탄화(planarization) 등의 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산 등의 기술에 의해 반도체 물질 내에 불순물을 유입시킨다. 이 도핑 공정은 능동 장치에서 반도체 물질의 전기 전도성을 수정하여 반도체 물질을 절연체, 전도체로 변경시키거나, 또는 전기장 또는 베이스 전류에 응답하여 반도체 물질의 전도성을 다이나믹하게 변경시킨다. 트랜지스터는 전기장 또는 베이스 전류의 적용에 따라 트랜지스터가 전기 전류의 흐름을 향상시키거나 제한하는데 필요하도록 배열된 도핑의 다양한 형태 및 정도의 영역을 포함한다.
능동 및 수동 부품은 서로 다른 전기적 특성을 갖는 재료의 층으로 형성된다. 이 층들은 증착되는 물질의 종류에 따라 일부 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착 (CVD), 물리 기상 증착 (PVD), 전해 도금(electrolytic plating), 무전해 도금 공정(electroless plating processes)을 포함할 수 있다. 각 층은 일반적으로 능동 부품, 수동 부품, 또는 부품들 사이의 전기적 연결의 일 부분을 형성하도록 패턴화된다.
층들은 패턴화될 층 상에 빛에 민감한 소재를 증착하는, 예를 들면 포토레지스트를 포함하는 포토리소그래피를 사용하여 패턴화될 수 있다. 패턴은 빛을 사용하여 포토마스크(photomask)로부터 포토레지스트(photoresist)로 변경된다. 일 실시예에서, 빛에 노출된 포토레지스트 패턴의 부분은 용매를 사용하여 제거되고 하부 층의 노출 부분은 패턴화된다. 또 다른 실시예에서, 빛에 노출되지 않은 포토레지스트 패턴의 부분인 네거티브 포토레지스트는 용매를 사용하여 제거되고 하부 층의 노출 부분은 패턴화된다. 포토레지스트의 나머지 부분은 제거되고 패턴화된 층의 뒤가 남게 된다. 대안적으로, 재료의 일부 유형은 무전해 및 전해 도금과 같은 기술을 사용하여 이전의 증착/에칭 공정에 의해 형성된 지역이나 공극에 재료를 직접 증착시켜 패턴화된다.
패터닝은 반도체 웨이퍼 표면상에서 상부 층의 일부가 제거되는 기본적인 작업이다. 반도체 웨이퍼의 부분들은 포토리소그라피(photolithography), 포토마스킹(photomasking) 마스킹(masking), 산화 또는 금속 제거, 포토그라피(photography) 및 스텐실(stenciling) 그리고 마이크로리소그라피(microlithography)를 사용하여 제거될 수 있다. 포토리소그라피는 래티클(reticles)에 패턴 또는 포토마스크를 형성하고, 이 패턴을 반도체 웨이퍼의 표면층에 전송하는 단계를 포함한다. 포토리소그라피는 두 단계 공정으로 반도체 웨이퍼의 표면에 능동 및 수동 구성부품의 수평 크기를 형성한다. 먼저, 래티클 또는 마스크의 패턴은 포토레지스트의 층으로 전송된다. 포토레지스트는 빛에 노출되면 구조와 성질이 변화하는 빛에 민감한 소재이다. 포토레지스트의 구조와 성질의 변화 공정은 수동-작용 포토레지스트 또는 긍정-작용 포토레지스트 중 하나로 발생한다. 다음, 포토레지스트 층이 웨이퍼 표면에 전송된다. 에칭이 포토레지스트에 의해 덮여지지 않은 반도체 웨이퍼의 상단 층의 일부분을 제거할 때, 변환이 발생한다. 포토레지스트(photoresists)의 화학은, 포토레지스트에 의해 덮이지 않은 반도체 웨이퍼의 상단 층의 부분이 제거되는 동안 포토레지스트가 화학적 에칭 용액의 제거에 대해 실질적으로 그대로 남아 저항하는 방식이다. 포토레지스트를 형성하고, 노출하고, 제거하는 공정뿐만 아니라 반도체 웨이퍼의 일부를 제거하는 공정은 사용되는 특정 저항과 원하는 결과에 따라 수정될 수 있다.
수동-작용 포토레지스트에서, 포토 레지스트는 빛에 노출되어, 중합화 (polymerization)로 알려진 공정에서 용해 상태에서 불용성 상태로 변화된다. 중합화에서, 중합되지 않은 소재는 빛 또는 에너지 소스에 노출되고 폴리머는 에칭 저항성인 교차 결합된 물질을 형성한다. 대부분의 수동 저항에서, 폴리머는 폴리이소프랜(polyisoprenes) 이다. 화학 용제나 현상액(developers)으로 수용성 부분(즉, 빛에 노출되지 않은 부분)을 제거하여 래티클에 있는 불투명 패턴에 해당하는 저항 층에 구멍을 남겨둔다. 그 패턴이 불투명 영역에 존재하는 마스크는 소위 클리어-필드 마스크(clear-field mask)라고한다.
능동-작용 포토레지스트에서, 포토 레지스트는 빛에 노출되어, 광가용성화 (photosolubilization)로 알려진 공정에서 비교적 용해되지 않는 상태에서 훨씬 더 잘 용해되는 상태로 변경된다. 광가용성화에서, 비교적 불용성 저항은 적절한 빛 에너지에 노출되어 더욱 용해가능한 상태로 변환된다. 저항의 광가용성화된 부분은 개발 공정에서 용매에 의해 제거될 수 있다. 기본적인 능동 포토레지스트 중합체는 페놀- 포름 알데히드 노보락(novolak) 수지라 불리는, 페놀-포름 알데히드 폴리머이다. 화학 용제나 현상액(developers)으로 수용성 부분(즉, 빛에 노출된 부분)을 제거하여 래티클에 있는 투명 패턴에 해당하는 저항 층에 구멍을 남겨둔다. 그 패턴이 투명 영역에 존재하는 마스크는 소위 다크-필드 마스크(dark-field mask)라고한다.
포토레지스트에 의해 덮여지지 않은 반도체 웨이퍼의 상단 부분을 제거한 후, 포토레지스트의 나머지가 제거되고 그 뒤에 패턴 층을 남긴다. 대안적으로, 일부 유형의 재료가 무전해 및 전해 도금과 같은 기술을 사용하여 이전에 증착/에칭 공정에 의해 형성된 영역이나 공극에 재료를 직접 증착하여 패턴화된다.
기존의 패턴 상에 박막의 물질을 증착하는 것은 하부 패턴을 과장시켜(exaggerate) 불균일한 평면 표면을 만들 수 있다. 균일한 평면 표면은 더 작고 더 밀도가 높게 다져진 능동 및 수동 부품을 생산하기 위해 필요하다. 평탄화는 웨이퍼의 표면에서 물질을 제거하고, 균일한 평면 표면을 생성하는 데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼의 표면을 폴리싱하는 것을 포함한다. 마찰 물질과 화학적 부식이 폴리싱 중에 웨이퍼의 표면에 추가된다. 마찰의 기계적 작업과 부식성의 화학적 작업의 결합은 임의의 불규칙한 지형(topography)을 제거하여 균일한 평면 표면을 형성한다.
백 엔드 제조는 완성된 웨이퍼를 개별 다이로 절단 또는 분리하고, 구조적 지지와 외부 절연을 위한 다이로 패키징되는 것을 의미한다. 반도체 다이를 분리하려면, 웨이퍼가 쏘우 스트리트 또는 스크라이브로 불리는 웨이퍼의 비기능적 지역을 따라 계산되어 절단된다. 웨이퍼는 레이저 절단 도구 또는 쏘우 블레이드를 사용하여 분리된다. 분리 후, 개별 반도체 다이는 다른 시스템 부품과 상호연결되기 위한 핀이나 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 반도체 다이 상에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 납땜 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드(wirebonds)로 만들 수 있다. 밀봉제 또는 다른 몰딩 재료는 물리적 지지와 전기 절연을 제공하기 위해 패키지 위에 증착된다. 완성된 패키지는 전기적 시스템에 삽입되고 반도체 디바이스의 기능이 다른 시스템 부품에 사용할 수 있게 제조된다.
도 2는 전자 장치(50)를 도시하며, 이 전자 장치는 그 표면에 장착된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 인쇄 회로 기판 (PCB) (52)을 갖는다. 전자 장치(50)는 적용에 따라, 한 형태의 반도체 패키지 또는 여러 형태의 반도체 패키지를 가질 수 있다. 다른 형태의 반도체 패키지가 설명을 목적으로 도 2에 도시된다.
전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템(stand-alone system)이 될 수 있다. 대안적으로, 전자 장치(50)는 더 큰 시스템의 하위 부품이 될 수 있다. 예를 들어, 전자 장치(50)는 휴대 전화, 개인 디지털 보조장치 (PDA), 디지털 비디오 카메라 (DVC), 또는 기타 전자 통신 장치의 일부가 될 수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드가 될 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 응용 프로그램 특정 집적 회로 (ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 소형화 및 중량 감소는 시장에서 인정 될 제품에 대하여 필수적이다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하기 위해 감소 되어야만 한다.
도 2에서, PCB (52)는 PCB에 장착된 반도체 패키지의 구조적 지지와 전기적 상호연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(52)의 표면상에 또는 층 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착 부품, 및 다른 외부 시스템 부품 간의 전기적 통신을 위하여 제공된다. 트레이스(54)는 또한 각각의 반도체 패키지에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 두 개의 패키지 레벨(packaging levels)을 갖는다. 제 1 패키지 레벨은 반도체 다이를 중간 캐리어에 기계적 및 전기적으로 부착하기 위한 기술이다. 제 2 패키지 레벨은 중간 캐리어를 PCB에 기계적 및 전기적으로 부착하기 위한 기술을 포함한다. 다른 실시예들에서, 반도체 디바이스는 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 제 1 패키지 레벨만을 가질 수 있다.
설명의 목적으로, 본드 와이어 패키지(56) 및 플립 칩(58)을 포함하는 제 1 레벨 패키지의 여러 형태가 PCB (52) 상에 도시된다. 또한, 볼 그리드 어레이 (BGA) (60), 범프 칩 캐리어 (BCC) (62), 듀얼 인-라인 패키지 (DIP) (64), 랜드 그리드 어레이 (LGA) (66), 멀티 칩 모듈 (MCM) (68), 쿼드 플랫 무연 패키지 (QFN) (70), 및 쿼드 플랫 패키지 (72)를 포함하는, 제 2 레벨 패키지의 여러 형태가 PCB (52) 상에 장착되어 도시된다. 시스템의 요구 사항에 따라, 제 1 및 제 2 레벨의 패키지 형태의 임의의 조합뿐만 아니라 다른 전자 부품의 조합으로 구성된 반도체 패키지의 조합이 PCB (52)에 연결될 수 있다. 다른 실시예에서, 전자 장치 (50)는 여러 상호연결된 패키지를 포함할 수 있으나, 일부 실시예에서는, 하나의 연결된 반도체 패키지를 포함한다. 하나의 기판 위에 하나 이상의 반도체 패키지를 결합하여, 제조업자는 미리 만든 부품을 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능성을 포함하기 때문에, 전자 장치는 저렴한 부품 및 현대화된 제조 공정을 사용하여 제조될 수 있다. 그 결과 장치는 실패할 가능성이 줄고 제조 비용이 적어져 소비자들에게 낮은 비용으로 제공할 수 있다.
도 3a-3c는 예시적인 반도체 패키지를 보여준다. 도 2a는 PCB (52)에 장착된 DIP (64)를 더 자세히 보여준다. 반도체 다이(74)는 다이 내에 형성되어 다이의 전기적 설계에 따라 전기적으로 상호연결되는, 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 능동 영역을 포함한다. 예를 들어, 회로는 반도체 다이 (74)의 능동 영역 내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 다른 회로 요소를 포함할 수 있다. 접촉 패드(76)는 알루미늄 (Al), 구리 (Cu), 주석 (Sn), 니켈 (Ni), 금 (Au), 또는 은(Ag)과 같은 전도성 물질의 하나 이상의 층이고, 반도체 다이 (74) 내에 형성된 회로 요소에 전기적으로 연결된다. DIP (64)의 조립 동안, 반도체 다이(74)는 금 - 실리콘 공정 층 또는 열 에폭시 또는 에폭시 수지와 같은 접착 물질을 사용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 중합체나 세라믹 등의 절연성의 패키지 물질을 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74)와 PCB (52) 사이의 전기적 상호연결을 제공한다. 밀봉제(84)는 수분과 입자가 패키지에 들어가는 것을 방지하고 반도체 다이(74) 또는 본드 와이어(82)가 오염되는 것을 방지하는 주위 환경 보호를 위해 패키지 위에 증착된다.
도 3b는 PCB (52)에 장착된 BCC (62)를 더 자세히 보여준다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 접착 물질(92)을 사용하여 캐리어 (90)에 장착된다. 본드 와이어(94)는 접촉 패드(96 와 98) 사이의 제 1 레벨 패키지 상호연결을 제공한다. 몰드 화합물 또는 밀봉제(100)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위해 반도체 다이(88)와 본드 와이어(94) 위에 증착된다. 접촉 패드(102)는 산화를 방지하기 위해 전해 도금 또는 무전해 도금과 같은 적합한 금속 증착 프로세스를 사용하여 PCB (52)의 표면상에 형성된다. 접촉 패드(102)는 PCB(52)에서 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 연결된다. 범프(104)는 BCC (62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 3c에서, 반도체 다이(58)는 플립 칩 형태의 제 1 레벨 패키지를 갖는 중간 캐리어(106)를 향해 아래로 장착된다. 반도체 다이(58)의 능동 영역(108)은 다이의 전기적 설계에 따라 형성된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 능동 영역 (108) 내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 전기적 및 기계적으로 캐리어(106)에 연결된다.
BGA(60)는 범프(112)를 사용하여 BGA 형태의 제 2 레벨 패키지를 갖는 PCB(52)에 전기적 및 기계적으로 연결된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해 PCB(52)에서 전도성 신호 트레이스에 전기적으로 연결된다. 몰딩 화합물 또는 밀봉제(116)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위에 반도체 다이(58)와 캐리어(106) 상에 증착된다. 플립 칩 반도체 디바이스는 신호 전파 거리를 줄이고, 낮은 커패시턴스, 및 전체 회로 성능을 향상시키기 위해, 반도체 다이(58) 상의 능동 장치로부터 PCB (52) 상의 전도성 트랙을 향해 짧은 전기 전도성의 통로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 중간 캐리어(106) 없는 플립 칩 형태의 제 1 레벨 패키지를 사용하여 PCB(52)에 기계적 및 전기적으로 직접 연결될 수 있다.
도 4a-4r은 도 2와 3a-3c와 연관하여, 기판의 복잡성을 감소시키기 위해 팬 아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하는 공정을 도시한다.도 4a는 구조적 지지를 위한, 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물, 또는 탄화 규소 등의 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 보여준다. 복수의 반도체 다이 또는 부품(124)은 비-능동, 다이 사이의 웨이퍼 지역(inter-die wafer area), 또는 상술한 쏘우 스트리트(126)에 의해 분리된 웨이퍼 (120) 상에 형성된다. 쏘우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 분리하는 커팅 영역을 제공한다.
도 4b는 반도체 웨이퍼(120)의 일부 단면도를 보여준다. 각 반도체 다이(124)는, 다이 내에 형성되어 다이의 전기적 설계 및 기능에 따라 전기적으로 상호연결된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 후방 표면(128) 및 능동 표면(130)을 포함한다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 기타 신호 처리 회로 등의 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(124)는 RF 신호 처리를 위한, 인덕터, 커패시터 및 레지스터 등의 직접 수동 장치(IPDs)를 포함할 수 있다. 각 반도체 다이(124)는 다이의 수동 및 능동 구성부품에 대한 상호연결을 제공하기 위한 I/O 요구와 그 전기적 기능성(수동 및 능동 구성부품의 수효)에 의해 결정된 바와 같은 주어진 영역을 갖는다. 반도체 다이(124)는 5.2 x 5.2 mm2 내지 25 x 25 mm2 의 범위의 크기를 갖는 풀립칩 형태의 다이 이다.
전기 전도성 층(132)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 프로세스를 사용하여 능동 표면(130) 상에 형성된다. 전도성 층 (132)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질 중 하나 이상의 층이 될 수 있다. 전도성 층(132)은 능동 표면(130) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 접촉 패드(132)는 도 3b에 도시된 바와 같이, 반도체 다이(124)의 가장자리로부터 나란하게 제 1 거리에 배치될 수 있다. 대안적으로, 접촉 패드(132)는, 접촉 패드의 제 1 행이 다이의 가장자리로부터 제 1 거리에 배치되고 접촉 패드의 제 2 행이 다이의 가장자리로부터 제 2 거리에 배치되는 방식으로, 여러 행으로 옵셋될 수 있다. 일 실시예에서, 전도성 층(132)은 환형, 직사각형, 또는 다른 적당한 형태를 가질 수 있다.
전도성 층(132)은 반도체 다이(124)의 전기적 구성부품에 대한 상호연결을 제공하기 위한 I/O 요구에 의해 결정된 바와 같은 I/O 밀도와 피치를 갖는 주어진 패턴으로 전개된다. 반도체 다이(124)의 크기는 다이의 수동 및 능동 구성부품에 대한 상호연결을 제공하기 위한 I/O 요구와 다이의 전기적 기능성에 의해 결정된다. 다이의 크기를 감소시키고 웨이퍼당 다이의 수효를 최대화시키기 위해, 전도성 층(132)은 일반적으로 제조 공정에서 얻을 수 있는 최소 피치에 따라 전개된다. 일 실시예에서, 전도성 층(132)은 100-500 ㎛의 피치를 갖는 내부 그리드로서 배열된다. 또한, 전도성 층(132)의 하나 이상의 열이 내부 그리드 주변에 배열된다. 전도성 층(132)의 외부 열은 40-150 ㎛의 피치를 가질 수 있다. 전도성 층(132)에 대한 제조 공정으로 얻을 수 있는 최소 피치를 사용하여, 반도체 다이(124)는 다이의 크기를 최소화하면서 웨이퍼(120) 당 다이의 최대 수효를 얻는 한편, 다이의 능동 및 수동 구성부품의 I/O 요구를 부합시킬 수 있다.
도 4c에서, 반도체 다이(124)는 쏘우 블레이드, 워터 제트, 또는 레이저와 같은 절단 공구(134)를 사용하여 분리된다. 분리된 반도체 다이는 도 4d에 화살표(138)로 도시된 바와 같이, 주변 영역(140)으로 설계된 바와 같은, 반도체 다이 사이에서 공간을 확장하고, 더욱 큰 물리적 분리를 형성하기 위해, 2 차원적인 측면 방향으로 이동하는 팽창 테이블(136)을 사용하여 분리된다. 도 4e는 반도체 다이(124) 사이의 분리와 주변 영역(140)의 폭을 증가시키기 위해 테이블 제어의 공차 내에서 화살표(138)에 의해 x-축과 y-축으로 동일한 거리를 이동하는 팽창 테이블의 평면도를 도시한다. 예를 들어, 반도체 다이(124) 사이의 주변 영역(140)의 포스트 팽창 폭은 500-1500 ㎛의 범위일 수 있다.
다른 실시예에서, 도 4c로부터 계속하여, 반도체 웨이퍼(120)는 커팅 공구(134)를 사용하는 쏘우 스트리트(126)를 통해 개별 반도체 다이(124)로 분리된다. 도 4f는 구조적 지지를 위한, 실리콘, 중합체, 베릴륨 산화물, 또는 다른 적절한 저 비용 등의 강성물질인, 희성 베이스 물질(sacrificial base material)을 포함하는 임시 기판 또는 캐리어(144)를 도시한다. 계면 층 또는 이중 측면의 테잎(146)은 임시의 접착성 본딩 필름 또는 에칭 정지 층으로서 캐리어(144) 상에 형성된다. 반도체 다이(124)는 캐리어를 향해 배향된 활성 표면(130)과 함께 픽업 앤 플레이스 작업(pick and place operation)을 사용하여 계면 층(146)과 캐리어(144) 상에 위치되어 장착된다. 특히, 반도체 다이(124)는 주변 영역(148)으로서 설계된 물리적으로 분리되어 캐리어(144) 상에 위치한다. 일 실시예에 있어서, 주변 영역(148)의 폭은 0.2-5.0 mm의 범위에 있다.
도 4g는 재형성 또는 재구성 웨이퍼(150)의 일부를 도시하기 위해 캐리어(144)에 장착된 반도체 다이(124)를 보여준다. 복수의 개별 전기적 부품(151)이 반도체 다이(124)에 상당히 인접하게 재구성 웨이퍼(150)에 장착될 수 있다. 개별 전기적 부품(151)은 트랜지스터, 다이오드, 레지스터, 커패시터, 인덕터 및 다른 능동 및 수동 디바이스를 포함한다.
도 4h에서, 밀봉제 또는 몰딩 구성부품(152)은, 페이스트 프린팅, 압축 몰딩, 전송 몰딩, 액체 밀봉제 몰딩, 진공 적층, 스핀 코팅, 또는 다른 적당한 적용장치를 사용하여 반도체 다이(124)와 캐리어(144) 상에, 그리고 주변 영역(148) 안에 증착된다. 밀봉제(152)는 충전제(filler)를 갖는 에폭시 수지, 충전제를 갖는 에폭시 아크릴레이트, 또는 적당한 충전제를 갖는 중합체와 같은, 중합체 복합 물질이 될 수 있다. 밀봉제(152)는 비 전도성이고 외부 요소 및 오염원으로부터 반도체 장치를 환경적으로 보호한다.
다른 실시예에 있어서, 절연 및 유전 물질(152)는 PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 스크린 인쇄, 또는 라미네이션(lamination)을 사용하여 반도체 다이(124)와 캐리어(144) 상에, 그리고 주변 영역(148) 안에 형성된다. 절연층(152)은 실리콘 디옥사이드(dioxide)(SiO2), 실리콘 질화물 (nitride)(Si3N4), 실리콘 옥시니트라이트(oxynitride) (SiON), 탄탈 펜톡시드(tantalum pentoxide) (Ta2O5), 알루미늄 산화물 (Al2O3), 벤조씨클로부테인(benzocyclobutene) (BCB), 폴리이미드)(polyimide) (PI), 폴리벤조사졸(polybenzoxazoles) (PBO), 폴리머 또는 유사한 절연 및 구조적 특성을 갖는 다른 물질 중 하나 이상의 층을 포함한다.
도 4i에서, 밀봉제(152)의 일부는 밀봉제를 편탄화시키고 반도체 다이(124)의 뒤 표면(128)을 노출시키기 위해 그라인더(154)에 의해 선택적으로 제거된다. 도 4j는 주변 영역(148) 내에 위치한 밀봉제(152)를 갖는 백 그라인딩 공정 후의 반도체 다이(124)를 도시한다. 도 4k는 반도체 다이(124) 주변의 주변 영역(148) 내에 위치한 밀봉제(152)를 갖는 재구성 웨이퍼(150)의 평면도이다.
도 4l에서, 캐리어(144)와 계면 층(146)은 밀봉제(152), 활성 표면(130), 및 전도성 층(132)을 노출시키기 위해, 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이킹, UV 광, 레이저 스캐닝, 또는 습식 스트리핑에 의해 제거된다. 밀봉제(152)는 캐리어(144)의 제거 후에 반도체 다이(124)를 위한 구조적 지지를 제공한다.
도 4m에서, 절연 및 패시베이션 층(156)는 PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 스크린 인쇄, 또는 라미네이션(lamination)을 사용하여 밀봉제(152)와 반도체 다이(124) 상에 형성된다. 절연층(156)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, BCB, PI, PBO, 또는 유사한 절연 및 구조적 특성을 갖는 다른 물질 중 하나 이상의 층을 포함한다. 절연층(156)의 일부는 전도성 층(132)을 노출시키기 위해 패턴화된 포토레지스트 층(도시 없음)을 갖는 에칭 공정으로 제거된다. 대안적으로, 절연층(156)의 일부는 전도성 층(132)을 노출시키기 위해 레이저(158)를 사용하는 레이저 직접 제거(LDA)에 의해 제거된다.
도 4n에서, 전기 전도성 층(160)은 PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금 공정 또는 다른 적당한 금속 증착 공정의 패턴화 공정을 사용하여 절연층(156)과 전도성 층(132) 상에 형성된다. 전도성 층(160)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 합금을 포함하는 다른 적절한 전기 전도성 물질 중 하나 이상의 층이 될 수 있다. 전도성 층(160)의 일 부분은 전도성 층(132)에 대한 전기적 상호연결을 측면으로 재분배하기 위해 절연층(200)을 따라 수평으로, 그리고 반도체 다이(124)의 능동 표면(130)에 평행하게 확장한다. 전도성 층(160)은 반도체 다이(124)의 전기적 신호에 대한 팬-아웃 재분배 층(fan-out redistribution layer )(RDL)으로서 작동한다. 전도성 층(160)의 일 부분은 전기 전도성 층(132)에 전기적으로 연결된다. 전도성 층(160)의 다른 부분은 반도체 다이(124)의 연결성에 따라 보통 전기적이거나 또는 전기적으로 절연된다.
도 4o에서, 절연 또는 패시베이션 층(162)은 PVD, CVD, 인쇄, 스핀 코팅, 스프레이 코팅, 스크린 인쇄 또는 라미네이션을 사용하여 절연층(156) 또는 전도성 층(160) 상에 형성된다. 절연층(162)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, PCB, PI, PBO, 또는 유사한 절연 및 구조적 특성을 갖는 기타 재료의 하나 이상의 층이 될 수 있다. 절연층(162)의 일 부분은 전도성 층(160)을 노출시키기 위해 에칭 공정에 의해 제거되어 패턴화된 포토레지스트 층이 된다. 대안적으로, 절연층(162)의 일 부분은 전도성 층(160)을 노출시키기 위해 레이저(164)를 사용하는 LDA에 의해 제거된다.
도 4p에서, 전기 전도성 층(166)은 PVD, CVD, 스퍼터링, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 공정의 패터닝을 사용하여 절연층(162)과 전도성 층(160)상에 형성된다. 전도성 층(166)은 AL, CU, Sn, Ni, AU, Ag, 또는 그 합금을 포함하는 다른 적절한 전기적 전도성 물질 중 하나 이상일 수 있다. 일 실시예에서, 전도성 층(166)은 전도성 층(160)에 전기적으로 연결된 접착 층, 장벽 층 및 시드 또는 습식 층을 갖는 멀티-금속 적층된 UBM 층이다. 이 접착 층은 절연층(162) 상에 형성되고, 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐 (TiW), AL, 또는 크롬(Cr)이 될 수 있다. 장벽 층은 접착 층 상에 형성되고, 니켈, 니켈-바나듐(NiV), 백금(Pt), 팔라듐 (Pt), TiW, 또는 크롬 구리(CrCu)가 될 수 있다. 장벽 층은 다이의 활성 영역 안으로의 Cu의 확산을 억제한다. 시드 층은 장벽 층 상에 형성되고, Cu, Ni, NiV, AU, 또는 Al일 수 있다.
도 4q에서, 전기 전도성 범프 재료는 증발, 전해 도금, 무전해 도금, 볼 드롭, 스크린 인쇄 공정을 사용하여 UBM 층(166) 위에 증착된다. 범프 재료는 선택적 플럭스 용액을 갖는, Al, Sn, Ni, Au, Ag, Pb, Cu, 땜납, 그리고 그 조합과 합금일 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 UBM 층(166)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(168)를 형성하기 위해 재료를 그 융점 이상에서 가열하여 리플로우(reflowe) 하게 한다. 일부 적용에서, 범프(168)는 UBM 층(166)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우된다. 범프(168)는 UBM 층(166)에 압축 접착될 수 있다. 범프(168)는 UBM 층(166) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 따라서 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다.
절연층(156과 162), 전도성 층(160과 166), 범프(168)의 조합은 반도체 다이(124)와 밀봉제(152) 상에 형성된 팬-아웃 상호연결 구조(170)를 구성한다. 추가적인 절연층 및 전도성 층들이 반도체 다이(124)에 대한 상호연결을 위하여 팬-아웃 상호연결 구조(170) 상에 형성될 수 있다. 상호연결 구조(170)의 용융 표면은 반도체 다이(124) 상의 전도성 층(132)의 I/O 밀도 보다 작은 I/O 밀도를 갖는다.
도 4r에서, 재구성 웨이퍼(150)는 밀봉제(152)와 팬-아웃 상호연결 구조(170)를 통해 쏘우 블레이드 또는 레이저 절단 공구(172)를 사용하여 개별 팬-아웃 확장된 반도체 디바이스(174)로 분리된다.
도 5는 분리된 후 팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)를 도시한다. 반도체 다이(124)의 전도성 층(132)은 전도성 층(160, 166)과 범프(168)에 전기적으로 연결된다. 확장된 반도체 디바이스(174)는 주변 영역(148)에 배치된 밀봉제(152)로 인해 반도체 다이(124) 보다 크다. 일 실시예에서, 주변 영역(148)의 주변에 형성된 반도체 다이(124)와 밀봉제(152)를 포함하는 확장된 반도체 디바이스(174)는 6.0 x 6.0 mm2 이고, 주어진 반도체 다이는 5.2 x 5.2 mm2 이다.
도 6a는 기판상에 형성된 전도성 층(178)과 정렬하는 범프(168)와 기판(176)상에 위치한 팬-아웃 상호연결 구조(170)를 도시한다. 전도성 층(178)은 기판(176)을 통해 전기적 상호연결을 위한 접촉 패드 또는 트레이스 라인을 포함한다. 도 6b는 전도성 층(178)에 금속학적으로 그리고 전기적으로 연결된 범프(168)를 갖는 확장된 반도체 디바이스(174)를 도시한다. 전도성 층(178)의 I/O 밀도는 상호연결 구조(170)의 I/O 밀도와 동일하거나 일치한다.
도 7은 전도성 층(178)에 금속학적으로 그리고 전기적으로 연결된 팬-아웃 상호연결 구조(170)와 범프(168)를 갖는 두 개의 나란한 확장된 반도체 디바이스(174)를 도시한다. 기판(176)상의 나란한 확장된 반도체 디바이스(174)는 2.5D 로 대체가능한 인터포서 통합(interposer integration)을 제공한다.
도 8은 기판(176)의 전도성 층(178)에 금속학적으로 그리고 전기적으로 연결된 팬-아웃 상호연결 구조(170)와 범프(168)를 갖는 하나의 확장된 반도체 디바이스(174) 내의 두 개의 나란한 반도체 다이(124)를 도시한다.
팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)의 특징으로서, 범프(168)는 전도성 층(132)에 사용되는 제조 공정에서 얻어질 수 있는 최소 피치와 비교하여, 릴렉스된 레이아웃 설계 규칙으로 위치된다. 즉, 팬-아웃 상호연결 구조(170) 상에 형성된 범프(168)는 제조 공정에서 얻어질 수 있는 최대 I/O 밀도와 최소 피치보다 작은 I/O 밀도와 더 큰 피치를 갖도록 펼쳐진다. 일 실시예에 있어서, 범프(168)는 160 ㎛의 피치로 위치한다. 범프(168)는 반도체 다이(124) 상의 능동 및 수동 구성부품에 대한 상호연결을 제공하기 위해, 더 작은 I/O 밀도를 가질지라도 전도성 층(132)으로서 동일한 I/O 밀도 값을 갖는다. 범프(168)의 더 작은 I/O 밀도와 더 큰 피치는 기판(176)의 레이아웃 요구를 감소시킨다. 다시 말해, 기판(176)의 전도성 층(178)은 전도성 층(132)의 제조 공정 설계 규칙에서 얻을 수 있는 최소 피치에 부합하지 않는다. 전도성 층(178)은 팬-아웃 상호연결 구조(170) 내의 전도성 층(160)과 범프(168)에 사용되는 동일한 릴렉스된 레이아웃 설계 규칙 또는 일치하는 레이아웃 설계 규칙하에서 더 큰 피치를 갖고 위치된다. 일 실시예에 있어서, 전도성 층(178)은 160 ㎛의 피치를 갖는다. 팬-아웃 상호연결 구조(170)로 얻을 수 있는, 기판(176)상의 전도성 층(178)에 대한 릴렉스된 레이아웃 설계 규칙은, 기판상의 전도성 층의 레이아웃에 대한 유연한 설계를 제공함에 의해 기판에 대한 I/O 밀도의 감소와 단순한 규칙을 제공한다.
확장된 반도체 디바이스(174)의 하나의 장점은 낮은 비용이다. 많은 반도체 제조 공정에 있어서, 범프 구조를 형성하는 비용은 전체 비용의 약 15% 이다. 기판의 비용은 전체 비용의 약 60% 이고, 조립은 전체 비용의 약 25% 이다. 기판의 비용의 상당한 부분이 반도체 패키지의 I/O 밀도와 연계된 트레이스 라인 피치 요구에 의해 소요된다. 팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)(도 4a-4r 참조)의 형성이 제조 공정에 일정 비용을 추가하겠지만, 더 큰 트레이스 라인 피치를 갖는 기판(176)과 연관된 팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)를 사용하는 데 있어서의 절약은 상당하다. 예를 들어, 더 큰 트레이스 라인 피치를 갖는 기판(176)의 비용은 도 4b에 도시된 바와 같이, 전도성 층(132)의 제조 공정 설계 규칙으로 얻을 수 있는 최소 피치의 기판과 비교하여 비용이 절반 이하이다. 더 큰 트레이스 라인 피치를 갖는 기판(176)으로 얻어지는 절약은 확장된 반도체 디바이스(174)를 형성하는 가능한 추가 비용보다 더 크다. 또한, 더 큰 피치를 갖는 기판(176)에 대한 릴렉스된 레이아웃 설계 규칙은 접촉 패드와 트레이스 라인(178)을 위치시키는 데 있어 상당히 큰 유연성을 제공한다.
팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)는, 각각 상이한 I/O 레이아웃과 밀도를 갖는 많은 상이한 반도체 다이(124)를 일반적인 기판(176)에서 사용될 수 있게 한다. 팬-아웃 상호연결 구조(170)는, 임의의 반도체 다이(124)의 I/O 레이아웃과 밀도를 기판(176)의 전도성 층(178)에 대한 상호연결을 위한 공통이고 균일한 I/O 레이아웃과 밀도로 변환시킨다. 예를 들어, 제 1 반도체 다이(124)는 주어진 I/O 레이아웃과 밀도를 가질 수 있다. 팬-아웃 상호연결 구조(170)는 기판(176)의 전도성 층(178)에 대한 상호연결을 위한 제 1 다이의 I/O 레이아웃과 밀도로 변환시킨다. 제 2 반도체 다이(124)는 높은 I/O 레이아웃과 밀도를 가질 수 있다. 팬-아웃 상호연결 구조(170)는 제 1 다이와 동일하게 기판(176)의 전도성 층(178)에 대한 상호연결을 위한 제 2 다이의 높은 I/O 레이아웃과 밀도로 변환시킨다. 따라서, 팬-아웃 상호연결 구조(170)는 상이한 반도체 다이의 I/O 레이아웃과 밀도를 기판(176)의 공통이고 균일한 I/O 레이아웃과 밀도로 변환시킨다. 공통 기판의 사용은 비용을 감소시킨다.
확장된 반도체 디바이스(174)는 즉 실리콘과 같은 반도체 물질, 열적 팽창의 낮은 모듈과 높은 계수(CTE)의 합성물 성질을 나타내는 에폭시 수지와 같은 밀봉제 물질을 포함한다. 확장된 반도체 디바이스(174)의 합성물 CTE는 반도체 물질 단독보다 기판(176)의 CTE와 더욱 밀접하게 매칭되거나 또는 정렬된다. 따라서, 확장된 반도체 디바이스(174)와 기판(176) 사이의 전기적 상호연결뿐만 아니라, 확장된 반도체 디바이스(174)는 열적 사이클시 더 작은 스트레스를 받는다.
확장된 반도체 디바이스(174)의 다른 장점은 주변 영역(148)에 형성된 밀봉제(152)에 의한 기생 임피던스(parasitic impedance )의 영향을 무시할 수 있는 충분한 분리를 유지하면서, 반도체 다이(124)에 상당히 인접하게 위치될 수 있는 것이다.
도 9a-9d는 도 2 및 3a-3c와 연관하여, 기판의 복잡성을 감소시키는 전도성 컬럼과 팬-아웃 상호연결 구조를 갖는 확장된 반도체 디바이스를 형성하는 것을 도시한다. 도 4o로부터 계속하여, 패터닝 또는 포토레지스트 층(190)은 도 9a에 도시된 바와 같이, 프린팅, 스핀 코팅, 또는 스프레이 코팅을 사용하여 절연층(162)과 전도성 층(160) 상에 형성된다. 패터닝을 위한 절연층을 사용하는 일부 실시예에서, 절연층은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 구조적 성질을 갖는 다른 물질 중 하나 이상의 층을 포함한다. 포토레지스트 층(190)의 일부분은 전도성 층(160)을 아래를 향해 노출시키는 바이어스(192)를 형성하는 에칭 공정에 의해 제거된다. 또한, 바이어스(192)는 레이저(194)를 사용하는 LDA에 의해 형성된다.
도 9b에서, 전기 전도성 물질은 전도성 컬럼(196)을 형성하기 위해 프린팅, 스퍼터링, 전해 도금, 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 사용하여 전도성 층(160) 상의 바이어스(192) 내로 증착된다. 이 전도성 물질은 Al, Cu, Sn, Ti, Ni, Au, Ag, W, 또는 그 합금을 포함하는 다른 적당한 전기 전도성 물질인 하나 이상의 층이 될 수 있다. 전도성 컬럼(196)는 전도성 층(160)에 전기적으로 연결된다.
도 9c에서, 포토레지스트 층(190)의 나머지 부분은 절연층(162)과 전도성 컬럼(196)을 노출시키기 위해 화학적 스트리핑 공정에 의해 제거된다. 일 실시예에서, 전도성 컬럼(196)의 높이는 20-45 ㎛이다.
도 9d에서, 전기 전도성 범프 물질은 증발, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 컬럼(196) 상에 증착된다. 이 범프 물질은 선택적인 플럭스 용제를 갖는, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 납땜, 및 이들의 조합 및 합금일 수 있다. 예를 들어, 범프 물질은 공정 Sn/Pb, 높은 리드-납땜, 무연-납땜일 수 있다. 범프 물질은 전도성 컬럼(196)상에 형성될 수 있다. 또한, 범프 물질은 적당한 부착 또는 접착 공정을 사용하여 전도성 컬럼(196)에 접착될 수 있다. 일 실시예에서, 전도성 범프 물질은 볼 또는 범프(198)를 형성하기 위해 그 융점 이상으로 물질을 가열하여 리플로우된다. 몇몇 적용에 있어서, 범프(198)는 전도성 컬럼(196)에 대한 전기적 접촉을 향상시키기 위해 2차 리플로우된다.
전도성 컬럼(196)과 범프(198)는 다른 제조 공정에 의해 형성될 수 있다. 예를 들면, Cu와 같은 비 가용성 전도성 컬럼(196)이 전도성 층(132) 또는 전도성 층(160) 상에 형성될 수 있다. 가용성 범프(198)는 전도성 컬럼 아래로의 가용성 물질의 흐름을 방지하는 절연 물질의 요구 없이 비 가용성 전도성 컬럼(196) 상에 형성된다.
절연층(156, 162), 전도성 층(160), 전도성 컬럼(196), 및 범프(198)의 조합은 반도체 다이(124)와 밀봉제(152) 상에 형성된 팬-아웃 상호연결 구조(200)를 형성한다. 추가적인 절연층과 RDLs 가 반도체 다이(124)에 대한 상호연결을 위해 팬-아웃 상호연결 구조(200)에 형성될 수 있다. 상호연결 구조(200)의 결합 표면은 반도체 다이(124) 상의 전도성 층(132)의 I/O 밀도 보다 작은 I/O 밀도를 갖는다.
재구성 웨이퍼는 밀봉제(152) 및 팬-아웃 상호연결 구조(200)를 통해 쏘우 블레이드 또는 레이저 절단 공구(202)에 의해 팬-아웃 상호연결 구조(200)를 갖는 개별적인 확장된 반도체 디바이스(204)로 분리된다.
도 10은 분리된 후의 팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)를 도시한다. 반도체 다이(124)의 전도성 층(132)은 전도성 층(160), 전도성 컬럼(196), 및 범프(198)에 전기적으로 연결된다. 확장된 반도체 디바이스(204)는 주변 영역(148)에 위치한 밀봉제(152)로 인해 반도체 다이(124) 보다 크다. 일 실시예에 있어서, 확장된 반도체 디바이스(204)는 6.0 x 6.0 mm2 이고, 주어진 반도체 다이는 5.2 x 5.2 mm2 이다. 다른 실시예에 있어서, 확장된 반도체 디바이스(204)는 50 × 50 mm2 까지 될 수 있다
도 11a는 기판상에 형성된 전도성 층(208)과 정렬하는 범프(198)와 함께 기판(206) 상에 위치한 팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)를 도시한다. 전도성 층(208)은 기판(206)을 통한 전기적 상호연결을 위한 접촉 패드와 트레이스 라인을 포함한다. 도 11b는 전도성 층(208)에 금속학적으로 그리고 전기적으로 연결된 범프를 갖는 기판(206)에 장착된 확장된 반도체 디바이스(204)를 도시한다. 전도성 층(208)의 I/O 밀도는 상호연결 구조(200)의 I/O 밀도와 동일하거나 일정하다.
도 12는 전도성 층(178)에 금속학적으로 그리고 전기적으로 연결된 범프(168)를 갖는 두 개의 나란한 확장된 반도체 디바이스(204)를 도시한다. 기판(176) 상의 나란한 확장된 반도체 디바이스(204)는 2.5D 로 대체가능한 인터포서 통합을 제공한다.
도 13은 기판(176)의 전도성 층(178)에 금속학적으로 그리고 전기적으로 연결된 팬-아웃 상호연결 구조(200)와 범프(168)를 갖는 하나의 확장된 반도체 디바이스(204) 내의 두 개의 나란한 반도체 다이(124)를 도시한다.
팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)의 특징으로서, 범프(208)는 전도성 층(132)에 사용되는 제조 공정에서 얻어질 수 있는 최소 피치와 비교하여, 릴렉스된 레이아웃 설계 규칙으로 위치된다. 즉, 팬-아웃 상호연결 구조(200) 상에 형성된 범프(208)는 제조 공정에서 얻어질 수 있는 최대 I/O 밀도와 최소 피치보다 작은 I/O 밀도와 더 큰 피치를 갖도록 전개된다. 일 실시예에 있어서, 범프(208)는 160 ㎛의 피치로 위치한다. 범프(208)는 반도체 다이(124)상의 능동 및 수동 구성부품에 대한 상호연결을 제공하기 위해, 더 작은 I/O 밀도를 가질지라도 전도성 층(132)으로서 동일한 I/O 밀도 값을 갖는다. 범프(208)의 더 작은 I/O 밀도와 더 큰 피치는 기판(206)의 레이아웃 요구를 감소시킨다. 다시 말해, 기판(206)의 전도성 층(208)은 전도성 층(132)의 제조 공정 설계 규칙에서 얻을 수 있는 최소 피치에 부합하지 않는다. 전도성 층(208)은 팬-아웃 상호연결 구조(200) 내의 전도성 층(160)과 범프(208)에 사용되는 동일한 릴렉스된 레이아웃 설계 규칙 또는 일치하는 레이아웃 설계 규칙하에서 더 큰 피치를 갖고 위치된다. 일 실시예에 있어서, 전도성 층(208)은 160 ㎛의 피치를 갖는다. 팬-아웃 상호연결 구조(200)로 얻을 수 있는, 기판(206)상의 전도성 층(208)에 대한 릴렉스된 레이아웃 설계 규칙은, 기판상의 전도성 층의 레이아웃에 대한 유연한 설계를 제공함에 의해 기판에 대한 I/O 밀도의 감소와 단순한 규칙을 제공한다.
확장된 반도체 디바이스(214)의 하나의 장점은 낮은 비용이다. 많은 반도체 제조 공정에 있어서, 범프 구조를 형성하는 비용은 전체 비용의 약 15% 이다. 기판의 비용은 전체 비용의 약 60% 이고, 조립은 전체 비용의 약 25% 이다. 기판의 비용의 상당한 부분이 반도체 패키지의 I/O 밀도와 연계된 트레이스 라인 피치 요구에 의해 소요된다. 팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)의 형성이 제조 공정에 일정 비용을 추가하겠지만, 더 큰 트레이스 라인 피치를 갖는 기판(206)과 연관된 팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)를 사용하는데 있어서의 절약은 상당하다. 예를 들어, 더 큰 트레이스 라인 피치를 갖는 기판(206)의 비용은 도 4b에 도시된 바와 같이, 전도성 층(132)의 제조 공정 설계 규칙으로 얻을 수 있는 최소 피치의 기판과 비교하여 비용이 절반 이하이다. 더 큰 트레이스 라인 피치를 갖는 기판(206)으로 얻어지는 절약은 확장된 반도체 디바이스(204)를 형성하는 가능한 추가 비용보다 더 크다. 또한, 더 큰 피치를 갖는 기판(206)에 대한 릴렉스된 레이아웃 설계 규칙은 접촉 패드와 트레이스 라인(208)을 위치시키는 데 있어 상당히 큰 유연성을 제공한다.
팬-아웃 상호연결 구조(200)를 갖는 확장된 반도체 디바이스(204)는, 각각 상이한 I/O 레이아웃과 밀도를 갖는 많은 상이한 반도체 다이(204)를 일반적인 기판(206)에서 사용될 수 있게 한다. 팬-아웃 상호연결 구조(200)는, 임의의 반도체 다이(204)의 I/O 레이아웃과 밀도를 기판(206)의 전도성 층(208)에 대한 상호연결을 위한 공통이고 균일한 I/O 레이아웃과 밀도로 변환시킨다. 예를 들어, 제 1 반도체 다이(124)는 주어진 I/O 레이아웃과 밀도를 가질 수 있다. 팬-아웃 상호연결 구조(200)는 기판(206)의 전도성 층(208)에 대한 상호연결을 위한 제 1 다이의 I/O 레이아웃과 밀도로 변환시킨다. 제 2 반도체 다이(124)는 더 높은 I/O 레이아웃과 밀도를 가질 수 있다. 팬-아웃 상호연결 구조(200)는 제 1 다이와 동일하게 기판(206)의 전도성 층(208)에 대한 상호연결을 위한 제 2 다이의 더 높은 I/O 레이아웃과 밀도로 변환시킨다. 따라서, 팬-아웃 상호연결 구조(200)는 상이한 반도체 다이의 I/O 레이아웃과 밀도를 기판(206)의 공통이고 균일한 I/O 레이아웃과 밀도로 변환시킨다. 공통 기판의 사용은 비용을 감소시킨다.
확장된 반도체 디바이스(204)는, 즉 실리콘과 같은 반도체 물질, 낮은 모듈과 높은 CTE의 합성물 성질을 나타내는 에폭시 수지와 같은 밀봉제 물질을 포함한다. 확장된 반도체 디바이스(204)의 합성물 CTE는 번도체 물질 단독보다 기판(206)의 CTE와 더욱 밀접하게 매칭되거나 또는 정렬된다. 따라서, 확장된 반도체 디바이스(204)와 기판(206) 사이의 전기적 상호연결뿐만 아니라, 확장된 반도체 디바이스(204)는 열적 사이클시 더 작은 스트레스를 받는다.
확장된 반도체 디바이스(204)의 다른 장점은 주변 영역(148)에 형성된 밀봉제(152)에 의한 기생 임피던스의 영향을 무시할 수 있는 충분한 분리를 유지하면서 반도체 다이(124)에 상당히 인접하게 위치될 수 있는 것이다.
도 14는 반도체 다이(124)의 후방 표면(128)에 증착된 열 계면 물질(TIM)(210)을 도시한다. TIM(210)은 열적 에폭시, 열적 에폭시 수지, 또는 열적 전도성 페이스트이다. 열 싱크 또는 열 스프레더(212)가 TIM(210)과 밀봉제(152)에 장착되거나 그 위에 형성된다. 열 스프레더(212)와 TIM(210)은 반도체 다이(124)의 고 주파 전자 부품에 의해 발생된 열을 분배하고 발산시키는 열적 전도성 통로를 형성하고 확장된 반도체 디바이스(204)의 열적 성능을 증가시킨다. 열은 열 스프레더(204)에 의해 방사상으로 발산된다.
상기 예의 각각에서, 팬-아웃 비(fan-out ratio )가 반도체 다이와 기판 사이에 존재한다. 계층에 대한 팬-아웃 비는 제 1 장치에 전기적으로 연결된 제 2 장치에 대한 I/O 밀도에 대한 제 1 장치의 I/O 밀도(단위 영역당 I/O) 이다. 도 6a-6b와 11a-11b에 있어서, 팬-아웃 비는 기판(176, 206)의 I/O 밀도에 대한 반도체 다이(124)의 I/O 밀도 이다. 일 실시예에 있어서, 반도체 다이(124)의 I/O 밀도는 mm2 당 30 I/O 이고, 기판(176)의 I/O 밀도는 mm2 당 10 I/O 이고, 주어진 팬-아웃 비는 30/10 = 3 이다.
확장된 반도체 디바이스(174, 204)에 함축된 일반적인 원리로서, I/O 밀도 변환 구조는, 낮은 I/O 계층의 레이아웃 요구를 간략히 하기 위해 높은 I/O 밀도를 효율적으로 낮추도록 I/O 계층{반도체 다이(124)}와 낮은 I/O 계층{기판(176 또는 206)} 사이에 위치한다. 일반적으로, 계층에 대한 팬-아웃 비(FR)는 다음 식 (1)로 규정지을 수 있다.
FR = (입력 I/O 밀도)/(출력 I/O 밀도) (1)
= P2 * (N/d2)
여기서 : D = 다이 크기
P = 패키지 피치
N = 다이의 비 중복 I/O의 수효
도 15는 예를 들어, 팬-아웃 상호연결 구조(150 또는 170)인 I/O 밀도 변환 구조(222)에 전기적으로 연결된, 예를 들어 반도체 다이(124)인 높은 I/O 밀도 계층(220)를 도시한다. 높은 I/O 밀도 계층(220)는 예를 들어, 기판(176 또는 206)인 낮은 I/O 밀도 계층(224)에 전기적으로 연결된다.
I/O 밀도 변환은 반도체 제조의 임의의 레벨에 적용될 수 있다. 예를 들어, 높은 I/O 밀도 계층(220)는 기판(176 또는 206)일 수 있고, 낮은 I/O 밀도 계층(224)는 도 2에 도시되는 PCB 일 수 있다. 팬-아웃 비가 예를 들어, 실리콘 다이에 있어서 10을 초과하면, 레이아웃 및 상호연결 규칙은 경제적으로 비효율적으로 된다. 팬-아웃 비가 2 내지 10 이면, 대부분의 반도체 계층에 있어서 경제적으로 고려된다. 일 실시예에 있어서, 기판(176 또는 206)의 I/O 밀도는 mm2 당 10 I/O 이고, PCB의 I/O 밀도는 mm2 당 4 I/O 이고, 주어진 팬-아웃 비는 10/4 = 5 이다. I/O 밀도 변환 구조(220)는 비용을 절감하기 위해 I/O 밀도를 낮추고 낮은 I/O 밀도 계층(223)에 대한 간단한 루팅을 위해 PCB 전도성 층에 대한 레이아웃 설계 규칙을 완화시킨다.
도 16a는 기판(176)에 장착하기 위해 위에 위치한 팬-아웃 상호연결 구조(170)를 갖는 확장된 반도체 디바이스(174)를 도시한다. 펌프(226)를 갖는 기판(176)은 PCB(50)에 장착되기 위해 위에 위치한다. 도 16b는 기판(176)에 장착된 반도체 디바이스(174)와 PCB(50)에 장착된 기판(176)을 도시한다. 반도체 다이(124)의 높은 I/O 밀도는 팬-아웃 상호연결 구조(170)를 통해 기판(176)의 낮은 I/O 밀도로 변환된다. 유사하게, 기판(176)은 그 I/O 밀도를 PCB(50)의 낮은 I/O 밀도로 변환시킬 수 있다. 이 경우에, 각 계층 사이의 I/O 밀도 변환 구조는 비용을 절감하기 위해 I/O 밀도를 낮추고 낮은 I/O 밀도 계층에 대한 간단한 루팅을 위해 낮은 계층 전도성 층에 대한 레이아웃 설계 규칙을 완화시킨다.
본 발명의 하나 이상의 실시예들이 상세하게 설명되어 있지만, 숙련된 자는 다음 청구범위에 명시된 본 발명의 범위를 벗어나지 않고 그 실시예의 수정과 적용이 가능함을 인식할 수 있다.
10: 반도체 다이 20: 기판
50: 전자 장치 52: 인쇄 회로 기판 (PCB)
62: 범프 칩 캐리어 (BCC) 64: 듀얼 인-라인 패키지 (DIP)
80: 컨덕터 리드 82: 본드 와이어
120: 반도체 웨이퍼 132: 전도성 층

Claims (17)

  1. 확장된 반도체 디바이스를 제조하기 위한 방법으로서,
    반도체 다이의 표면에 형성된 복수의 접촉 패드를 구비한 복수의 반도체 다이를 갖는 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 다이 주변에 주변 영역을 형성하기 위해 상기 반도체 다이를 분리하는 단계;
    상기 반도체 다이 주변의 주변 영역에 절연 물질을 증착하는 단계;
    상기 반도체 다이와 상기 절연 물질 위에 상호연결 구조를 형성하되, 이때 상기 상호연결 구조는 상기 반도체 다이 위의 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 단계;
    상기 상호연결 구조의 I/O 밀도와 일치하는 I/O 밀도를 갖는 기판을 제공하는 단계; 및
    상기 기판의 제 1 전도성 층에 상기 반도체 다이의 접촉 패드를 전기적으로 연결하는 상호연결 구조를 갖는 상기 기판에 상기 반도체 다이를 장착하는 단계;를 포함하는 확장된 반도체 디바이스의 제조 방법.
  2. 제 1항에 있어서,
    상기 상호연결 구조를 형성하는 단계는, 상기 주변 영역에 상기 반도체 다이와 상기 절연 물질 위에 제 1 절연층을 형성하는 단계와,
    상기 제 1 절연층과 상기 반도체 다이의 접촉 패드 위에 제 2 전도성 층을 형성하는 단계와,
    상기 제 2 전도성 층 위에 제 2 절연층을 형성하는 단계를 포함하는 확장된 반도체 디바이스의 제조 방법.
  3. 제 2항에 있어서,
    상기 상호연결 구조를 형성하는 단계는, 상기 제 2 전도성 층 위에 복수의 전도성 컬럼을 형성하는 단계를 더 포함하는 확장된 반도체 디바이스의 제조 방법.
  4. 제 1항에 있어서,
    상기 반도체 다이에 인접한 상기 주변 영역에 개별 전기 부품을 배치하는 단계를 더 포함하는 확장된 반도체 디바이스의 제조 방법.
  5. 제 1항에 있어서,
    상기 기판 위에 상기 상호연결 구조를 각각 갖는 복수의 반도체 다이를 장착하는 단계를 더 포함하는 확장된 반도체 디바이스의 제조 방법.
  6. 확장된 반도체 디바이스를 제조하기 위한 방법으로서,
    제 1 I/O 밀도를 갖는 제 1 계층 디바이스를 제공하는 단계;
    상기 제 1 계층 디바이스 위에 I/O 밀도 변환 구조를 형성하는 단계;
    상기 제 1 I/O 밀도보다 작은 제 2 I/O 밀도를 갖는 제 2 계층 디바이스를 제공하는 단계; 및
    상기 제 2 계층 디바이스에 상기 제 1 계층 디바이스를 전기적으로 연결하는 I/O 밀도 변환 구조로 상기 제 1 계층 디바이스를 상기 제 2 계층 디바이스에 장착하는 단계;를 포함하는 확장된 반도체 디바이스의 제조 방법.
  7. 제 6항에 있어서,
    상기 제 1 계층 디바이스는 상기 제 1 I/O 밀도를 갖는 반도체 다이의 표면 위에 형성된 복수의 접촉 패드를 갖는 반도체 다이를 제공하는 단계를 포함하는 확장된 반도체 디바이스의 제조 방법.
  8. 제 7항에 있어서,
    상기 I/O 밀도 변환 구조를 형성하는 단계는, 상기 반도체 다이의 주변의 주변 영역에 절연 물질을 증착하는 단계와,
    상기 반도체 다이와 상기 절연 물질 위에 상호연결 구조를 형성하되, 이때 상기 상호연결 구조는 상기 반도체 다이 위의 접촉 패드의 밀도보다 작은 출력 밀도를 갖는 단계를 포함하는 확장된 반도체 디바이스의 제조 방법.
  9. 제 8항에 있어서,
    상기 상호연결 구조를 형성하는 단계는, 상기 상호연결 구조 위에 복수의 전도성 컬럼을 형성하는 단계와,
    상기 전도성 컬럼 위에 복수의 범프를 형성하는 단계를 더 포함하는 확장된 반도체 디바이스의 제조 방법.
  10. 제 8항에 있어서,
    상기 제 2 계층 디바이스는, 상기 반도체 다이 위의 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 전도성 층을 구비한 기판을 제공하는 단계를 포함하는 확장된 반도체 디바이스의 제조 방법.
  11. 제 10항에 있어서,
    상기 제 1 계층 디바이스를 상기 제 2 계층 디바이스에 장착하는 단계는, 상기 반도체 다이의 접촉 패드를 상기 기판의 전도성 층에 전기적으로 연결하는 상호연결 구조로 상기 반도체 다이를 상기 기판에 장착하는 확장된 반도체 디바이스의 제조 방법.
  12. 제 8항에 있어서,
    상기 기판 위의 상호연결 구조로 각각 복수의 반도체 다이를 장착하는 단계를 더 포함하는 확장된 반도체 디바이스의 제조 방법.
  13. 확장된 반도체 디바이스로서,
    반도체 다이의 표면 위에 형성된 복수의 접촉 패드를 갖는 반도체 다이;
    상기 반도체 다이 주변의 주변 영역에 배치된 절연 물질; 및
    상기 반도체 다이와 상기 절연 물질 위에 형성되고, 상기 반도체 다이 위의 상기 접촉 패드의 I/O 밀도보다 작은 I/O 밀도를 갖는 상호연결 구조;를 포함하는 확장된 반도체 디바이스.
  14. 제 13항에 있어서,
    상기 상호연결 구조의 I/O 밀도와 일치하는 I/O 밀도를 갖는 기판을 더 포함하되,
    상기 반도체 다이는 상기 반도체 다이의 상기 접촉 패드를 상기 기판의 전도성 층에 전기적으로 연결하는 상호연결 구조로 상기 기판에 장착되는 확장된 반도체 디바이스.
  15. 제 13항에 있어서,
    상기 상호연결 구조는, 상기 반도체 다이와 상기 주변 영역 내의 절연 물질 위에 형성된 제 1 절연층;
    상기 제 1 절연층과 상기 반도체 다이의 접촉 패드 위에 형성된 전도성 층; 및
    상기 전도성 층 위에 형성된 제 2 절연층;을 포함하는 확장된 반도체 디바이스.
  16. 제 15항에 있어서,
    상기 상호연결 구조는 상기 전도성 층 위에 형성된 복수의 전도성 컬럼을 더 포함하는 확장된 반도체 디바이스.
  17. 제 13항에 있어서,
    상기 기판 위에 장착된 상기 상호연결 구조를 각각 갖는 복수의 반도체 다이를 더 포함하는 확장된 반도체 디바이스.




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