KR20040030560A - 반도체 장치 및 그 제조방법 - Google Patents

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semiconductor
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와카바야시다케시
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가시오게산키 가부시키가이샤
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Abstract

복수의 반도체 칩(23)이 베이스판(21)상에 형성된 접착층(22)에 결합된다. 그리고, 제 1 내지 제 3 절연막(31, 35, 39), 제 1 및 제 2 하지금속층(33, 37), 제 1 및 제 2 재배선(34, 38) 그리고 땜납볼(41)이 복수의 반도체 칩(23)을 위하여 일체적으로 형성된다. 이러한 경우에서, 제 1, 2 하지금속층(33, 37)은 스퍼터링법에 의하여 형성되고, 제 1 및 제 2 재배선(34, 38)은 전기도금법에 의하여 형성된다. 그 다음, 3개의 절연막(39, 35, 31), 접착층(22) 및 베이스판(21)으로 구성된 적층구조가 인접한 반도체 칩(23) 사이에 위치한 영역에서 절단된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
BGA(ball grid array)라 불리는 종래 반도체 장치는 대규모 집적회로(LSI)로 구성된 반도체 칩이 상기 반도체 칩 보다 약간 큰 중계기판(중계기)의 상면 중앙부에 장착된 장치와, 땜납볼로 형성된 연결 단자가 상기 중계기판의 하면에 매트릭스를 형성하도록 배열된다.
도 45는 이러한 종래 반도체 장치의 구성을 예시하고 있는 수직 횡단면도이다. 도시된 바와 같이, 반도체 칩(1)은 실리콘 기판(2)과 구리로 구성되고 실리콘 기판(2)의 하면에 형성된 복수의 범프 전극(3)을 포함한다. 중계기판(4)은 상기 반도체 칩(1)의 실리콘 기판(2)의 평면 크기보다 약간 큰 평면 크기를 갖는 베이스막(5)을 갖추고 있다. 상기 반도체 칩(1)의 범프 전극(3)에 전기적으로 연결된 복수의 재배선(6)은 상기 베이스막(5)의 상면에 형성된다. 상기 재배선(6)은 반도체 칩(1)의 범프 전극(3)에 대응하게 배열된 제 1 연결패드(7), 매트릭스를 형성하도록 배열된 제 2 연결패드(8) 그리고 상기 제 1 연결패드(7)와 제 2 연결패드(8)를 전기적으로 연결하는 연결선(9)을 포함한다. 나아가, 원형공(10)이 상기 제 2 연결패드(8)의 중앙부에 대응하는 위치의 베이스막(5)에 형성된다.
상기 반도체 칩(1)은 반도체 칩(1)과 중계기판(4) 사이에 게재된 이방성 전도성 접착층(11)을 이용하여 상기 중계기판(4)의 상면 중앙부에 부착된다. 상기 이방성 전도성 접착층(11)은 열경화성 수지(12)와 상기 열경화성 수지(12) 내에 포함된 다수의 전도성 입자(13)를 포함한다.
상기 반도체 칩(1)을 중계기판(4)에 실장할 때, 반도체 칩(1)은 먼저 단순히 이방성 전도성 접착층(11)을 갖는 중계기판(4)의 상면 중앙부에 놓여진다. 그 후, 반도체 칩(1)과 중계기판(4) 사이에 접착력이 발휘되도록 상기 열경화성 수지(12)가 경화되는 온도에서 소정의 압력이 반도체 칩(1)에 가해진다. 그 결과, 상기 범프 전극(3)이 상기 열경화성 수지(12) 속으로 밀려 들어가 그들 사이에 게재된 전도성 입자(13)를 갖는 제 1 연결패드(7)의 상면에 전기적으로 연결된다. 또한, 반도체 칩(1)의 하면은 그들 사이에 게재된 열경화성 수지(12)로 중계기판(4)의 상면에 부착된다.
다음 단계에서, 에폭시 수지로 구성된 수지 밀봉막(14)이 반도체 칩(1)을 포함한 중계기판(4)의 상면 전체에 형성되고, 땜납볼(15)이 원형공(10)의 내부와 하부에서 제 2 연결패드(8)와 연결되도록 한다. 이 경우, 상기 제 2 연결패드(8)가 매트릭스를 형성하도록 배열되기 때문에 복수의 땜납볼(15)도 매트릭스를 형성하도록 배열된다. 상기 땜납볼(15)은 반도체 칩(1)의 범프 전극(3)의 크기보다 큰 크기를 갖도록 한다. 따라서, 땜납볼(15) 상호간의 접촉을 피하기 위하여, 인접한 땜납볼(15) 사이의 간격이 인접한 범프 전극(3) 사이의 간격 보다 크도록 땜납볼(15)을 배열한 필요가 있다. 반도체 칩(1)의 범프 전극(3)의 수가 증가되는 상황에서는, 각 땜납볼(15)에 요구되는 배열 공간을 확보하기 위하여 범프 전극(3)의 배열 영역이 반도체 칩(1)의 크기보다 더 크게 만들 필요가 있다. 따라서, 중계기판(4)의 크기는 반도체 칩(1)의 크기보다 다소 크게 만들어진다. 이것은 땜납볼(15)의 매트릭스 배열의 외주부에 배치된 땜납볼(15)이 반도체 칩(1)의 주변에 배치되도록 한다.
상술한 바와 같이, 땜납볼(15)로 이루어지는 단자가 반도체 칩(1)의 주변에 배치된 종래 반도체 장치에 있어서, 반도체 칩(1)의 범프 전극(3)의 하면은 그 위에 형성된 재배선(6)을 갖는 중계기판(4)을 이용하여 결합방법으로 이방성 전도성 접착층(11)에 포함된 전도성 입자(13)를 갖는 중계기판(4)의 재배선(6)의 제 1 접속 전극(7)의 상면에 전기적으로 연결된다. 특히 이 구성은 연결 결함이 결합 상태에 의존하여 발생될 가능성이 있다는 문제점을 일으킨다. 또한, 반도체 칩(1)을 하나씩 하나씩 중계기판(4)에 실장하는 것이 필요하므로 제조 공정을 복잡하게 만든다. 복수의 반도체 칩을 포함하는 다중 칩 모듈 타입의 반도체 장치의 경우에 특히 이러한 상황이 발생될 수 있다. 특히, 다중 칩 모듈 타입의 반도체 장치에 있어서, 반도체 장치는 복수의 반도체 칩에 부가하여 캐패시터, 인덕터 및 저항과 같은 칩 부를 갖는 많은 경우에 제공된다. 유의할 점은, 반도체 칩과 칩부의 형상과 두께가 서로 다르다면 결합 공정은 더 복잡해진다는 점이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, 재배선이 칩사이즈패키지(CSP)와 같은 반도체 장치의 일면에 직접적으로 형성된 반도체 장치 및 그 제조방법에 관한 것이다.
명세서에 일체화되고 그 일부분을 구성하는 첨부된 도면들은 본 발명의 실시예를 도시하고 있고, 이상의 일반적인 설명과 이하의 상세한 설명과 함께 본 발명의 원리를 설명하고 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 확대된 형태로 보여주는 평면도;
도 2는 도 1에 도시된 Ⅱ- Ⅱ선을 따라 도 1에 도시된 반도체 장치를 확대된 형태로 보여주는 횡단면도;
도 3은 도 1과 2에 도시된 반도체 장치의 제조방법의 일예에서 최초 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 4는 도 3에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 5는 도 4에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 6은 도 5에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 7은 도 6에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 8은 도 7에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 9는 도 8에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 10은 도 1과 2에 도시된 반도체 장치의 다른 제조방법의 일예에서 초기 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 11은 도 10에 도시된 제조공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 13은 도 12에 도시된 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 14는 도 13에 도시된 제조 공정에 뒤이은 제조 공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 15는 도 14에 도시된 제조 공정에 뒤이은 제조 공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 16은 도 15에 도시된 제조 공정에 뒤이은 제조 공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 17은 도 16에 도시된 제조 공정에 뒤이은 제조 공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 18은 도 17에 도시된 제조 공정에 뒤이은 제조 공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 19는 본 발명의 제 3 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 20은 본 발명의 제 4 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 21은 본 발명의 제 5 실시예에 따른 반도체 장치를 보여주는 횡단면도;
도 22는 도 21에 도시된 반도체 장치의 제조 공정을 설명하기 위한 요부를 확대된 형태로 보여주는 횡단면도;
도 23은 본 발명의 제 6 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 24는 본 발명의 제 7 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 25는 본 발명의 제 8 실시예에 따른 반도체 장치의 요부를 확대된 형태로 보여주는 횡단면도;
도 26은 본 발명의 제 9 실시예에 따른 반도체 장치를 확대된 형태로 보여주는 평면도;
도 27은 도 26에 도시된 ⅩⅩⅦ - ⅩⅩⅦ선을 따라 도 26에 도시된 반도체장치를 확대된 형태로 도시한 횡단면도;
도 28은 도 26에 도시된 ⅩⅩⅧ - ⅩⅩⅧ선을 따라 도 26에 도시된 반도체 장치를 확대된 형태로 도시한 횡단면도;
도 29는 도 26, 27 및 28에 도시된 반도체 장치의 제조방법의 일예에서 최초 제조 공정을 설명하기 위한 요부를 확대된 형태로 도시한 횡단면도;
도 30은 도 29에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 31은 도 30에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 32는 도 31에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 33은 도 32에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 34는 도 33에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 35는 도 34에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 36은 도 35에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 37은 도 36에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 38은 도 37에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 39는 도 38에 도시된 반도체 장치의 제조 공정에 뒤이은 제조공정의 요부를 확대된 형태로 보여주는 횡단면도;
도 40은 본 발명의 제 10 실시예에 따른 반도체 장치의 요부를 확대된 형태로 도시한 횡단면도;
도 41은 본 발명의 제 11 실시예에 따른 반도체 장치의 요부를 확대된 형태로 도시한 횡단면도;
도 42는 본 발명의 제 12 실시예에 따른 반도체 장치의 요부를 화대된 형태로 도시한 횡단면도;
도 43은 복수의 반도체 장치가 회로 기판에 적층된 형태로 설치된 상태를 확대된 형태로 보여주는 횡단면도;
도 44는 복수의 반도체 장치가 회로 기판에 적층된 형태로 설치된 다른 예를 확대된 형태로 보여주는 횡단면도;
도 45는 종래 반도체 장치를 확대된 형태로 보여주는 횡단면도이다.
본 발명의 목적은 반도체 칩의 주변에 형성된 단자를 포함하고 중계기판을 사용하지 않고 실패없이 반도체 칩을 재배선에 전기적으로 연결할 수 있는 반도체 장치 및 특별히 그와 같은 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 복수의 반도체 칩을 일체적으로 제조할 수 있는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 제 1 측면에 따르면, 상면에 형성된 연결패드를 갖는 적어도 하나의 반도체 칩, 상기 반도체 칩의 상면과 외주면을 덮도록 형성된 적어도 하나의 층을 갖는 절연막, 그리고 반도체 칩의 연결패드에 전기적으로 연결되는 형태로 절연막의 상면에 형성된 재배선을 포함하고, 여기서 적어도 일부의 재배선은 절연막의 영역인 반도체 칩의 바깥 주변에 배열된 패드부를 포함한다.
또한, 본 발명의 제 2 측면에 따르면, 베이스판을 제공하는 단계; 상면에 형성된 복수의 연결패드를 갖는 복수의 반도체 칩이 서로 이격되도록 하면서 베이스판에 장착하는 단계; 절연막이 평활면을 갖도록 반도체 칩의 상면을 포함한 베이스판의 상면에 절연막을 형성하는 단계; 각 재배선이 모든 반도체 칩의 연결패드에 접속되도록 하면서 그리고 반도체 칩의 주변에 형성된 절연막의 영역에 배열된 패드부를 갖는 적어도 일부의 재배선이 연결패드에 연결되도록 절연막 상에 복수의 쌍으로 된 재배선을 형성하는 단계, 적어도 하나의 반도체 칩, 반도체 칩의 주변에 형성된 절연막 및 절연막의 영역에 배열된 패드부를 갖는 재배선을 포함하는 복수의 반도체 장치를 얻도록 인접한 반도체 칩 사이에서 절연막을 절단하는 단계를 포함하는 반도체 장치의 제조방법이 제공된다.
본 발명의 부가적인 목적들과 잇점들이 이하의 상세한 설명에서 제시될 것이고, 부분적으로는 상세한 설명으로터 명백해질 것이며, 또는 본 발명의 실시에 의해 인지될 것이다. 본 발명의 목적들과 이점들은 이하에서 특별히 지시된 수단들과 조합들에 의해 구현될 것이다.
(제 1 실시예)
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 보여주는 평면도이고, 도 2는 도 1에 도시된 Ⅱ- Ⅱ선에 따른 횡단면도이다. 이 경우, 도 1과 2는 반도체장치의 각 부재의 크기에 있어 서로 동일하지 않다.
상기 반도체 장치는 사각형 판 형상을 갖고, 예를 들어, 수지판, 금속판 또는 유리판으로 제조된 베이스판(21)을 포함한다. 예를 들어, 접착제, 접착 시트 또는 이중 코팅된 접착 테잎으로 제조된 접착층(22)이 상기 베이스판(21)의 상면 전체에 형성된다. 상기 베이스판(21) 보다 약간 작은 크기로 실질적으로 사각형인 반도체 칩(23)으로 구성된 실리콘 기판(24)의 하면은 상기 접착층(22)의 상면 중앙부에 장착된다.
상기 반도체 칩(23)은 예를 들어 알루미늄으로 제조되고 실리콘 기판(24)의 상부 주변에 장착된 복수의 연결패드(25), 산화 실리콘과 같은 무기질로 제조되고 상기 연결패드(25)의 중앙부를 제외하고 연결패드(25)를 덮고, 상기 실리콘 기판(24)의 상면 전체를 덮도록 형성된 절연막(26) 및 상기 연결패드(25)의 중앙부를 외부에 노출시키기 위해 상기 절연막(26)에 형성된 개구부(27)를 포함한다.
상기 접착층(22)은 에폭시 수지 또는 폴리이미드 수지와 같이 다이-본드로서 당해 기술분야에 일반적으로 알려지고 상기 반도체 칩(23)이 가열 가압될 때 상기 반도체 칩(23)이 상기 베이스판(21)에 접착되도록 하는 수지로 구성된다. 폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 제 1 절연막(31)이 반도체 칩(23)을 포함한 접착층(22)의 상면 전체에 형성되어 상기 제 1 절연막(31)의 상면이 평활화되도록 한다. 이 경우, 개구부(32)는 상기 반도체 칩(23)의 개구부(27)에 대응하는 상기 제 1 절연막(31) 상의 위치에 형성된다. 또한, 제 1 하지금속층(33)이 상기 제 1 절연막(31)의 상면의 전술한 위치에 개구부(27, 32)를 통하여 외부에 노출된연결패드(25)의 상면으로부터 확장되도록 형성된다. 또한, 제 1 재배선(34)은 상기 제 1 하지금속층(33)의 상면 전체에 형성된다.
폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 유기 물질로 이루어진 제 2 절연막(35)이 상기 제 1 재배선(34)을 포함하는 상기 제 1 절연막(31)의 상면 전체에 형성되어 상기 제 2 절연막(35)의 상면이 평활화되도록 한다. 이 경우, 개구부(36)는 상기 연결패드(25) 또는 패드부에서 이동된 상기 제 2 절연막(35)의 제 1 재배선(34)의 대응 위치에 형성된다. 또한, 제 2 하지금속층(37)이 상기 제 2 절연막(35)의 상면에서 소정의 위치에 도달하도록 상기 개구부(36)를 통해 외부로 노출된 상기 제 1 재배선(34)의 상면으로부터 확장되도록 형성된다.
폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 유기 물질로 이루어진 제 3 절연막(39)이 상기 제 2 재배선(38)을 포함한 제 2 절연막(35)의 상면 전체에 형성되어 상기 제 3 절연막(39)이 평활화되도록 한다. 이 경우, 개구부(40)는 상기 개구부(36) 또는 패드부로부터 이동된 상기 제 3 절연막(39)의 제 2 재배선(38) 상의 대응 위치에 형성된다. 또한, 땜납볼(41)이 상기 제 2 재배선(38)의 패드부에 전기적으로 연결되도록 상기 개구부(40) 내부 및 상부에 형성된다. 도 1에 도시된 바와 같이, 복수의 땜납볼(41)이 매트릭스를 형성하도록 배열된다.
상기 베이스판(21)의 평면 크기(직사각형의 상면의 영역)가 상기 반도체 칩(23)의 평면 크기보다 크도록 하는 것이 중요하다. 상기 베이스판(21)이 상기 반도체 칩(23) 보다 더 큰 경우, 땜납볼(41)의 배열 영역을 반도체 칩(23)의 평면 크기보다 크게하여 땜납볼의 배열 피치와 크기를 증가시키는 것이 가능하다. 상기 반도체 칩(23)에 포함된 연결패드(24)의 수가 증가하더라도, 결합의 신뢰성을 담보하기 위해 원하는 바대로 땜납볼(41)의 배열 피치와 크기를 설정하는 것이 가능해 진다. 이 상황하에서, 매트릭스를 형성하도록 배열된 땜납볼(41) 중 가장 주변에 있는 땜납볼(41)도 반도체 칩(23)에 대응하는 영역의 외부 외주를 따라 위치될 수 있다.
지금부터 도 1과 2에 도시된 반도체 장치의 제조방법을 설명한다. 도 3에 도시된 바와 같이 제 1 단계로, 도 2에 도시된 복수의 베이스판(21)을 포함할 수 있는 기판이 준비된다. 이하 상기 기판은 편의를 위해 "베이스판(21)"이라 한다. 다이 본드 물질로 구성된 접착층(22)이 상기 베이스판(21)의 상면 전체에 형성된다. 이 경우, 상기 접착층(22)은 에폭시-기반 수지 또는 폴리이미드-기반 수지와 같은 다이 본드 물질로 구성된 다이 본드 시트를 상기 베이스판(21) 위에 놓고 가보호 상태에서 다이 본드 시트가 베이스판(21)에 부착되도록 다이 본드 시트를 가열함으로써 준비된다. 선택적으로, 상기 베이스판(21)은 스핀 코팅법, 프린팅법 또는 트랜스퍼 방법 등과 같은 적당한 방법에 의해 다이 본드 물질로 코팅되고, 뒤이어 코팅된 것이 접착층(22)을 형성하도록 건조된다. 특정한 상태에서는, 반도체 칩(23)을 접착층(22) 위에 놓고 가열 가압하여 반도체 칩(23)이 접착층(22)에 임시적으로 고정되도록 한다. 그 후, 접착층(22)은 상기 반도체 칩(23)의 실리콘 기판(24)의 하면이 상기 베이스판(21)의 상면의 복수의 소정 영역에서 각각 결합되도록 보호된다.
다음 단계에서, 도 4에 도시된 바와 같이, 폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 유기 물질로 구성된 제 1 절연막(31)이 복수의 반도체 칩(23)의 상면을 포함한 접착층(22)의 상면 전체에 형성된다. 상기 제 1 절연막(41)을 형성하기 위해 잘 알려진 코팅법을 이용하는 것도 가능하다. 이 경우, 바림직한 코팅법으로 스핀 코팅법 또는 다이 코팅법을 적용하는 것이 권장된다. 스핀 코팅법을 적용하는 경우, 액체 다이 코팅 물질이 상기 접착층(22) 및/또는 반도체 칩(22) 위 적당한 영역에 떨어지고, 상기 베이스판(21)은 반도체 칩(23)과 상기 인접한 반도체 칩(23) 사이의 절연막(22)의 전체 표면이 다이 코팅 물질로 덮히도록 회전된다. 그 후, 다이 코팅 물질이 건조되고, 개구부(32)가 반도체 칩(23)의 개구부(27)에 대응하는 제 1 절연막(31)의 위치에 포토리소그래피법에 의해 형성되고, 그에 따라 제 1 절연막(31)이 형성된다. 선택적으로, 다이 코팅법을 적용하는 경우, 펌프에 의해 흡입된 다이 코팅 물질을 배출할 수 있는 슬롯 다이가 반도체 칩(23)과 다이 코팅 물질을 가진 인접한 반도체 칩(23) 사이에 위치한 접착층(22)의 표면 전체를 덮도록 조사되고, 다음으로 개구부(32)가 형성된다. 또한, 제 1 절연막(31)을 형성하기 위한 다른 바람직한 방법으로 스크린 프린팅 방법을 적용하는 것이 가능하다. 스크린 프린팅 방법을 적용하는 경우, 프린팅은 개구부(32)가 반도체 칩(23)의 각 개구부(27)에 대응되는 위치에 형성되도록 한다. 상술한 특별한 방법으로 반도체 칩(23)의 상면과 인접한 반도체 칩(23) 사이의 표면에 고체 형태로 제 1 절연막(31)을 형성하는 것이 가능하기 때문에 형성된 제 1 절연막(31)은 평탄한 상면을 갖게 되고, 이것은 모든 반도체 칩(23)을 베이스판(21)에 실패없이 결합할 수 있도록 한다. 절연막을 동일하고, 평탄한 상면을 갖도록 하는 방법으로 형성하기위해, 반도체 칩(23)이 작은 두께를 갖도록 하는 것이 바람직하다. 특히, 비록 본 발명에 있어 반도체 칩(23)의 두께가 특별히 한정되는 것은 아니지만 반도체 칩(23)이 20-70㎛의 두께를 갖는 것이 바람직하다. 경우에 따라, 반도체 칩(23)의 상면에 제 1 절연막(31)을 형성하지 않고 인접한 반도체 칩 사이에 위치한 표면에만 제 1 절연막(31)을 형성하는 것이 가능하다. 이 경우, 접착층(22)만이 각 반도체 칩(23)의 베이스판(21)에 부착되도록 한다. 그 결과 각 반도체 칩(23)과 베이스판(21) 사이의 부착력이 불충분하게 될 가능성은 있다.
다음 단계에서, 복수의 제 1 하지금속층(33)을 형성하는 금속층이(이하 편의를 위해 금속층은 "제 1 하지금속층(33)"을 말함) 개구부(27, 32)를 통해 외부로 노출된 연결패드(25)의 상면에 형성된다. 상기 제 1 하지금속층(33)은 스퍼터링법에 의해 형성된 구리층만으로 형성된 단일층 구조, 또는 스퍼터링법에 의해 형성된 티타늄으로 이루어진 박막층과 티타늄으로 이루어진 박막층 위에 스퍼터링법에 의해 형성된 구리층을 포함하는 적층구조로 되는 것이 가능하다. 이는 이후에 설명될 제 2 하지금속층(37)의 경우도 마찬가지이다.
다음 단계에서, 도금저항막(51)을 상기 제 1 하지금속층(33)의 상면에 형성하고 다음으로 상기 저항막(51)을 패턴화한다. 상기 도금저항막(51)은 제 1 재배선(34)을 형성하기 위한 영역에 대응되는 위치의 도금저항막(51)의 위치에 개구부(52)가 형성될 수 있도록 패턴화된다. 패턴화 단계 이후에, 상기 제 1 재배선(34)이 도금 전류 통로로 이용되는 상기 제 1 하지금속층(33)을 갖는 구리의 전기도금법에 의해 상기 도금저항막(51)의 개구부(52) 내의 상기 제 1하지금속층(33)의 상면에 형성된다.
상기 제 1 재배선(34)을 형성한 후, 상기 도금저항막(51)이 박리되고, 다음으로 에칭에 의해 상기 제 1 하지금속층(33) 중에서 원하지 않는 부분을 제거하여 상기 제 1 재배선(34)이 마스크로 이용되도록 한다. 그 결과, 상기 제 1 하지금속층(33)은 도 5에 도시된 바와 같이 상기 제 1 재배선(34)의 아래에만 제거되지 않은 상태로 남게 된다.
다음 단계에서, 도 6에 도시된 바와 같이, 폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 유기 물질로 구성된 제 2 절연막(35)이 상기 제 1 재배선(34)을 포함한 상기 제 1 절연막(31)의 전체 표면에 형성된다. 상기 제 2 절연막(35)을 형성하기 위해 스핀 코팅법 또는 스크린 프린팅법이 적용될 수 있다. 상기 제 2 절연막(35)의 상면은 평활하고, 개구부(36)는 상기 제 1 재배선(34)의 패드부에 대응하는 위치의 상기 제 2 절연막(35)의 위치에 있다. 그 후, 제 2 하지금속층(37)을 형성하는 금속층, 상기 금속층은 이하 "제 2 하지금속층"이라 하는데, 이 상기 개구부(36)를 통해 외부로 노출된 제 1 재배선(34)의 패드부를 포함하는 제 2 절연막(35)의 전체 표면에 형성된다.
다음 단계에서, 도금저항막(53)이 상기 제 2 하지금속층(37) 상면에 형성되고, 다음으로 상기 도금저항막(53)이 패턴화된다. 이 경우, 개구부(54)는 제 2 재배선(38)을 형성하기 위한 영역에 대응하는 상기 도금저항막(53)의 위치에 형성된다. 그 후, 상기 제 2 하지금속층(37)과 함께 도금 전류 통로로 이용되도록 상기 제 2 재배선(38)이 상기 도금저항막(53)의 개구부(54) 내 상기 제 2하지금속층(37)의 상면에 구리 전기도금법에 의해 형성된다.
상기 제 2 재배선(38)이 형성된 후, 상기 도금저항막(53)은 박리되고, 에칭에 의해 상기 제 2 하지금속층(37)의 원하지 않는 부분을 제거하여 상기 제 2 재배선이 마스크로 이용되도록 한다. 그 결과, 도 7에 도시된 바와 같이, 상기 제 2 하지금속층(37)은 상기 제 2 재배선(38)의 아래만 제거되지 않는 상태로 남는다.
다음 단계에서, 도 8에 도시된 바와 같이, 폴리이미드 또는 에폭시를 기반으로 한 수지와 같은 유기 물질로 구성된 제 3 절연막(39)이 스핀 코팅법 또는 스크린 프린팅법에 의해 상기 제 2 재배선(38)을 포함한 상기 제 2 절연막(35)의 전체 표면에 형성된다. 이 경우, 상기 제 3 절연막(39)의 상면은 평활하고, 개구부(40)는 상기 제 2 재배선의 패드부에 대응하는 위치의 상기 제 3 절연막(39)의 위치에 있다. 그 후, 땜납볼(41)이 상기 제 2 재배선(38)의 패드부에 연결되도록 하기 위해 상기 개구부(40)의 내부 및 상부에 형성된다.
땜납볼(41)을 형성한 후, 3개의 절연막(39, 35, 31)으로 구성된 적층구조와, 접착층(22)과 베이스판(21)이, 도 1, 2에 도시된 바와 같은 복수의 반도체 장치를 얻기 위해 인접한 반도체 칩(23) 사이의 영역에서 절단된다.
이상과 같이 제조된 반도체 장치에 있어서, 반도체 칩(21)의 연결패드(25)에 연결된 제 1 하지금속층(33)과 제 1 재배선(34)이 스퍼터링법과 전기도금법에 의해 형성된다. 마찬가지로, 제 1 재배선(34)의 패드부에 연결된 제 2 하지금속층(37)과 제 2 재배선(38)이 스퍼터링법과 전기도금법에 의해 형성된다. 반도체 칩(21)의 연결패드(25)와 제 1 재배선(34) 사이의 전기적 연결 및 제 1 재배선(34)과 제 2 재배선(38) 사이의 전기적 연결을 확실히 하는 것이 가능한 방법이 뒤따른다.
본 발명의 제 1 실시예에 따른 제조방법에서, 복수의 반도체 칩(23)은 베이스판(21)상에 형성된 접착층(22)위에 상기한 복수의 부분상에 배열되고, 제 1 내지 제 3 절연막(31, 35, 39), 제 1 및 제 2 하지금속층(33, 37), 제 1 및 제 2 재배선(34, 38)과 땜납볼(41)은 복수의 반도체 칩(23)상에 일체적으로 형성되며, 연이어서 복수의 반도체 장치를 얻기 위하여 베이스판(21)을 절단한다는 것이 또한 주지되어야 한다. 특정의 제조방법이 제조 과정을 단순화하도록 한다. 또한, 제조 과정은 복수의 반도체 칩(23)이 베이스판(21)과 함께 전달되기 때문에 더욱 단순화될 수 있다. 덧붙여, 만약 베이스판(21)의 외부크기가 일정하게 제조된다면, 전달 시스템은 반도체 장치의 외부 크기에 불구하고 일반적으로 제조되는데 활용될 수 있다.
도 1 및 도 2에 도시된 반도체 장치의 제조방법의 다른 실시예가 기술될 것이다. 제 1 단계에서, 접착층(56)의 상면에 결합되는 베이스판(21)과 접착층(22)뿐 아니라, 자외선을 투과하는 투과 수지판 또는 유리판으로 형성된 다른 베이스판(55)과 자외선의 조사로 경화되어 베이스판(55)에 완전한 상면이 접착되는 접착막을 형성하는 접착층(56)을 포함하는 베이스판 구조가 준비되는데, 상기 접착막은 이 단계에서 경화되지 않는다.
그 후, 도 3 내지 도 8에 도시된 제조 단계가 적용된 후, 3개의 절연막(39, 35, 31), 접착층(22), 베이스판(21), 및 접착층(56)으로 구성된 적층구조는 도 11에 도시된 바와 같이 절단된다. 최하부 베이스판(55)은 이 절단 단계에서 절단되지않는다. 그 후, 베이스판(55)은 접착층(56)을 경화하기 위하여 베이스판(55)의 하면 아래로부터 방출되는 자외선으로 조사된다. 결과적으로, 분리된 베이스판(21)의 하면에 접하는 접착층(56)의 접착력이 낮춰진다. 그러므로, 접착층(56)상에 존재하는 분리된 반도체 장치는 도 1 및 도 2에 도시된 바와 같이 복수의 각각 구성된 반도체 장치를 얻기 위하여 최하부 베이스판(55)으로부터 차례로 픽업된다.
상기한 제조방법에서, 접착층(56)상에 존재하는 개개의 반도체 장치는 도 11에 도시된 상태하에서 각각 분리되지 않는다. 그러므로 반도체 장치를 그 위에 배치하기 위하여 특정적으로 사용되는 트레이를 사용하지 않고 반도체 장치가 회로 기판(미도시)상에 실장될 때 차례로 반도체 장치를 픽업하는 것이 가능하다. 또한, 최하부 베이스판(55)의 상면에 남아있고 접착력이 낮아진 접착층(56)이 최하부 베이스판(55)으로부터 박리된다면, 최하부 베이스판(55)을 다시 활용하는 것이 가능하다. 나아가, 최하부 베이스판(55)의 외부 크기 또는 치수가 일정하게 설정된다면, 전달 시스템은 제조되는 반도체 장치의 외부크기와 관계없이 일반적으로 활용될 수 있다. 덧붙여, 몇몇 경우에는 접착층(56) 대신에 열경화성 접착막을 사용하는 것이 가능하다.
도 10에 도시된 최하부 베이스판(55)은 트레이와 같이 형상화되는 것이 가능하다. 보다 상세하게, 최하부 베이스판(55)이 외주부에 측면 상승벽을 갖는 것이 가능하다. 이러한 경우에, 전도 금속층은 측면 벽의 상면상에 형성된다. 제 1 하지금속층(33) 또는 제 2 하지금속층(37)이 전도 금속층과 전기 도체를 그들을 통한 도금전류 통로로서 사용하기 위하여 전기 도체에 의하여 측면 벽의 상면상에 형성된 전도 금속층에 전기적으로 연결된 후, 제 1 재배선(34) 또는 제 2 재배선(38)은 전기도금에 의하여 형성될 수 있다는 것이 주지되어야 한다. 상기한 바와 같이, 만약 최하부 베이스판(55)이 트레이와 같은 모양이라면, 베이스판들(21)이 다른 크기를 가질지라도 트레이 형상 최하부 베이스판(33)내의 반도체 장치를 하우징함에 의하여 실질적으로 동일한 조건하에서 전기도금을 수행할 수 있다.
(제 2 실시예)
도 12는 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 횡단면도이다. 도 12에 도시된 반도체 장치는 도 2에 도시된 반도체 장치와 크게 다르고, 즉 도 12에 도시된 반도체 장치내에서, 제 1 재배선(34)의 패드부는 패드부 위에 제 2 절연막(35) 부분내에 형성된 개구부(36)내에 배열된 기둥상전극(61)을 경유하여 제 2 재배선(38) 아래에 위치된 제 2 하지금속층(37)에 연결된다.
도 12에 도시된 반도체를 제조하는 방법의 실시예는 이하에서 이제 기술될 것이다. 이러한 경우에, 도 4에 도시된 도금저항막(51)을 박리하는 단계까지의 제조 단계는 상기한 본 발명의 제 1 실시예와 동일하다. 그러므로, 그 다음의 제조 단계는 본 발명의 제 2 실시예와 결합하여 이제 기술될 것이다.
도금저항막(51)이 도 4에 도시된 상태하에 박리된 후, 도금저항막(62)이 제 1 재배선(34)을 포함하는 제 1 하지금속층(33)의 상면상에 형성되고, 연이어서 도 13에 도시된 바와 같이, 도금저항막(62)을 패턴화한다. 이러한 경우에, 개구부(63)는 제 1 재배선(34)의 패드부에 대응하는 도금저항막(62)의 부분 내에 형성된다.
다음 단계에서, 기둥상전극(61)은 도금저항막(62)의 개구부(63)내의 제 1 재배선(34)의 상면상에 도금전류 통로로서 사용되는 제 1 하지금속층(33)에 구리 전기도금을 통하여 대략 50 내지 150㎛의 높이내에서 형성된다. 그 후, 도금저항막(62)은 박리되고, 연이어서 마스크로서 사용되는 제 1 재배선(34)을 에칭함에 의하여 제 1 하지금속층(33)의 원하지 않는 부분을 제거한다. 결과적으로, 도 14에 도시된 바와 같이, 제 1 하지금속층(33)은 단지 제 1 재배선(34)의 아래에 제거되지 않은 상태로 남겨진다.
그 다음 단계에서, 폴리이미드 또는 에폭시기반 수지와 같은 유기 물질로 만들어진 제 2 절연막(35)은 기둥상전극(61)과 제 1 재배선(34)을 포함하는 제 1 절연막(31)의 완전한 표면상에 형성된다. 제 2 절연막(35)은 기둥상전극(61)의 높이보다 다소 두껍게 형성된다. 상기한 상태하에, 기둥상전극(61)의 상면은 제 2 절연막(35)으로 덮인다. 그 후, 제 2 절연막(35)의 상면은, 도 16에 도시된 바와 같이, 기둥상전극(61)의 상면을 외부로 노출시키기 위하여 적정하게 연마된다.
그 후, 기둥상전극(61)의 상면을 포함하는 제 2 절연막(35)의 상면상에 제 2 하지금속층(37)과 제 2 재배선(38)을 형성하기 위하여 도 7 및 도 8에 도시된 것들과 실질적으로 동일한 제조 단계가 적용되고, 이어서 제 2 재배선(38)을 포함하는 제 2 절연막(35)의 상면상에 제 3 절연막(39)을 형성하고 연속적으로 제 3 절연막을 패턴화하고, 그 후, 도 17에 도시된 바와 같이, 제 2 재배선(38)의 패드부에 연결되기 위하여 제 3 절연막(39)의 개구부(40) 내 및 위에 땜납볼(41)을 형성한다.
마지막으로, 3개의 절연막(39, 35, 31), 접착층(22), 및 베이스판(21)을 포함하는 적층구조가 도 12에 도시된 바와 같이 각각 구성된 복수의 반도체 장치를얻기 위하여 인접 반도체 칩(23)의 사이의 영역내에 절단된다.
이와 같이 제조된 반도체 장치내에서, 반도체 칩(21)의 연결패드 및 제 1 재배선(34)에 연결되는 제 1 하지금속층(33)의 각각은 스퍼터링 방법 및 전기도금 방법에 의하여 제조된다. 기둥상전극(61)은 또한 제 1 재배선(34)의 패드부상에 전기도금 방법에 의하여 형성된다. 나아가, 기둥상전극(61) 및 제 2 재배선(38)의 상면에 연결된 제 2 하지금속층(37)의 각각은 스퍼터링 방법과 전기도금 방법에 의하여 형성된다. 반도체 칩(21)의 연결패드(25)와 제 1 재배선 사이의 전도 연결, 제 1 재배선(34)과 기둥상전극(61) 사이의 전도 연결, 및 기둥상전극(61)과 제 2 재배선(38) 사이의 전도 연결을 확실하게 하는 것이 가능하다.
본 발명의 제 2 실시예에 따른 반도체 장치는 대략 50 내지 150㎛의 상대적으로 큰 높이를 갖는 기둥상전극(61)을 포함한다. 이는 재배선(34)과 재배선(38) 사이의 전기적 간섭을 억제하기 위하여 제 1 재배선(34)과 제 2 재배선(38) 사이의 상대적으로 큰 공간을 확보하는 것을 가능하게 한다. 주지되어야 할 것은, 반도체 장치가 사이에 삽입된 땜납볼(41)을 갖는 회로기판(미도시) 상에 실장된 후에, 기둥상전극(61)은 실리콘 기판(24)과 회로 기판 사이의 열팽창계수의 차이로부터 유도된 내적응력을 다소 완화하도록 한다는 것이다.
또한, 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 적용할 때, 접착층(22)은 베이스판(21)의 완전한 표면상에 형성되지 않고, 반도체 칩(23)의 각각은 반도체 칩(23)이 실장되는 부분위에 선택적으로 형성된 접착층(22)에 부착된다. 또한 제 1 내지 제 3 절연막(31, 35, 39), 제 1 및 제 2 하지금속층(33, 37),제 1 및 제 2 재배선(34, 38), 기둥상전극(61)과 땜납볼(41)은 복수의 반도체 칩을 위하여 일체적으로 형성되고, 이어서 복수의 반도체 장치를 얻기 위하여 적당하게 베이스판(21)을 분리한다. 자연히, 본 발명의 제 2 실시예에 따른 특정 제조방법은 반도체 장치의 제조 과정을 단순화하는 것을 허용한다. 복수의 반도체 칩(23)은 베이스판(21)과 함께 전달되기 때문에, 반도체 장치의 제조 과정이 더 단순화될 수 있다는 것이 인지되어야 한다. 더욱이, 베이스판(21)의 외부 크기가 일정하게 제작된다면, 전달 시스템은 제조되는 반도체 장치의 외부 크기와 관계없이 일반적으로 활용될 수 있다.
본 발명의 제 2 실시예에 따른 제조방법을 변형하여 도 10에 도시된 최하부 베이스판(55)과 최하부 베이스판(55)의 상면에 형성된 접착층(56)을 포함하는 기판 구조가 준비되도록 할 수 있다. 이러한 경우에, 땜납볼(41)의 형성 후, 3개의 절연막(39, 35, 31), 접착층(22), 베이스판(21)과 접착층(56)을 포함하는 적층구조가 각각 결과적인 반도체 장치로 분리되도록 절단되고, 접착층(56) 상에 존재하는 개개의 반도체 장치는 차례로 픽업된다.
(제 3 실시예)
접착층(22)이 반도체 칩(23)의 실리콘 기판(24)의 단지 하면상에 형성되고, 접착층(22)이 도 3에 도시된 제조 단계의 베이스판(21)의 상면상의 소정의 위치에 결합된 곳에서, 도 19에 도시된 본 발명의 제 3 실시예에 따른 반도체 장치를 얻는 것이 가능하다. 반도체 칩(23)의 실리콘 기판(24)의 하면상에 접착층(22)을 형성하기 위하여, 그 상부에 형성된 연결패드(25)와 절연막(26)을 구비하는 실리콘 웨이퍼의 후면에 접착층(22)을 고정시키는 것이 효율적이고, 이어서 후면에 형성된 접착층(22)을 갖는 반도체 칩(23)을 얻기 위하여 실리콘 웨이퍼를 다이싱한다. 선택적으로, 예를 들어, 반도체 칩(23)이 실장되는 베이스판(21)의 영역상에 디스펜서를 사용함에 의하여 다이코팅 물질을 떨어뜨리는 것이 가능하고, 이어서 반도체 칩(23)을 다이코팅 물질상에 실장하고 연속적으로 압력하에 열을 가함에 의하여 반도체 칩(23)을 베이스판(21)에 고정시킨다.
(제 4 실시예)
도 12에 도시된 제 2 실시예내에서, 접착층(22)이 반도체 칩(23)의 단독의 실리콘 기판(24)의 하면상에 형성되고 접착층(22)이 상기한 본 발명의 제 3 실시예에 따른 베이스판(21)의 상면상의 소정의 위치에 결합된 곳에서, 도 20에 도시된 본 발명의 제 4 실시예에 따른 반도체 장치를 얻는 것이 가능하다.
본 발명의 제 3 실시예와 제 4 실시예의 각각에 따른 반도체 장치에서, 반도체 칩(23)의 실리콘 기판(24)의 하면은 사이에 삽입된 접착층(22)을 갖는 베이스판(21)의 상면에 결합된다. 덧붙여, 실리콘 기판(24)의 측면, 기타 등등은 사이에 삽입된 제 1 절연막(31)을 갖는 베이스판(21)의 상면에 결합된다. 제 1 절연막(31)과 베이스판(21) 사이의 결합 강도의 관점에서 제 1 절연막(31)의 물질을 선택하는 것이 가능하고, 제 1 절연막(31)과 접착층(22) 사이의 접착도를 고려하는 것은 불필요하다.
(제 5 실시예)
도 21은 본 발명의 제 5 실시예에 따른 반도체 장치의 횡단면이다. 도 21에도시된 반도체 장치는 베이스판(21)과 접착층(22)을 포함하지 않는다는 점에서 도 2에 도시된 반도체 장치와 다르다.
본 발명의 제 5 실시예에 따른 반도체 장치의 제조에서, 베이스판(21)은 자외선 투과성의 투과 수지판 또는 유리판으로 구성될 필요가 있고 접착층(22)은 도 8에 도시된 상태하의 자외선 경화유형의 접착테잎으로 구성될 필요가 있다. 또한, 3개의 절연층(39, 35, 31)과 접착층(22)을 포함하는 적층구조는, 도 22에 도시된 바와 같이, 인접 반도체 칩(23) 사이의 영역에서 절단되고 베이스판(21)은 절단되지 않는다.
다음 단계에서, 베이스판(21)은 접착층(22)을 경화하기 위하여 베이스판(21)의 하면 아래로부터 방출되는 자외선으로 조사된다. 결과적으로, 반도체 칩(23)의 실리콘 기판(24)에 접착층(22)의 접착력과 실리콘 기판(24) 주위의 제 1 절연막(31)의 하면에 접착력은 약해진다. 만약 접착층(22)상에 존재하는 개개의 반도체 장치가 차례로 픽업된다면, 도 21에 도시된 바와 같이 각각 구성된 복수의 반도체 장치를 얻는 것이 가능하다.
취득된 반도체 장치는 베이스판(21)과 접착층(22)을 포함하지 않고, 그리하여, 반도체 장치의 두께가 감소될 수 있다. 또한, 접착층(22)상에 존재하는 개개의 반도체 장치는 서로 분리되지 않는다. 그러므로, 반도체 장치를 위에 배치시키기 위하여 특정적으로 사용되는 트레이를 사용하지 않고 회로기판(미도시)에 실장할 때 반도체 장치를 차례로 픽업하는 것이 가능하다. 또한, 만약 베이스판(21)의 상면상에 남아있고 낮아진 접착력을 갖는 접착층(22)이 베이스판(21)으로부터 박리된다면, 베이스판(21)을 다시 활용하는 것이 가능하다.
(제 6 실시예)
도 12에 도시된 바와 같이 기둥상전극(61)을 포함하는 반도체 장치를 제조할 때, 도 23에 도시된 본 발명의 제 6 실시예내에서 베이스판(21)과 접착층(22)을 포함하지 않는 반도체 장치를 얻는 것이 가능하다.
(제 7 실시예)
도 9에 도시된 실시예에서, 3개의 절연막, 등등을 포함하는 적층구조는 2개의 인접한 반도체 칩(23) 사이의 영역내에서 절단된다. 그러나, 도 24에 도시된 본 발명의 제 7 실시예에 따른 다중칩 모듈형 반도체 장치를 얻기 위하여 둘 이상의 반도체 칩(23)을 포함하는 큰 칩을 얻는 방법으로 상기 언급된 적층구조를 절단하는 것이 또한 가능하다. 제 7 실시예에서, 도면에 도시된 2개의 반도체 칩(23)은 서로 분리되지 않고, 기판은 절단되어 절단 부분이 적어도 2개의 집적 반도체 칩(23)을 포함한다. 반도체 장치 각각에서, 인접한 반도체 칩(23) 사이에 위치되는 제 2 하지금속층(37)과 제 2 재배선층(38)은 2개의 반도체 칩(23)을 전기적으로 연결하도록 형성된다. 도 24에 도시된 제 7 실시예에서, 2개의 땜납볼(41)은 제 2 재배선층(38)상에 형성된다. 그러나, 전기적 기능이라는 점에서 단일의 땜납볼(41)을 사용하는 것이 가능하다. 주지되어야 할 것은 소위 "다중칩 모듈"을 얻는 것이 가능하고, 절단에 의하여 서로 분리되는 반도체 장치 각각은 복수의 반도체 칩(23)을 포함하는 것이 허용된다. 이는 또한 상기한 실시예의 어떤 것에 관한 케이스이다.
(제 8 실시예)
도 24에 도시된 실시예에서, 반도체 장치는 서로 분리되어 분리된 반도체 장치 각각이 둘 또는 그 이상의 반도체 칩(23)을 세트로서 포함한다. 선택적으로, 도 25에 도시된 본 발명의 제 8 실시예에서처럼, 예를 들어, 캐패시터, 인덕터, 저항을 포함하는 칩부(71)는 분리된 반도체 장치 각각내에 둘 또는 그 이상의 반도체 칩(23)에 부가하여 베이스판(21)상에 배열되는 것이 가능하다. 이러한 경우에, 칩부(71)에 연결된 제 1 배선(34a)중 하나는 반도체 칩(23)중 하나에 연결되는 제 1 재배선(34)에 직접적으로 연결되고, 다른 제 1 재배선(34a)은 다른 반도체 칩(23)에 연결되는 제 2 재배선(38)을 경유하여 제 1 재배선(34)에 연결된다.
도 24에 도시된 제 7 실시예와 도 25에 도시된 제 8 실시예의 각각에서, 반도체 칩(23)과 칩부(71)의 각각이 서로 모양과 두께가 다를지라도, 제 1 내지 제 3 절연막(31, 35, 39), 제 1 및 제 2 재배선(34, 38)과 땜납볼(41)을 일체적으로 형성하는 것이 가능하고, 이어서 복수의 반도체 장치를 동시에 얻기 위하여 반도체 기판을 분리한다. 이는 반도체 장치의 제조 과정을 단순화하는 것을 가능하게 한다.
(실시예의 변형)
본 발명의 반도체 장치내에서, 재배선층의 수는 상기한 실시예 각각에서처럼 2개로 국한되지 않는다. 본 발명의 반도체 장치는 단일 재배선층 또는 3개 또는 그이상의 재배선층을 포함하는 것이 가능하다. 반도체 장치가 단일 재배선층을 포함하는 곳에서, 재배선의 패드부의 적어도 일부는 실리콘 기판의 주변내에 절연막상에 배열된다. 반면에, 반도체 장치가 3개 또는 그 이상의 재배선층을 포함하는 곳에서, 인접 재배선층 사이에 기둥상전극을 배열하는 것이 바람직하다. 또한, 재배선층의 수에 불구하고 절연막을 갖는 기둥상전극의 상면을 제외하고 최상위층을 덮고, 기둥상전극상에 땜납볼을 형성하기 위하여 최상위 재배선층의 패드부상에 기둥상전극을 배열하는 것이 바람직하다.
상기한 실시예 각각에서, 반도체 장치의 결합 표면, 즉, 땜납볼(41)이 형성된 표면은 반도체 칩의 상면에 의하여 제공된다. 그러나, 반도체 장치의 결합 표면이 반도체 칩의 하면에 의하여 제공되거나 반도체 칩의 상하부 양면에 의하여 제공되는 것이 가능하다. 특정 반도체 장치의 몇몇 실시예가 이제 기술될 것이다.
(제 9 실시예)
도 26 내지 도 28은 본 발명의 제 9 실시예에 따른 반도체 장치를 일체적으로 나타내고, 도 26은 반도체 장치의 평면도이고, 도 27은 도 26에 도시된 반도체 장치의 후면상의 배선상태를 나타내는 도 26에 도시된 ⅩⅩⅦ - ⅩⅩⅦ선을 따른 횡단면도이고, 도 28은 도 26에 도시된 반도체 장치의 전면상의 배선상태를 나타내는 도 26에 도시된 ⅩⅩⅧ - ⅩⅩⅧ선을 따른 횡단면도이다. 도면에 도시된 바와 같이, 본 발명의 제 9 실시예에 따른 반도체 장치는, 예를 들어, LSI를 형성하는 반도체 칩(23)을 포함한다. 반도체 칩(23)은 구성되어 복수의 연결패드(25)가, 예를 들어, 실리콘 기판(24)의 상면상에 형성되고, 산화 실리콘과 같은 비유기 물질로 만들어진 절연막(26)이 연결패드(25)의 중심부를 제외한 실리콘 기판(24)의 상면상에 형성되며, 연결패드(25)의 중심부는 절연막(26)내에 형성된 개구부(27)를 통하여 외부로 노출된다.
폴리이미드-기반 수지, 에폭시-기반 수지 또는 PBO(benzoxazole)-기반 수지와 같은 유기 물질로 구성된 제 1 절연막(31)은 반도체 칩(23)의 상면상과 그것의 주변에 형성된다. 제 1 절연막(31)은 평평한 상면을 갖고, 제 1 절연막(31)의 하면은 실리콘 기판(24)의 하면과 같은 높이로 평평하다. 이러한 경우, 개구부(32)는 절연막(26)의 개구부(27)에 대응하는 제 1 절연막(31)의 부분내에 형성된다. 또한, 관통홀(28)은 반도체 칩(23)의 주위에 복수의 제 1 절연막의 소정부내에 형성된다.
도 26 및 도 28에 도시된 바와 같이, 제 1 하지금속층(33)은 반도체 칩(23)의 한쌍의 상호 대응면 상에 배열된 연결패드(25)의 상면으로부터 확장되도록 형성되고 제 1 절연막(31)의 상면상에 소정의 위치에 이르는 개구부(27, 32)를 통하여 외부에 노출된다. 제 1 재배선(34)은 제 1 하지금속층(33)의 상면상에 형성된다. 또한, 기둥상전극(61)은 제 1 재배선(34)의 패드부상에 형성된다. 나아가, 땜납볼(41)은 기둥상전극(61)의 상면상에 형성된다.
또한, 도 26 및 도 27에 도시된 바와 같이, 상면으로부터 제 1 절연막(31)의 하면으로 확장되는 복수의 관통홀(28)은 한쌍의 상호 대향하는 반도체 칩(23)의 다른 측면상에 형성된 제 1 절연막(31)내에 형성된다. 나아가, 제 4 하지금속층(133)은 제 1 절연막(31)의 상면과 내부벽면 및 관통홀(28)의 바닥면에 이르는 개구부(27, 32)를 통하여 외부에 노출되는 연결패드(25)의 상면으로부터 확장되어 형성된다. 이러한 경우에, 관통홀(28)의 내부 바닥부내에 형성된 제 4 하지금속층(133)의 하면은 제 1 절연막(31)의 하면과 동일 평면이다. 또한, 제 4 재배선(134)은 제 4 하지금속층(133)의 상면상에 형성된다.
관통홀(28)내에 배열된 제 4 하지금속층(133)과 제 4 재배선(134)은 외부 회로에 연결된 연결 단자부의 기능을 수행하는 전극(161)을 일체적으로 형성한다는 것이 주지되어야 한다. 제 1 절연막(31)상에 위치된 제 4 재배선(134)의 부분이 연결 기능을 수행하는 배선부를 구성한다. 나아가, 땜납볼(141)은 관통홀(28)의 내부 바닥부내에 형성된 제 4 하지금속층(133)의 하면상, 즉, 전극(161)의 하면상에 형성된다.
도 27 및 도 28에 도시된 바와 같이, 폴리이미드-기반 수지, 에폭시-기반 수지 또는 PBO-기반 수지와 같은 유기 물질로 만들어진 제 2 절연막(35)은 제 1 재배선(34)과 제 4 재배선(134)을 포함하고 기둥상전극(61)을 배제하는 제 1 절연막(31)의 상면상에 형성된다. 제 2 절연막(35)은 형성되어 제 2 절연막(35)의 상면이 기둥상전극(61)의 상면에 동일 평면에 형성된다.
상기한 바와 같이, 본 발명의 제 9 실시예에 따른 반도체 장치내에서, 기둥상전극(61)과 기둥상전극(61)에 연결된 땜납볼(41)은 상부측상에 형성되고, 전극(161)과 전극(161)에 연결되는 땜납볼(141)은 하부측에 형성된다. 반도체의 일측상의 땜납볼(41)을 회로 기판 또는 과거의 다른 전자 장치에 결합시키는 것이 가능하고 다른 회로 기판 또는 과거의 전자 장치의 타측상에 땜납볼(141)을 결합시키는 것이 가능하다. 결과적으로, 과거에 요구된 연결기는 제조 효율과 제조 비용의 측면에서 본 발명을 바람직하게 만들기 위하여 불필요하게 된다. 덧붙여, 본 발명은 실장 밀도를 향상시키는 것을 가능하게 한다. 상기한 제 9 실시예내에서, 또한 인지되어야 할 것은 상부 및 하부측상에 땜납볼(41, 141)은 인접 땜납볼(41) 사이의 피치 및 인접 땜납볼(141) 사이의 피치를 증가시키기 위하여 반도체 칩(23)의 외경부내에 배열된다. 반도체 칩(23)의 연결패드(25)의 피치가 작은 경우 조차도 연결부 사이의 단선을 방지하는 것이 가능하다. 상기한 제 9 실시예에서, 반도체 장치의 상면상에 형성된 땜납볼(41)은 반도체 칩(23)의 외부주변을 따라서 단일 열을 형성하도록 배열된다. 그러나, 땜납볼(41)과 땜납볼(141)의 각각이 복수의 열을 형성하도록 배열하는 것이 또한 가능하다. 또한, 반도체 장치의 상측과 하측에 형성된 땜납볼(41)과 땜납볼(141) 각각은 반도체 칩(23)의 외주부내에 배열되는 것 뿐 아니라 반도체 칩(23)에 대응하는 영역상에도 배열되는 것이 가능하다. 예를 들어, 이러한 땜납볼(41)과 땜납볼(141)은 매트릭스를 형성하도록 배열될 수 있다.
도 26, 도 27, 및 도 28에 도시된 실시예에서, 반도체 칩(23)의 상부측과 하부측에 각각 형성된 땜납볼(41)과 다른 땜납볼(141)을 포함한다. 그러나, 실질적 결합은 일반적으로 단일측을 위하여 수행되고, 그리하여, 다른측에 배열된 땜납볼이 결합 작용을 방해할 수 있다. 그러한 경우에, 한쪽측에만 땜납볼을 형성하고, 상기 한쪽측상에 결합이 완성된 후, 추가적인 결합 작용의 수행을 위하여 다른측상의 추가적인 땜납볼을 형성하는 것이 바람직하다.
본 발명의 제 9 실시예에 따른 반도체 장치의 제조를 위한 방법의 실시예는 이제 기술될 것이다. 제 1 단계에서, 도 29에 도시된 바와 같이, 예를 들어, 자외선을 투과하는 유리판, 투과 금속판, 또는 투과 수지판으로 구성된 베이스판(21)과 베이스판(21)의 상면상에 형성된 접착층(22)을 포함하고 자외선의 조사에 의하여 낮춰진 접착력을 갖는 기판 구조가 준비된다. 그 후, 반도체 칩(23)을 구성하는 실리콘 기판(24)의 하면은 접착층(22)의 상면상에 복수의 소정의 위치에 결합된다. 덧붙여, 반도체 장치의 제조방법의 다음의 기술과 연관된 도면에서, 중심 반도체 칩(23)의 영역은 도 26에 도시된 ⅩⅩⅦ - ⅩⅩⅦ선을 따른 단면에 대응하고, 양쪽측상의 반도체 칩(23)의 영역은 도 26에 도시된 ⅩⅩⅧ - ⅩⅩⅧ선을 따른 단면에 대응한다.
다음 단계에서, 복수의 반도체 칩(23)을 포함하는 접착층(22)의 상면은, 예를 들어, 폴리이미드-기반 수지, 에폭시-기반 수지 또는 PBO-기반 수지와 같은 유기 물질로 만들어진 제 1 절연막으로, 도 30에 도시된 바와 같이, 스핀코팅 방법 또는 스크린프린팅 방법에 의하여 코팅되고, 이어서 제 1 절연막(31)을 건조시키고 연속적으로 포토레지스트로 제 1 절연막(31)을 코팅한다. 나아가, 도 30에 도시된 바와 같이, 제 1 절연막(31)은 포토리소그래피 방법에 의하여 코팅된 포토레지스트와 함께 패턴화된다. 제 1 절연막(31)은 평평한 표면을 갖고 패턴화되어 개구부(32)가 반도체 칩(23)의 개구부(27)에 대응하는 제 1 절연막(31)의 부분내에 형성되고, 관통홀(28)이 중심 반도체 칩(23) 주위에 제 1 절연막(31)의 복수의 소정의 부분내에 형성된다. 제 1 절연막(31)의 패턴화 후, 포토레지스트가 박리된다.
다음 단계에서, 도 31에 도시된 바와 같이, 하지금속층(33)(하지금속층(133)을 포함)은 관통홀(28) 내와 개구부(27, 32)를 통하여 외부에 노출된 연결패드(25)의 상면을 포함하는 제 1 절연막(31)의 상면상에 형성된다.
하지금속층(33)(하지금속층(133)을 포함)은 스퍼터링 방법에 의하여 단독으로 형성된 구리층으로 구성되거나 스퍼터링 방법에 의하여 형성된 티타늄층과 같은박막층과 스퍼터링 방법에 의하여 박막층상에 형성된 구리층을 포함하는 적층구조로 구성될 수 있다.
다음 단계에서, 도금저항막(51)은 하지금속층(33)(하지금속층(133)을 포함)의 상면상에 형성되고, 이어서 도금저항막(51)을 패턴화한다. 이러한 경우, 개구부(52)는 재배선층(34, 134)을 형성하기 위한 영역에 대응하는 도금저항막(51)의 부분 내에 형성된다. 그 후, 제 1 및 제 4 재배선(34, 134)은 도금전류 통로로서 사용되는 하지금속층(33)(하지금속층(133)을 포함)을 갖는 구리의 전기도금에 의하여 도금저항막(51)의 개구부(52) 내에서 하지금속층(33)(하지금속층(133)을 포함)의 상면상에 형성된다. 이러한 전기도금에 의하여, 하지금속층(133)과 제 4 재배선(134)에 의하여 구성된 전극(161)은 관통홀(28) 내에 형성된다. 그 후, 도금저항막(51)은 박리된다.
다음 단계에서, 도 32에 도시된 바와 같이, 도금저항막(62)은 제 1 및 제 2 재배선(34, 134)을 포함하는 하지금속층(33)의 상면상에 형성된다. 이러한 경우, 제 1 재배선(34)의 패드부에 대응하는 도금저항막(62)의 해당부분내에 개구부(63)가 형성된다. 그러면, 예를 들어, 도금전류의 경로로 사용되는 하지금속층(33)(하지금속층(133)을 포함)을 갖는 구리의 전기도금에 의해 도금저항막(36)의 개구부(37)내에서 기둥상전극(61)이 제 1 재배선(34)의 패드부의 상면상에 약 100 내지 150㎛의 높이로 형성된다. 전기도금단계후, 도금저항막(62)이 박리된다.
다음 단계에서, 마스크로 사용되는 제 1 및 제 4 재배선(34, 134)에 의한 에칭으로 하지금속층(33)의 원하지 않는 부분이 제거된다. 이 경우에서, 마스크로 사용되는 제 1 및 제 4 재배선(34, 134)도 동시에 에칭된다. 그러나, 제 1 및 제 4 재배선(34, 134)은 하지금속층(33) 보다 현저하게 두껍기 때문에, 하지금속층(33)의 에칭이 완료되었을 때 에칭처리를 바로 멈춘다면 제 1 및 제 4 재배선(34, 134)만이 제거되지 않은 채로 남는다. 이것은 도 33에 도시된 바와 같이, 제 1 및 제 4 재배선(34, 134) 아래에 제 1 및 제 4 하지금속층(33, 133)만이 각각 제거되지 않고 남아 있게 된다. 관통홀(28)내에 함께 형성된 제 4 하지금속층(133) 및 제 4 재배선(134)은 전극(161)을 형성한다. 전극(161)의 높이에 관한 실시예를 고려하면, 전극(161)의 높이는 기본적으로 반도체 칩(23)의 두께와 상기 반도체 칩(23)상에 위치한 제 1 절연막(31)의 두께의 합과 같다. 반도체 칩(23)의 두께는 약 20 내지 70㎛이고, 반도체 칩(23)상에 놓인 제 1 절연층(31)의 해당부분에서의 두께는 약 10㎛이다. 이것은 전극의 높이가 약 30 내지 80㎛가 되도록 하고, 이는 100 내지 150㎛인 기둥상전극(61)의 높이보다 더 작다. 그러나 전극(161)의 높이와 기둥상전극(61)의 높이와 상관관계는 앞서 주어진 실시예에 국한되지 않는다.
다음 단계에서, 폴리이미드-기반 수지, 에폭시-기판 수지 또는 PBO-기반 수지와 같은 유기물질로 만들어진 제 2 절연막(35)은 제 2 절연막(35)의 두께가 기둥상전극(61)의 높이보다 어느 정도 이상 더 크도록 하기 위하여 예를 들어 디스펜서 방법, 프린팅방법 또는 트랜스퍼 성형방법에 의하여 기둥상전극(61)과 제 1 및 제 4 재배선(34, 134)을 포함하는 제 1 절연막(31)의 상면에 형성되어 있다. 앞서 설명한 상태하에서, 기둥상전극(61)의 상면은 제 2 절연막(35)으로 덮히게 된다. 그런 다음, 제 2 절연막(35)의 상면은 도 35에 도시된 바와 같이, 기둥상전극(61)의상면이 노출되도록 적절히 연마된다. 더욱이, 땜납볼(41)이 도 36에 도시된 바와 같이, 기둥상전극(61)의 상면에 형성된다. 땜납볼(41)은 땜납볼(41)이 기둥상전극(61)상에 배치되도록 하기 위하여 예를 들어, 흡입장치를 사용하여 땜납볼(41)을 흡입하고, 그 다음 땜납볼(41)이 재유동하도록 허용함으로써 형성될 수 있다. 예를 들어, 프린팅방법후에 재유동을 이용하여 땜납볼(41)을 성형함으로서 땜납층으로 덮힌 기둥상전극(61)의 상면을 갖도록 하는 것도 가능하다.
다음 단계에서, 접착층(22)의 접착력을 낮추기 위하여 베이스판(21)은 베이스판(21)의 아래에서 발광되는 자외선광으로 비춰진다. 이러한 조건하에서, 베이스판(21)과 접착층(22)은 도37에 도시된 바와 같이 박리된다. 이 상태에서, 제 1 절연막(31)의 하면과 전극(161)의 하면은 실리콘 기판(24)의 하면과 같은 높이로 평평해진다. 이 단계에서 접착제 또는 이물질이 전극(161)의 하면에 묻어 있다면, 접착제 또는 이물질은 예를 들어 플라즈마 에칭과 같은 수단에 의해 전극(161)의 하면으로부터 제거된다.
다음 단계에서, 땜납볼(141)은 도 38에 도시된 바와 같이, 전극(161)의 하면에 형성된다. 그 다음, 도 39에 도시된 바와 같이, 제 1 절연막(31)과 제 2 절연막(35)에 의해 구성된 적층구조가 인접한 반도체 칩(23) 사이의 영역에서 절삭된다면, 얻어지는 것은 각각이 도 26, 27 및 28에 도시된 바와 같이 구성된 복수의 반도체 장치들이다.
(제 10 실시예)
앞서 설명한 제 9 실시예에서, 접착층(22)은 도 36에 도시된 바와 같이 베이스판(21)의 상면 전체에 형성된다. 선별적으로, 도 40에 도시된 바와 같이 본 발명의 제 10 실시예로서, 실리콘 기판(24)이 베이스판(21)에 결합되어지도록 하기 위해 반도체 칩(23)의 실리콘 기판(24)의 하면상에만 접착층(22)을 형성하는 것도 가능하다. 그러나, 이러한 경우에, 베이스판(21)과 접착층(22)이 박리된다면, 제 1 절연막(31)의 하면과 전극(161)의 하면은 실리콘 기판(24)의 하면으로부터 아래로 돌출되는 원인이 된다. 이와 같은 상황에서, 필요하다면, 반도체 칩을 회로 기판에 설치하는 단계에서 연마에 의해 돌출된 부분을 적절히 제거하는 것이 가능하다. 다른 방안으로는, 접착층(22)을 대신하여 실리콘 기판(24)으로부터 박리되도록 하기 위하여 예를 들어, 내뻗혀진 다이싱 테잎을 사용하는 것도 가능하다.
(제 11 실시예)
또한, 앞서 설명한 제 9 실시예에서, 기둥상전극(61)은 제 1 재배선(34)의 패드부상에 형성되고, 전극(161)은 제 4 재배선(134)의 패드부 아래에 형성된다. 그러나, 도 41에 도시된 바와 같이 본 발명의 제 11 실시예로서, 기둥상전극(61)을 제 4 재배선(134)의 패드부상에 형성하는 것도 가능하다. 다시 말해, 본 발명의 제 11 실시예에서, 전극(161)과 기둥상전극(61)은 반대방향에서 대면하는 방식으로 같은 위치에 형성된다. 또한, 땜납볼(141)은 전극(161)상에 형성되고 땜납볼(41)은 기둥상전극(61)상에 형성된다.
(제 12 실시예)
본 발명의 제 12 실시예에서, 도 42에 도시된 바와 같이, 땜납볼(141)은 반도체 장치의 일면 즉 전극(161)상에만 형성되고, 도 41에 도시된 땜납볼(41)은 기둥상전극(61)상에 형성되지 않는다. 이러한 경우에, 전극(161)의 하면상에 땜납볼(141)을 형성하지 않고 기둥상전극(61)상에만 땜납볼(41)(미도시)을 형성하는 것도 가능하다.
도 41 및 도 42에 도시된 구조의 수정으로서, 모든 재배선상에 전극(161) 또는 기둥상전극(61)을 형성하는 대신에 도 28에 도시된 것과 같은 기둥상전극(61)을 제 1 재배선(34)의 일부상에만 형성하는 것도 가능하고, 또는 도 27에 도시된 전극(161)을 제 4 재배선(134)의 일부에만 형성하는 것도 가능하다.
도 43은 회로기판(111)상에 복수의 반도체 장치, 즉 3개의 반도체 장치(101, 102, 103)가 설치된 경우를 예시하는 단면도이다. 이러한 예시에서, 제 1 반도체 장치(101)가 회로기판(111)과 결합되도록 하기 위하여 제 1 반도체 장치(101)의 땜납볼(141)은 회로기판(111)의 연결단자(112)와 결합된다. 또한, 제 2 반도체 장치(102)가 제 1 반도체 장치(101)상에 직접 설치되도록 하기 위하여 제 2 반도체 장치(102)의 땜납볼(141)은 제 1 반도체 장치(101)의 기둥상전극(61)에 결합된다. 더욱이, 제 3 반도체 장치(103)가 제 2 반도체 장치(102)상에 설치되도록 하기 위하여 제 3 반도체 장치(103)의 땜납볼(141)은 제 2 반도체 장치(102)의 기둥상전극(61)에 결합된다.
이 경우, 최상위 반도체 장치는, 즉 제 3 반도체 장치(103)는 일예로서 도 27에 도시된 바와 같이, 제 4 재배선(134) 및 기둥상전극(161)만을 포함하고, 제 1 재배선(34)과 기둥상전극(61)을 포함하지 않는다. 말하자면, 4개 또는 그 이상의 반도체 장치가 회로기판(111)상에서 다른 것의 위에 적층되는 곳에서는, 제 1 반도체 장치(101) 또는 제 2 반도체 장치(102)와 유사한 반도체 장치를 제 3 반도체 장치(103)로서 사용하는 것으로 충분하다.
또한, 각각의 제 1 및 제 2 반도체 장치(101, 102)는 제 3 반도체 장치(103)에 대하여 중계단자의 기능만을 배타적으로 수행하는 복수의 돌출된 전극들을 포함한다. 보다 상세하게는, 도 43의 좌측에 도시된 전극(261)과 기둥상전극(61)은 플로팅(floating) 상태하에서 하지금속층(233)과 중계 패드부(234)를 통해 상호 연결되어 있고, 이는 반도체 장치내에 수용되는 반도체 칩(23)의 연결패드(25)중 어느 것과도 연결되지 않는다. 이러한 경우, 선택신호 또는 리셋신호와 같은 제 3 반도체 장치(103)의 제어신호는 도 43의 좌측에 도시된 바와 같이 중계단자의 기능을 수행하는 전극(261)과 연결된 회로기판(111)의 연결단자(112)로 인가된다.
도 44는 반도체 장치의 또 다른 실시예를 도시한다. 도면의 좌측에 있는 회로기판(111)의 연결단자(112)가 GND단자로 구성되는 곳에서, 각 제 1 및 제 2 반도체 장치(101, 102)의 좌측상에 있는 제 1 재배선(134)의 패드부상에 기둥상전극(61)을 형성하는 것이 가능하다. 그러나, 이러한 경우, 제 3 반도체 장치(103)는 예를 들어 도 28에 도시된 바와 같이 제 1 재배선(34)과 기둥상전극(61)만을 포함하고, 제 4 재배선(134)과 전극(161)을 포함하지 않는다. 또한, 제 2 반도체 장치(102)의 기둥상전극(61)을 제 3 반도체 장치(103)의 기둥상전극(61)에 연결시키기 위한 땜납볼(41)은 제 2 반도체 장치(102)의 기둥상전극(61) 상면 또는 제 3 반도체 장치(103)의 기둥상전극(61)의 하면상에 미리 형성되어진다.
더욱이, 도 44에서 전극(161)의 각 하면 및 기둥상전극(61)의 상면상에 땜납볼(141)을 미리 형성하는 것도 권장할만 하다. 이러한 경우, 반도체 장치의 설치 모두에 따라 회로기판(111)의 연결단자(112)에 결합된 땜납볼(141)의 높이를 조금 증가시키고 제 2 반도체 장치(102)의 전극(161)에 결합된 땜납볼(141)의 높이를 조금 줄이는 것이 가능하다.
말하자면, 도 26, 27 및 28에서, 전극(161)은 반도체 칩(23)의 대향측이 상호 쌍을 이뤄 배열되고, 기둥상전극(61)은 반도체 칩(23)의 대향측이 상호 또 다른 쌍을 이뤄 배열된다. 대안으로서, 각각의 전극(161)과 기둥상전극(61)을 반도체 칩(23)의 인접한 측면상에 또는 반도체 칩(23)의 모든 측면상에 배치하는 것도 가능하다. 또한, 전자장치에 반도체 장치를 쉽게 설치하도록 반도체 장치를 직사각형으로 만들기 위하여, 전극(161)과 기둥상전극(61)을 반도체 칩의 한 쌍의 상호 대향측상에만 배열하는 것도 가능하다. 더욱이, 결합단계에서 각 돌출된 전극들에 균일한 하중을 가하도록 만들기 위하여 각 반도체 장치내에 수용되는 반도체 칩의 연결패드중 어느 것에도 연결되지 않은 더미 전극 또는 다른 기둥상전극과 공통적으로 연결패드에 연결된 더미 전극을 형성하는 것이 가능하다. 더더욱, 각 반도체 장치내에 수용된 반도체 칩에서, 전극(161)의 바닥면은 외부로 노출되고, 땜납볼(141)은 전극(161)의 노출된 바닥면과 결합한다. 대안으로서, 반도체 칩의 바닥면을 절연막(밀봉 재료)으로 덮어서 전극(161)에 대응되는 절연막의 해당 영역에 관통홀을 형성하는 것도 가능하다. 이러한 경우에, 필요하다면 땜납볼(141)의 결합을 위해 관통홀을 정의하는 벽에 도금을 적용하는 것도 가능하다. 따라서, 첨부된 도면과 그들의 균등물에 의해 일반적인 발명 개념의 요지나 범위로부터 벗어남이 없이 다양한 수정이 이루어질 수 있다.
앞서 설명한 바와 같이, 본 발명은 상면상에 형성된 연결패드를 갖는 적어도 하나의 반도체 칩, 상기 반도체 칩의 일표면과 원주 표면을 덮도록 형성된 적어도 하나의 단일층 구조인 절연막, 및 상기 반도체 칩의 연결패드와 연결되도록 하기 위하여 상기 절연막의 상면상에 형성된 재배선을 갖는 반도체 장치를 제공한다. 재배선의 적어도 일부분이 반도체 칩의 둘레로 절연막의 영역내에 배열된 패드부를 갖기 때문에, 종래 기술에서 필요로 했던 결합단계를 채택할 필요가 없다. 그 결과, 하자 연결의 발생을 제거하기 위하여 반도체 칩은 실패없이 재배선에 연결될 수 있다. 또한, 절연막과 재배선이 복수의 반도체 칩에 대하여 또는 복수의 반도체 칩의 셋트에 대하여 일체적으로 형성될 수 있기 때문에, 제조공정이 단순화될 수 있다.
추가적인 장점들과 수정들이 당업자에게 기꺼이 일어날 것이다. 따라서, 더 넓은 관점에서의 발명은 이하에서 설명되고 도시된 특정한 설명과 개시된 실시예에 한정되지 않는다. 따라서, 다양한 수정들이 첨부된 청구범위와 그들의 균등물에 의해 정의되는 일반적인 발명 개념의 요지 또는 범위를 벗어남이 없이 이루어질 것이다.

Claims (48)

  1. 상면상에 형성된 복수의 연결패드(25)를 갖는 적어도 하나의 반도체 칩(23);
    상기 반도체 칩(23)의 상면과 주변면을 덮도록 형성된 적어도 하나의 층인 절연막(31, 35, 39); 및
    상기 반도체 칩(23)의 연결패드(25)와 전기적으로 연결되는 방식으로 상기 절연막(31, 35, 39)의 상면상에 형성된 재배선(38, 134);을 포함하고,
    적어도 일부의 상기 재배선(38, 134) 각각은 반도체 칩(23)의 밖에서 상기 절연막(31, 35, 39) 영역에 배열된 패드부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 복수의 반도체 칩(23)이 구비되고, 상기 절연막(31, 35, 39)의 일부는 인접한 반도체 칩(23)의 사이에 위치하는 반도체 장치.
  3. 제 2 항에 있어서, 복수의 반도체 칩이 상호 동일한 반도체 장치.
  4. 제 2 항에 있어서, 복수의 반도체 칩은 상호 상이한 반도체 장치.
  5. 제 1 항에 있어서, 상기 반도체 칩(23)이 배열된 평면과 동일한 평면상에 배열된 칩부(71)를 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 반도체 칩(23) 둘레의 절연막(31) 일부의 하면은 반도체 칩(23)의 하면과 동일한 평면상에 배열되는 반도체 장치.
  7. 제 1 항에 있어서, 베이스판(21)을 더 포함하고, 반도체 칩(23)과 상기 반도체 칩(23) 둘레의 절연막(31) 일부는 상기 베이스판(21)상에 배열된 반도체 장치.
  8. 제 7 항에 있어서, 상기 반도체 칩(23)과 베이스판(21) 사이에 형성된 접착층(22)을 포함하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 절연막(31, 35, 39)은 복수의 층을 포함하고, 이는 상기 반도체 칩(23)의 연결패드(25)를 상기 재배선(38)과 연결하기 위한 재배선(34)을 포함하고, 그리고 이는 상기 절연막의 인접한 층 사이에 형성된 반도체 장치.
  10. 제 9 항에 있어서, 복수층의 절연막(31, 35, 39)중에서 절연막(35)의 적어도 한 층내에 형성된 최하부 절연막(31)에 형성된 재배선(34)에 연결된 기둥상전극(61)을 포함하는 반도체 장치.
  11. 제 9 항에 있어서, 최상부 절연막(39)의 아래에 위치한 중간 절연막(35)상에 형성된 재배선(38)의 일부를 밖으로 노출시키기 위하여 개구부(40)가 복수의 절연막(31, 35, 39)중 최상부 절연막(39)내에 형성되는 반도체 장치.
  12. 제 11 항에 있어서, 땜납볼(41, 141)이 상기 재배선(38, 134)중 적어도 일부에 형성되는 반도체 장치.
  13. 제 12 항에 있어서, 상기 재배선(34)의 패드부를 땜납볼(41)에 연결하는 기둥상전극(61)이 중간 절연막(35)내에 형성되는 반도체 장치.
  14. 제 1 항에 있어서, 상기 반도체 칩(23)은 각 연결패드(25)의 일부를 밖으로 노출시키고 반도체 칩(23)의 상면을 덮기 위하여 개구부(27)를 구비한 절연체(26)를 포함하는 반도체 장치.
  15. 제 1 항에 있어서, 상기 절연막(31)은 상면과 하면을 갖고, 상기 반도체 칩(23)의 외측에 위치하고, 상면으로부터 절연막(31)의 하면으로 연장된 관통홀(28)을 구비하며, 전극(161)이 상기 관통홀(28)내에 형성된 반도체 장치.
  16. 제 15 항에 있어서, 상기 전극(161)은 재배선(134)의 일부인 반도체 장치.
  17. 제 15 항에 있어서, 기둥상전극(61)이 재배선(34)의 패드부상에 형성되는 반도체 장치.
  18. 제 15 항에 있어서, 상기 반도체 칩(23)은 상면과 대면하는 하면을 갖고, 절연막(31)의 하면은 반도체 칩(23)의 하면과 실질적으로 같은 높이인 반도체 장치.
  19. 제 15 항에 있어서, 상기 재배선(134)은 상기 전극(161)에 전기적으로 연결되고, 기둥상전극(61)은 상기 재배선(134)의 패드부상에 형성되는 반도체 장치.
  20. 제 15 항에 있어서, 상기 절연막(31)은 상기 재배선(134)의 일부에 대응하는 관통홀(28)을 구비하고, 상기 재배선(134)에 연결된 전극(161)은 상기 관통홀(28)내에 형성되고 그리고 기둥상전극(134)은 나머지 재배선(134)중 적어도 일부에 형성되는 반도체 장치.
  21. 제 20 항에 있어서, 상기 절연막은 상기 기둥상전극(61)의 주변을 덮는 상층(35) 및 상기 상층(31) 아래에 형성된 하층을 포함하는 반도체 장치.
  22. 제 15 항에 있어서, 상기 연결패드(25)와 전기적으로 연결되지 않은 전극(261)을 포함하는 반도체 장치.
  23. 제 15 항에 있어서, 연결단자(161, 261)를 구비한 전자부(102, 103) 및 상기 관통홀(28)내에 형성된 상기 연결단자(161, 261)를 상기 전자부(102, 103)의 상기연결단자(161, 261)와 전기적으로 연결시키기 위한 연결부재(141)를 더 포함하는 반도체 장치.
  24. 제 23 항에 있어서, 상기 전자부(102, 103)는, 상면상에 형성된 연결패드를 갖는 적어도 다른 또 하나의 반도체 칩(23), 상기 다른 반도체 칩(23)의 일면과 주변을 덮는 방식으로 형성된 적어도 한 층을 갖는 절연막(31, 35), 상기 다른 반도체 칩(23)의 연결패드(25)에 연결되기 위하여 상기 절연막(31, 35)의 상면상에 형성된 재배선(34, 134), 및 상기 재배선(34, 134) 상에 형성된 전극(61, 161, 261)을 포함하는 반도체 장치.
  25. 제 24 항에 있어서, 상기 전기부(102, 103)의 전극은 기둥상전극(61)인 반도체 장치.
  26. 제 24 항에 있어서, 상기 전기부(102, 103)의 절연막(31)은 관통홀(28)을 구비하고, 상기 전기부의 전극(161, 261)은 상기 관통홀(28)내에 형성된 반도체 장치.
  27. 제 26 항에 있어서, 상기 전기부의 전극(161, 261)의 돌출방향과 반대방향으로 돌출된 기둥상전극(61)은 상기 전극(161, 261)상에 형성된 반도체 장치.
  28. 베이스판(21)을 제공하는 단계;
    상면에 형성된 복수의 연결패드(25)를 갖는 복수의 반도체 칩(23) 각각을 상기 베이스판(21)에 설치하고, 복수의 반도체 칩(23)은 상호 이격되어 설치되는 단계;
    상기 반도체 칩(23)의 상면을 포함하는 베이스판(21)의 상면상에 절연막(31, 35)을 형성하여 상기 절연막(31, 35)이 평면을 갖도록 하는 단계;
    각 재배선(34, 38, 134)이 일부 반도체 칩(23)의 연결패드(25)에 연결되고, 적어도 일부의 재배선(34, 134)은 연결패드(25)에 연결된 반도체 칩(23)의 주변에 형성된 절연막(31)의 영역내에 배치된 패드부를 갖으며, 절연막(31, 35)상에 복수의 재배선(34, 38, 134) 쌍을 형성하는 단계; 및
    각 장치가 적어도 하나의 반도체 칩(23), 상기 반도체 칩(23)의 주변상에 형성된 절연막(31), 및 상기 절연막의 영역내에 배치된 패드부를 갖는 재배선(34, 38, 134)으로 구성된 복수의 반도체 장치를 얻기 위하여 인접한 반도체 칩사이의 절연막(31, 35)을 절단하는 단계;로 구성되는 반도체 장치의 제조방법.
  29. 제 28 항에 있어서, 상기 절연막(31, 35)은 각각의 얻어진 반도체 장치가 복수의 반도체 칩(23)을 포함하도록 절단되는 반도체 장치의 제조방법.
  30. 제 28 항에 있어서, 상기 베이스판(21)의 절단단계를 더 포함하는 반도체 장치의 제조방법.
  31. 제 28 항에 있어서,
    상기 베이스판(21)을 박리시키는 단계를 더 포함하는 반도체 장치의 제조방법.
  32. 제 28 항에 있어서, 상기 베이스판(21)을 지지하기 위하여 또 다른 베이스판(55)을 제공하는 단계를 포함하는 반도체 장치의 제조방법.
  33. 제 32 항에 있어서, 상기 베이스판(21)의 절단단계를 더 포함하는 반도체 장치의 제조방법.
  34. 제 33 항에 있어서, 인접한 반도체 칩(23) 사이에 위치한 절연막(31)의 일부를 절단한 후에, 상기 베이스판(21)이 절단되고 그 다음, 상기 베이스판(21)이 상기 또 다른 베이스판(55)으로부터 박리되는 반도체 장치의 제조방법.
  35. 제 32 항에 있어서, 상기 절연막(31)은 스핀코팅방법, 다이코팅방법 및 스크린 프린팅방법중 어느 하나에 의하여 상기 베이스판(21)의 상면 전체영역상에 형성되는 반도체 장치의 제조방법.
  36. 제 35 항에 있어서, 상기 베이스판(21)상에 설치된 반도체 칩(23)은 70㎛보다 크지 않은 두께를 갖는 반도체 칩(23)인 반도체 장치의 제조방법.
  37. 제 28 항에 있어서, 상기 패드부를 외부로 노출시키기 위하여 개구부(40)를 갖는 절연체(39)를 절연막(31, 35)상에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  38. 제 28 항에 있어서, 복수의 재배선(38) 셋트와 연결패드(25) 사이에 기둥상전극(61)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  39. 제 38 항에 있어서, 기둥상전극(61)을 포함하는 절연막(31)의 전체표면에 걸쳐 절연체(35)를 형성하는 단계, 및 상기 기둥상전극(61)의 상면이 노출되도록 상기 절연체(35)를 연마하는 단계를 더 포함하는 반도체 장치의 제조방법.
  40. 제 28 항에 있어서, 상기 절연막(31)의 두께방향으로 연장된 상기 관통홀(28)을 상기 절연막(31)의 영역내에 형성하는 단계, 및 상기 관통홀(28)내에 전극(161)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  41. 제 40 항에 있어서, 상기 전극(161)은 재배선(134)의 형성과 동시에 형성되는 반도체 장치의 제조방법.
  42. 제 40 항에 있어서, 상기 패드부상에 기둥상전극(61)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  43. 제 40 항에 있어서, 상기 반도체 칩(23)은 상기 베이스판(21)상에 설치되기 위하여 결합되는 반도체 장치의 제조방법.
  44. 제 28 항에 있어서, 상기 재배선(34, 134)의 적어도 일부의 패드부들에 대응하는 절연막(31)의 이들 부분내에 절연막(31)의 두께 방향으로 연장된 관통홀(28)을 형성하는 단계, 및 상기 패드부들과 연결된 전극(161)을 상기 관통홀(28)내에 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  45. 제 28 항에 있어서, 일부 나머지 재배선(34, 134)의 패드부상에 기둥상전극(61)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  46. 베이스판(21)을 제공하는 단계;
    반도체 칩(23)의 상면이 위를 향하고, 상기 반도체 칩들(23)이 상호 이격되어 고정되도록 하기 위해 상면에 형성된 복수의 연결패드(25)를 갖는 복수의 반도체 칩(23) 각각을 상기 베이스판(21)에 고정하는 단계;
    스핀코팅방법, 다이코팅방법 및 스크린프린팅방법중 어느 것에 의하여 상기 반도체 칩(23)의 상면을 포함하는 베이스판(21)의 상면상에 절연막(31)을 형성하는단계;
    각 재배선(34, 38, 134)은 일부 반도체 칩(23)의 연결패드(25)에 연결되고, 적어도 일부의 재배선(34, 134)은 연결패드(25)에 연결된 반도체 칩(23)의 주변에 형성된 제 1 절연막(31)의 영역내에 배치된 패드부를 갖으며, 제 1 절연막(31)의 위와 이에 걸쳐 복수의 재배선(34) 셋트를 형성하는 단계; 및
    재배선(34)을 포함하는 제 1 절연막(31)의 표면상에 패드부를 외부로 노출시키는 개구부를 구비한 제 2 절연막(35)을 형성하는 단계;로 구성되는 반도체 장치의 제조방법.
  47. 베이스판(21)을 제공하는 단계;
    반도체 칩(23)의 상면이 위를 향하고, 상기 반도체 칩들(23)이 상호 이격되어 고정되도록 하기 위해 상면에 형성된 복수의 연결패드(25)를 갖는 복수의 반도체 칩(23) 각각을 상기 베이스판(21)에 고정하는 단계;
    상기 반도체 칩(23)의 상면을 포함하는 베이스판(21)의 상면상에 절연막(31)을 형성하는 단계;
    상기 절연막(31)의 두께방향으로 연장되는 방식으로 상기 절연막(31)내에 관통홀(28)을 형성하는 단계; 및
    전극(161)을 포함하는 복수의 재배선(134) 셋트를 상기 절연막(31)에 형성된 관통홀(28)내에 형성하는 단계;로 구성되는 반도체 장치의 제조방법.
  48. 제 47 항에 있어서, 상기 관통홀(28)에 대응하는 재배선(134)의 해당 영역내에서 전극(161)의 연장방향과 반대방향으로 연장된 기둥상전극(61)을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
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