JP5401292B2 - 半導体装置及び通信方法 - Google Patents

半導体装置及び通信方法 Download PDF

Info

Publication number
JP5401292B2
JP5401292B2 JP2009284350A JP2009284350A JP5401292B2 JP 5401292 B2 JP5401292 B2 JP 5401292B2 JP 2009284350 A JP2009284350 A JP 2009284350A JP 2009284350 A JP2009284350 A JP 2009284350A JP 5401292 B2 JP5401292 B2 JP 5401292B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor chip
inductor
resin layer
sealing resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009284350A
Other languages
English (en)
Other versions
JP2011129584A (ja
Inventor
康隆 中柴
健太 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009284350A priority Critical patent/JP5401292B2/ja
Priority to US12/926,709 priority patent/US7982303B2/en
Priority to CN201010593030.XA priority patent/CN102142404B/zh
Priority to US13/067,548 priority patent/US8283770B2/en
Publication of JP2011129584A publication Critical patent/JP2011129584A/ja
Priority to US13/620,799 priority patent/US8810021B2/en
Application granted granted Critical
Publication of JP5401292B2 publication Critical patent/JP5401292B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Near-Field Transmission Systems (AREA)

Description

本発明は、インダクタを有する半導体チップを実装基板上に配置して樹脂封止した半導体装置、及び通信方法に関する。
半導体装置と外部との通信は、有線で行うのが一般的である。これに対して近年は、半導体チップにインダクタを設け、このインダクタを外部のインダクタと誘導結合させることにより、半導体装置と外部との通信を無線で行うことが研究されている。
例えば特許文献１には、インダクタを設けた半導体チップを実装基板上に搭載し、ボンディングワイヤで半導体チップと実装基板を接続した上で、半導体チップ及びボンディングワイヤを磁性樹脂材で封止することが記載されている。
なお特許文献２には、実装基板上の半導体チップ及びボンディングワイヤを封止する封止樹脂層の上部に放熱部材を埋め込むことが開示されている。
特開２００３−０６８９４１号公報 特開２００７−０６６９６０号公報
２つのインダクタを誘導結合させることにより通信を行う場合、通信の精度を高めるためには２つのインダクタの距離を短くする必要がある。半導体チップに一方のインダクタを設け、このインダクタと外部のインダクタを誘導結合させて通信を行う場合において、半導体チップを封止する封止樹脂層を厚くすると、２つのインダクタの距離が長くなってしまう。一方、封止樹脂層を単純に薄くすると、封止樹脂層に求められる物理的な保護機能を十分に確保することができない。
本発明によれば、実装基板と、
前記実装基板の第１面に配置された半導体チップと、
前記半導体チップのうち前記実装基板と対向しない面側に設けられ、前記半導体チップと外部との間の通信を行うインダクタと、
前記実装基板の前記第１面に形成され、前記半導体チップを封止している封止樹脂層と、
前記封止樹脂層に設けられ、平面視で前記インダクタを内側に含む凹部又は開口と、
を備える半導体装置が提供される。
本発明によれば、封止樹脂層には凹部又は開口が形成されている。そして、凹部又は開口以外の領域において封止樹脂層を厚くすることにより、封止樹脂層に求められる物理的な保護機能を確保することができる。また凹部又は開口は、平面視で半導体チップに設けられたインダクタを内側に含んでいる。このため、半導体チップに設けられたインダクタの通信相手となる外部のインダクタを凹部又は開口内に位置させることにより、半導体チップに設けられたインダクタと外部のインダクタの距離を小さくすることができる。
本発明によれば、実装基板と、
前記実装基板の第１面に配置された半導体チップと、
前記半導体チップのうち前記実装基板と対向しない面側に設けられ、前記半導体チップと外部との間の通信を行うインダクタと、
前記実装基板の前記第１面に形成され、前記半導体チップを封止している封止樹脂層と、
前記封止樹脂層に設けられ、平面視で前記インダクタを内側に含む凹部又は開口と、
を備える半導体装置を準備し、
前記半導体装置の前記凹部内に、前記半導体装置と通信を行う外部インダクタを位置させ、前記外部インダクタと前記インダクタとの間で通信を行わせる、通信方法が提供される。
本発明によれば、封止樹脂層に求められる物理的な保護機能を損なうことなく、半導体チップに設けられたインダクタと外部のインダクタの距離を小さくすることができる。
第１の実施形態における半導体装置の構成を示す断面図である。 図１に示した半導体装置の平面図である。 図１及び図２に示した半導体装置の製造方法を示す断面図である。 図１及び図２に示した半導体装置の使用状態を示す図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 図７に示した半導体装置の平面図である。 図７に示した半導体装置の第１の変形例を示す断面図である。 図９に示した半導体装置の平面図である。 図７に示した半導体装置の第２の変形例を示す平面図である。 図７に示した半導体装置の第３の変形例を示す平面図である。 図７に示した半導体装置の第４の変形例を示す平面図である。 図７に示した半導体装置の第５の変形例を示す平面図である。 図７に示した半導体装置の第６の変形例を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 図１６に示した半導体装置の使用状態を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第８の実施形態に係る半導体装置の使用状態を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す平面図である。 第６の実施形態に係る半導体装置の使用状態を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、第１の実施形態における半導体装置の構成を示す断面図であり、図２は図１に示した半導体装置の平面図である。図１は図２におけるＡ−Ａ´断面図に相当している。この半導体装置は、実装基板１００、半導体チップ１０、インダクタ２０、及び封止樹脂層３００を備えている。半導体チップ１０はＡｇペーストやＤＡＦ（Die Attach Film）などのマウント材（図示せず）を介して実装基板１００の第１面に配置されている。半導体チップ１０は能動面を上に向けて配置されている。インダクタ２０は能動面すなわち半導体チップ１０のうち実装基板と対向しない面側に設けられており、半導体チップ１０と外部との間の通信を行う。封止樹脂層３００は実装基板１００の第１面に形成され、半導体チップ１０を封止している。また封止樹脂層３００には凹部又は開口（本実施形態では凹部３１０）が設けられている。凹部３１０は平面視でインダクタ２０を内側に含んでいる。平面視において凹部３１０の面積は、例えば封止樹脂層３００全体の１％以上７０％以下である。なお以下の各平面図において、封止樹脂層３００のうち凹部３１０が形成されている領域にはハッチングを付していない。
凹部３１０は、平面視において全域が半導体チップ１０の内側に位置しており、封止樹脂層３００のいずれの側面にも繋がっていない。凹部３１０の底面３１２は、平面で形成されているのが好ましい。特に底面３１２は、半導体チップ１０の能動面と略平行な平面で形成されているのが好ましい。なお封止樹脂層３１２の表面３０２（凹部３１０を除く）は、平面となっているが、凹部３１０の底面３１２は封止樹脂層３１２の表面３０２とも平行になっているのが好ましい。
半導体装置は、複数のボンディングワイヤ２００を有している。複数のボンディングワイヤ２００は、それぞれが半導体チップ１０の外部接続端子、例えば電極パッド（図示せず）と実装基板１００とを接続している。凹部３１０は、いずれのボンディングワイヤ２００とも重なっていない。また封止樹脂層３００の厚さ方向で見た場合、凹部３１０の底面３１２は、ボンディングワイヤ２００の頂点２０２より封止樹脂層３００の表面３０２の近くに位置している。なおボンディングワイヤ２００は、Ａｕ、Ｃｕ、及びＡｌからなる一群から選ばれた少なくとも一つから構成されるか、又は上記した一群から選ばれた少なくとも一つを主成分（すなわち５０重量％超）として含んでいる。
なお実装基板１００の底面には、外部接続端子１０２、例えばＳｎ−Ａｇ−Ｃｕからなるバンプが複数設けられている。外部接続端子１０２は、実装基板１００に設けられた配線（図示せず）及びビア（図示せず）、並びにボンディングワイヤ２００を介して、半導体チップ１０に接続している。
図３は、図１及び図２に示した半導体装置の製造方法を示す断面図である。まず図３（ａ）に示すように、実装基板１００を準備する。この状態において実装基板１００は、複数の半導体装置となる部分が互いにつながった形状である。次いで、実装基板１００に、半導体装置となる部分ごとに半導体チップ１０を配置する。そしてボンディングワイヤ２００を用いて、複数の半導体チップ１０それぞれを実装基板１００の配線に接続する。
次いで半導体チップ１０を搭載した状態の実装基板１００を、封止用の金型である下型４１０内に配置する。次いで下型４１０に対応する上型４００を、下型４１０及び実装基板１００上に配置する。上型４００の内面の天井部分には複数の凸部４０２が設けられている。凸部４０２は先端が平坦になっており、この平坦部分が、平面視において半導体チップ１０のインダクタ２０と重なっている。なお凸部４０２の先端と半導体チップ１０の能動面の間には隙間がある。
次いで、下型４１０及び上型４００の間の空間に封止用の樹脂を注入する。これにより封止樹脂層３００が形成される。この状態において封止樹脂層３００は、凸部４０２が位置している部分には形成されない。
その後図３（ｂ）に示すように、下型４１０及び上型４００を取り外す。この状態において、封止樹脂層３００のうち上型４００の凸部４０２が位置していた部分には、凹部３１０が形成される。次いで、外部接続端子１０２を形成する。次いで、ダイシングブレード４２０をダイシングラインに沿って移動させ、実装基板１００を切断する。これにより複数の半導体装置が互いに切り離される。
図４は、図１及び図２に示した半導体装置の使用状態を示す図である。この半導体装置は、電子装置５００と対で使用される。電子装置５００は通信ヘッド５１０を有している。通信ヘッド５１０は、インダクタ５１２を有している。平面視において、通信ヘッド５１０は凹部３１０より小さい。通信ヘッド５１０が凹部３１０の内部に位置することにより、インダクタ５１２とインダクタ２０が互いに対向して誘導結合する。これにより、半導体装置と電子装置５００の間で通信が行われる。
なお電子装置５００は、通信ヘッド５１０を凹部３１０内に位置させ、かつ凹部３１０から退避させるための移動機構（図示せず）を有している。
次に本実施形態の作用及び効果について説明する。封止樹脂層３００に求められる物理的な保護機能としては、半導体チップ１０を傷や変形から保護する機能、半導体装置内部に水分が浸入することを抑制する機能、及び半導体装置全体の剛性を高めることにより半導体装置のハンドリングを容易にする機能が含まれている。また封止樹脂層３００は、その他に、半導体装置内部におけるワイヤや電極の相互間の絶縁を確保する機能、半導体装置内部と外部との絶縁を確保する機能、及び、製品情報を表示する捺印領域としての機能を有している。
本実施形態では、封止樹脂層３００には凹部３１０が形成されている。そして、凹部３１０以外の領域において封止樹脂層３００を厚くすることにより、封止樹脂層３００に求められる上記した機能を確保することができる。また製品情報を表示する捺印領域を、封止樹脂層３００のうち凹部３１０以外の領域とすることにより、例えばレーザ捺印のように封止樹脂層３００を部分的に掘り下げることにより捺印を行う場合に、半導体チップ１０及びボンディングワイヤ２００の少なくとも一方が封止樹脂層３００から露出することを抑制できる。
また凹部３１０は、平面視で半導体チップ１０に設けられたインダクタ２０を内側に含んでいる。このため、インダクタ２０の通信相手となるインダクタ５１２を凹部３１０内に位置させることにより、インダクタ２０とインダクタ５１２の距離を小さくすることができる。
また本実施形態では、凹部３１０は封止樹脂層３００のいずれの側面にも繋がっていない。このため、封止樹脂層３００の周縁部の全てを厚くすることができる。従って、封止樹脂層３００の周縁部が凹部３１０の保護部として機能するため、凹部３１０を設けても半導体装置のハンドリングの容易性は低下しない。
また、封止樹脂層３００の周縁部の全てを厚くすることができるため、凹部３１０に起因して半導体装置全体の剛性が低下することを抑制できる。このため、実装基板１００が半導体装置別に分割される前の段階や、実装時のリフロー工程などにおいて、実装基板１００や半導体装置に反りが生じて半導体装置の生産性が低下することを抑制できる。
またボンディングワイヤ２００の頂点２０２の高さにはばらつきが生じるため、凹部３１０がボンディングワイヤ２００と重なると、ボンディングワイヤ２００の頂点２０２が封止樹脂層３００から露出する可能性がある。これに対して本実施形態では、上記したように凹部３１０はボンディングワイヤ２００と重なっていないため、ボンディングワイヤ２００の頂点２０２が封止樹脂層３００から露出することを抑制できる。
また封止樹脂層３００を構成する樹脂はＳｉＯ２などからなるフィラーを含んでいる。フィラーには粒径のばらつきがある。そして大径のフィラーが凹部３１０の下に位置した場合、フィラーによって半導体チップ１０の表面やボンディングワイヤ２００が傷つく可能性がある。これに対して本実施形態では、凹部３１０は、平面視において半導体チップ１０より小さく、全域が半導体チップ１０の内側に位置している。従って、凹部３１０を半導体チップ１０より大きくした場合や、封止樹脂層３００の全体を薄くした場合と比較して、フィラーによって半導体チップ１０の表面が傷つくことを抑制できる。また凹部３１０はボンディングワイヤ２００と重なっていないため、ボンディングワイヤ２００がフィラーによって傷つくことも抑制できる。
図５は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、凹部３１０が深く形成されており、封止樹脂層３００の厚さ方向で見た場合に、凹部３１０の底面３１２がボンディングワイヤ２００の頂点２０２より半導体チップ１０の近くに位置している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また凹部３１０の底面３１２をさらに半導体チップ１０の近くに位置させているため、インダクタ２０と外部のインダクタとの距離をさらに短くすることができる。
図６は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、封止樹脂層３００に、凹部３１０の代わりに開口３１１を設けている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
開口３１１は、図３に示した凸部４０２を高くして、凸部４０２の先端を半導体チップ１０の能動面に当接させることにより、形成することができる。なお、本実施形態において、凸部４０２を、弾性体（例えばスプリング）を介して上型４００の本体に取り付けたり、凸部４０２を弾性材料により形成すると、凸部４０２の先端を半導体チップ１０の能動面に当接させるときに半導体チップ１０が破損することを抑制できる。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。またインダクタ２０の上方に位置する部分には封止樹脂層３００が形成されていないため、インダクタ２０と外部のインダクタとの距離をさらに短くすることができる。
図７は、第４の実施形態に係る半導体装置の構成を示す断面図であり、図８は図７に示した半導体装置の平面図である。図７及び図８は、それぞれ第１の実施形態における図１及び図２に相当している。本実施形態に係る半導体装置は、平面視において、凹部３１０が半導体チップ１０の一辺１２を跨いでいる点を除いて、第１の実施形態に係る半導体装置と同様の構成である。半導体チップ１０の一辺１２のうち少なくとも凹部３１０と重なる領域には、ボンディングワイヤ２００が接続していない。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また凹部３１０の平面形状を第１の実施形態よりも大きくすることができるため、インダクタ２０と通信するインダクタ５１２（図４に図示）を凹部３１０内に位置させやすくなる。また凹部３１０のレイアウトの自由度が向上するため、インダクタ５１２を有する通信ヘッド５１０（図４に図示）の形状や配置の自由度が向上する。
なお本実施形態において、図９の断面図及び図１０の平面図に示すように、凹部３１０は封止樹脂層３００の側面３０３に繋がっていてもよい。この場合、インダクタ５１２を有する通信ヘッド５１０（図４に図示）を、側面３０３側から実装基板１００に対して平行にスライドさせることにより、半導体チップ１０のインダクタ２０に対向させることができる。従って、電子装置５００（図４に図示）に通信ヘッド５１０を上下に移動させる移動機構を設けなくても、インダクタ５１２をインダクタ２０に対向させることができる。
なお図９及び図１０に示す凹部３１０は、図３に示した凸部４０２をダイシングラインと重なる位置にレイアウトすることにより、形成することができる。
また図１１の平面図に示すように、凹部３１０は半導体チップ１０の互いに対向する２つの辺１４，１６を跨ぐように形成されても良い。
また図１２の平面図に示すように、平面視においてインダクタ２０の中心を半導体チップ１０の一辺１２に近づけても良い。この場合、凹部３１０の面積を小さくすることができるため、封止樹脂層３００の強度が低下することをさらに抑制できる。また製品情報を表示する捺印領域を広く確保することができる。
また図１３の平面図に示すように、凹部３１０は、封止樹脂層３００の側面３０３のみではなく、側面３０３に繋がっている別の側面３０４、及び側面３０３，３０４で形成される頂点に繋がるように形成されても良い。
また図１４の平面図に示すように、凹部３１０は、封止樹脂層３００のうち互いに対向する２つの側面３０４，３０５の双方に繋がるように形成されても良い。
また図１５の断面図に示すように、凹部３１０の側面３１４は、底面３１２の面積が凹部の開口面積よりも小さくなる方向に傾斜していてもよい。この場合、封止樹脂層３００を形成するときに、図３に示した凸部４０２が封止樹脂層３００から離れやすくなる。
図１６は、第５の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、凹部３１０の側面３１４が内側に突出する方向に傾斜しており、底面３１２の面積が凹部の開口面積よりも小さくなっている点を除いて、第１の実施形態に係る電子装置と同様の構成である。
図１７は、図１６に示した半導体装置の使用状態を示す断面図である。本図に示すように、凹部３１０の側面３１４が傾斜しているため、側面３１４を通信ヘッド５１０の位置決め部として機能させることができる。すなわち通信ヘッド５１０は、側面３１４に当接するまで凹部３１０内に挿入されることにより、３次元で精度よく位置決めされる。
このため、本実施形態によれば、第１の実施形態と同様の効果が得られるほか、通信ヘッド５１０のインダクタ５１２と半導体チップ１０のインダクタ２０を精度よく対向させることができる。従って、インダクタ２０，５１２の間の結合係数が低下することを抑制できる。また誤って通信ヘッド５１０が凹部３１０の底面３１２に接触することを防止できる。
また凹部３１０の側面３１４と封止樹脂層３００の表面３０２の境界を鈍角にすることができるため、この部分で欠けが生じることを抑制できる。また側面３１４が傾斜しているため、封止樹脂層３００を形成するときに、図３に示した凸部４０２が封止樹脂層３００から離れやすくなる。
図１８は、第６の実施形態に係る半導体装置の構成を示す断面図であり、第５の実施形態における図１６に相当している。本実施形態に係る半導体装置は、凹部３１０の側面３１４が全周にわたって階段状になっている点を除いて、第１５の実施形態に係る電子装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、凹部３１０の側面３１４の段差部が凹部３１０の内側に向けて突出しているため、この段差部に通信ヘッド５１０（図１７に図示）を当接させるようにすることで、通信ヘッド５１０のインダクタ５１２と半導体チップ１０のインダクタ２０を精度よく対向させることができる。従って、インダクタ２０，５１２の間の結合係数が低下することを抑制できる。また誤って通信ヘッド５１０が凹部３１０の底面３１２に接触することを防止できる。
図１９は、第７の実施形態に係る半導体装置の断面図であり、第１の実施形態における図１に相当している。本実施形態に係る半導体装置は、平面視において凹部３１０がボンディングワイヤ２００の少なくとも一部、例えば頂点２０２を含む部分と重なっている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、凹部３１０以外の領域において封止樹脂層３００を厚くすることにより、封止樹脂層３００に求められる各機能を確保することができる。またインダクタ２０の通信相手となるインダクタ５１２（図１７に図示）を凹部３１０内に位置させることにより、インダクタ２０とインダクタ５１２の距離を小さくすることができる。また、凹部３１０に起因して半導体装置全体の剛性が低下することを抑制できる。
図２０は、第８の実施形態に係る半導体装置の使用状態を説明するための断面図である。本図において、半導体装置の凹部３１０の中には、通信ヘッド５１０の一部である半導体装置６００が位置している。半導体装置６００は、インダクタ５１２を有する半導体チップ６２０を実装基板６１０上に搭載し、実装基板６１０上で半導体チップ６２０を封止樹脂層６３０で封止した構成を有している。封止樹脂層６３０の表層には凹部６３２が形成されている。凹部６３２は、平面視でインダクタ５１２を内側に含んでいる。
本実施形態によれば、半導体チップ１０の通信相手となる半導体装置６００は、大きさに差はあるものの、半導体チップ１０を有する半導体装置と同様の構成を有している。このため、半導体装置６００と、半導体チップ１０を有する半導体装置を同様のモジュールとして扱い、製造することができる。また、半導体装置６００の封止樹脂層６３０にも凹部６３２が形成されているため、インダクタ５１２，２０の間で生じる磁場が封止樹脂層６３０によって減衰することが抑制される。従って、インダクタ５１２，２０の間で通信エラーが生じる可能性が低くなる。
図２１は、第９の実施形態に係る半導体装置の構成を示す平面図である。この半導体装置は、以下の点を除いて図１３に示した半導体装置と同様の構成である。
まず凹部３１０は、平面視において、実装基板１００の互いに隣り合う２つの頂点、この２つの頂点を両端とする辺１０３のすべて、及び上記した２つの頂点それぞれを一端とする辺１０４，１０５の一部にそれぞれつながるように形成されている。また本図において半導体チップ１０の中心は、実装基板１００の中心より辺１０３の近くに位置している。
図２２は、図２１のＡ−Ａ´断面図を、通信相手となる半導体装置６００とともに示す図である。本図において半導体装置６００の各構成を示す符号は、図２０と同じものを用いる。本図において半導体装置６００は、大きさの大小は別にして、図２１に示した半導体装置と同様の構成を有している。このため、凹部３１０，６３２が互いに重なり合うように、半導体チップ１０を有する半導体装置と半導体装置６００とを互いに対向させることができる。このようにすると、インダクタ２０，５１２の相互間隔をさらに短くすることができるため、インダクタ２０，５１２を小さくしても通信エラーが生じる可能性が低くなる。
なお本実施形態において、半導体チップ１０を有する半導体装置と半導体装置６００の一方が他方より大きければ、当該一方の封止樹脂層の構成は、図９及び図１０に示した構成にしてもよい。この場合においても、図２２に示すように、凹部３１０，６３２が互いに重なり合うように、半導体チップ１０を有する半導体装置と半導体装置６００とを互いに対向させることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、封止樹脂層３００に、ダミーの凹部を設けてもよい。このダミーの凹部は、封止樹脂層３００の中心を基準としたときに凹部３１０と点対称又は線対称となる位置に設けられるのが好ましい。このようにすると、凹部３１０に起因した熱応力を、ダミーの凹部によって緩和することができる。
また実装基板１００には、半導体チップ１０以外の素子（例えば半導体チップ）が実装されてもよいし、半導体チップ１０が複数実装されていてもよい。この場合、封止樹脂層３００は、半導体チップ１０及び他の素子を一括で封止するのが好ましい。なお半導体チップ１０が複数実装される場合、一部の半導体チップ１０は送信用として使用され、残りの半導体チップ１０が受信用として使用されてもよい。
また上記した各実施形態では、半導体装置はＢＧＡ（Ball Grid Array）構造を有していたが、ＱＦＰ(Quad Flat Package)構造、ＰＧＡ(Pin Grid Array)構造、ＬＧＡ（Land Grid Array)構造、ＤＩＰ(Dual Inline Package)構造、又は半導体チップ１０を他の部品とともに同一の実装基板１００に備えたモジュールでも良い。また半導体チップ１０を、他の半導体チップの上に搭載したチップオンチップ構造であってもよい。
特にＰＧＡ構造、ＬＧＡ構造、又はＤＩＰ構造の場合は、半導体チップ１０を実装基板１００に実装する時の取り付け高さのバラツキを小さくできるため、インダクタ２０の高さの精度、すなわちインダクタ２０とインダクタ５１２との間隔の精度が高くなる。
またモジュールの場合、インダクタ２０を有する半導体チップ１０の搭載位置がばらつくこともある。これに対して、封止樹脂層３００の凹部３１０を位置決めの基準として利用することにより、インダクタ２０，５１２の相対位置の精度を高くすることができる。また半導体チップ１０より厚い部品が半導体チップ１０とともに実装基板１００上に搭載されている場合、封止樹脂層３００を厚くする必要があるが、凹部３１０を設けることにより、インダクタ２０，５１２の相互間隔が広くなることを抑制できる。
また開口３１１を形成するときに、上型４００に凸部４０２を形成する代わりに、予め半導体チップ１０上にダミーブロックを配置し、封止樹脂層３００を形成した後にダミーブロックを除去してもよい。この場合、ダミーブロックの位置を半導体チップ１０を基準にして定めることができるため、インダクタ２０に対する開口３１１の相対位置の精度を高くすることができる。なおダミーブロックは弾性体が好ましい。
また凹部３１０を形成するときに、上型４００に凸部４０２を形成する代わりに、封止樹脂層３００の上面を平坦に形成した後、封止樹脂層３００の上面の一部を除去することにより、凹部３１０を形成しても良い。
また、インダクタ２０の代わりに電極板などの容量結合型の素子を設けてもよい。
１０ 半導体チップ
１２ 辺
１４ 辺
１６ 辺
２０ インダクタ
１００ 実装基板
１０２ 外部接続端子
２００ ボンディングワイヤ
２０２ 頂点
３００ 封止樹脂層
３０２ 表面
３０３ 側面
３０４ 側面
３０５ 側面
３１０ 凹部
３１１ 開口
３１２ 底面
３１４ 側面
４００ 上型
４０２ 凸部
４１０ 下型
４２０ ダイシングブレード
５００ 電子装置
５１０ 通信ヘッド
５１２ インダクタ
６００ 半導体装置
６１０ 実装基板
６２０ 半導体チップ
６３０ 封止樹脂層
６３２ 凹部

Claims (8)

  1. 実装基板と、
    前記実装基板の第１面に配置され、第１主面と、前記第１主面とは反対側の面である第２主面とを有する半導体チップと、
    前記半導体チップの前記第１主面に配置されたインダクタと、
    前記実装基板の前記第１面に形成され、前記半導体チップを封止している封止樹脂層と、
    を備え、
    前記実装基板の前記第１面と前記半導体チップの前記第２主面は対向し、
    前記半導体チップの前記第１主面は前記インダクタが形成された第１領域と前記第１領域を除く第２領域とを有し、
    前記第１面に垂直な断面において、前記第１領域上に形成された前記封止樹脂層の膜厚は、前記第２領域上に形成された前記封止樹脂層の膜厚より薄い半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体チップと前記実装基板とを接続するボンディングワイヤを備え、
    平面視において、前記第１領域は前記ボンディングワイヤと重なっていない半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記半導体チップと前記実装基板とを接続するボンディングワイヤを備え、
    前記封止樹脂層の厚さ方向で見た場合、前記第１領域に位置する前記封止樹脂の前記第1主面側の面は、前記ボンディングワイヤの頂点より前記半導体チップの近くに位置している半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記半導体チップと前記実装基板とを接続する複数のボンディングワイヤを備え、
    平面視において、
    前記第１領域は前記半導体チップの外周の一部のみと重なっており、
    前記複数のボンディングワイヤは、前記第１領域と重なる領域には形成されていない半導体装置。
  5. 請求項１〜４のいずれか一つに記載の半導体装置において、
    前記第１領域と前記第２領域の境界は、平面視で少なくとも一部が前記第１領域の内側に向けて突出している半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記境界は傾斜している半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記境界は階段状になっている半導体装置。
  8. 実装基板と、
    前記実装基板の第１面に配置された半導体チップと、
    前記半導体チップのうち前記実装基板と対向しない面側に設けられ、前記半導体チップと外部との間の通信を行うインダクタと、
    前記実装基板の前記第１面に形成され、前記半導体チップを封止している封止樹脂層と、
    前記封止樹脂層に設けられ、平面視で前記インダクタを内側に含む凹部と、
    を備える半導体装置を準備し、
    前記半導体装置の前記凹部内に、前記半導体装置と通信を行う外部インダクタを位置させ、前記外部インダクタと前記インダクタとの間で通信を行わせる、通信方法。
JP2009284350A 2009-12-15 2009-12-15 半導体装置及び通信方法 Active JP5401292B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009284350A JP5401292B2 (ja) 2009-12-15 2009-12-15 半導体装置及び通信方法
US12/926,709 US7982303B2 (en) 2009-12-15 2010-12-06 Semiconductor device and communication method
CN201010593030.XA CN102142404B (zh) 2009-12-15 2010-12-14 半导体器件和通信方法
US13/067,548 US8283770B2 (en) 2009-12-15 2011-06-08 Semiconductor device and communication method
US13/620,799 US8810021B2 (en) 2009-12-15 2012-09-15 Semiconductor device including a recess formed above a semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009284350A JP5401292B2 (ja) 2009-12-15 2009-12-15 半導体装置及び通信方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013223124A Division JP2014039063A (ja) 2013-10-28 2013-10-28 半導体装置及び電子装置

Publications (2)

Publication Number Publication Date
JP2011129584A JP2011129584A (ja) 2011-06-30
JP5401292B2 true JP5401292B2 (ja) 2014-01-29

Family

ID=44143469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009284350A Active JP5401292B2 (ja) 2009-12-15 2009-12-15 半導体装置及び通信方法

Country Status (3)

Country Link
US (3) US7982303B2 (ja)
JP (1) JP5401292B2 (ja)
CN (1) CN102142404B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5646830B2 (ja) * 2009-09-02 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置、半導体装置の製造方法、及びリードフレーム
JP5297992B2 (ja) * 2009-12-15 2013-09-25 ルネサスエレクトロニクス株式会社 外部記憶装置
CN103716513A (zh) * 2012-09-28 2014-04-09 宏翔光电股份有限公司 芯片上支撑架的模块结构
JP2014150213A (ja) * 2013-02-04 2014-08-21 Fujitsu Semiconductor Ltd 半導体装置及び半導体装置の製造方法
JP2015029055A (ja) * 2013-06-28 2015-02-12 株式会社デンソー 電子装置
KR102283322B1 (ko) 2014-11-14 2021-08-02 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN105489588B (zh) * 2015-12-04 2019-05-31 苏州迈瑞微电子有限公司 传感器封装结构及其制备方法
JP2019186375A (ja) * 2018-04-10 2019-10-24 富士通コンポーネント株式会社 通信モジュール
EP3850666B1 (en) * 2019-01-22 2023-05-24 Yangtze Memory Technologies Co., Ltd. Integrated circuit packaging structure and manufacturing method thereof
JP7442333B2 (ja) 2020-02-12 2024-03-04 エイブリック株式会社 半導体装置およびその製造方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181289A (ja) * 1992-12-14 1994-06-28 Toshiba Corp 半導体装置
JP4030028B2 (ja) * 1996-12-26 2008-01-09 シチズン電子株式会社 Ｓｍｄ型回路装置及びその製造方法
US6359331B1 (en) * 1997-12-23 2002-03-19 Ford Global Technologies, Inc. High power switching module
JP2000174170A (ja) * 1998-12-03 2000-06-23 Sanyo Electric Co Ltd 半導体装置
JP3508670B2 (ja) * 1999-02-05 2004-03-22 株式会社豊田自動織機 半導体モジュール
US6242932B1 (en) * 1999-02-19 2001-06-05 Micron Technology, Inc. Interposer for semiconductor components having contact balls
US6362525B1 (en) * 1999-11-09 2002-03-26 Cypress Semiconductor Corp. Circuit structure including a passive element formed within a grid array substrate and method for making the same
JP2003068941A (ja) * 2001-08-23 2003-03-07 Sony Corp 半導体装置
JP2003198897A (ja) * 2001-12-27 2003-07-11 Seiko Epson Corp 光モジュール、回路基板及び電子機器
US6906396B2 (en) * 2002-01-15 2005-06-14 Micron Technology, Inc. Magnetic shield for integrated circuit packaging
TW577160B (en) * 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
US6906403B2 (en) * 2002-06-04 2005-06-14 Micron Technology, Inc. Sealed electronic device packages with transparent coverings
JP3679786B2 (ja) * 2002-06-25 2005-08-03 松下電器産業株式会社 半導体装置の製造方法
US7116557B1 (en) * 2003-05-23 2006-10-03 Sti Electronics, Inc. Imbedded component integrated circuit assembly and method of making same
JP4016340B2 (ja) * 2003-06-13 2007-12-05 ソニー株式会社 半導体装置及びその実装構造、並びにその製造方法
TW200507131A (en) * 2003-07-02 2005-02-16 North Corp Multi-layer circuit board for electronic device
US7361986B2 (en) * 2004-12-01 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Heat stud for stacked chip package
JP4541246B2 (ja) * 2004-12-24 2010-09-08 トッパン・フォームズ株式会社 非接触ｉｃモジュール
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
GB2425896A (en) * 2005-05-04 2006-11-08 Cnh Uk Ltd Modular circuit board housing
EP1891448A2 (en) * 2005-05-30 2008-02-27 Koninklijke Philips Electronics N.V. Assembly comprising a wireless-communicating semiconductor chip
JP2007066960A (ja) * 2005-08-29 2007-03-15 Seiko Instruments Inc 半導体パッケージ及び回路基板並びに半導体パッケージの製造方法
US7851257B2 (en) * 2005-10-29 2010-12-14 Stats Chippac Ltd. Integrated circuit stacking system with integrated passive components
JP2007123650A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Works Ltd 半導体装置
JP4422094B2 (ja) * 2005-12-12 2010-02-24 三菱電機株式会社 半導体装置
TWI309079B (en) * 2006-04-21 2009-04-21 Advanced Semiconductor Eng Stackable semiconductor package
JP2007299961A (ja) * 2006-04-28 2007-11-15 Sharp Corp 半導体装置、および半導体装置の製造方法
TW200812066A (en) * 2006-05-30 2008-03-01 Renesas Tech Corp Semiconductor device and power source unit using the same
JP4722795B2 (ja) * 2006-08-31 2011-07-13 富士通株式会社 配線基板および電子部品モジュール
DE102006056361B4 (de) * 2006-11-29 2012-08-16 Infineon Technologies Ag Modul mit polymerhaltigem elektrischen Verbindungselement und Verfahren
US7986023B2 (en) * 2007-09-17 2011-07-26 Infineon Technologies Ag Semiconductor device with inductor
US8399960B2 (en) 2008-03-13 2013-03-19 Nec Corporation Semiconductor device
US7517726B1 (en) * 2008-04-25 2009-04-14 Shanghai Kaihong Technology Co., Ltd Wire bonded chip scale package fabrication methods
US8138590B2 (en) * 2008-06-20 2012-03-20 Stats Chippac Ltd. Integrated circuit package system with wire-in-film encapsulation
US7968979B2 (en) * 2008-06-25 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with conformal shielding and method of manufacture thereof

Also Published As

Publication number Publication date
US20110241165A1 (en) 2011-10-06
CN102142404A (zh) 2011-08-03
CN102142404B (zh) 2014-12-10
US8283770B2 (en) 2012-10-09
US7982303B2 (en) 2011-07-19
US20110143662A1 (en) 2011-06-16
US20130043558A1 (en) 2013-02-21
JP2011129584A (ja) 2011-06-30
US8810021B2 (en) 2014-08-19

Similar Documents

Publication Publication Date Title
JP5401292B2 (ja) 半導体装置及び通信方法
US8796847B2 (en) Package substrate having main dummy pattern located in path of stress
US9929075B2 (en) Chip-scale electronic package structure with conductive connective element having increased surface area and laterally spaced connection points for improved connectivity
KR20070073187A (ko) 다양한 크기의 볼 패드를 갖는 배선기판과, 그를 갖는반도체 패키지 및 그를 이용한 적층 패키지
US20040241908A1 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
KR20130075251A (ko) 복수의 세그먼트로 구성된 인터포저를 포함하는 반도체 패키지
US20130140714A1 (en) Semiconductor device
KR20150047168A (ko) 반도체 패키지
US8258617B2 (en) Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method
KR20110020548A (ko) 반도체 패키지 및 그의 제조방법
JP2008251731A (ja) 半導体装置
JP4557757B2 (ja) 半導体装置
JP6005805B2 (ja) 半導体装置及び電子装置
US20060231932A1 (en) Electrical package structure including chip with polymer thereon
JP2016219844A (ja) 半導体装置及び電子装置
US7417308B2 (en) Stack type package module and method for manufacturing the same
JP2014039063A (ja) 半導体装置及び電子装置
TWI710093B (zh) 天線置頂之半導體封裝結構
TWI423405B (zh) 具載板之封裝結構
KR100656476B1 (ko) 접속 강도를 높인 시스템 인 패키지 및 그 제조방법
TWI488272B (zh) 線路板及晶片封裝結構
TWI466262B (zh) 電磁干擾遮蔽層連接至接地訊號之導線架型半導體封裝構造
KR20110107117A (ko) 반도체 패키지
KR20070016399A (ko) 글래스 기판을 사용하는 칩 온 글래스 패키지
KR20050053246A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130705

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131008

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131028

R150 Certificate of patent or registration of utility model

Ref document number: 5401292

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350