CN102142404B - 半导体器件和通信方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 217
- 238000004891 communication Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title abstract description 5
- 238000007789 sealing Methods 0.000 claims abstract description 90
- 239000011347 resin Substances 0.000 claims abstract description 85
- 229920005989 resin Polymers 0.000 claims abstract description 85
- 230000000694 effects Effects 0.000 description 11
- 239000011800 void material Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000010276 construction Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008719 thickening Effects 0.000 description 3
- 229920001971 elastomer Polymers 0.000 description 2
- 239000000806 elastomer Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910017944 Ag—Cu Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000013536 elastomeric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
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- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/01082—Lead [Pb]
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- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- H01L2924/11—Device type
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- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
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- H01L2924/12042—LASER
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- H01L2924/181—Encapsulation
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
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- H01L2924/30107—Inductance
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
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Abstract
本发明提供一种半导体器件和通信方法。半导体芯片设置在其有源表面向上的安装板的第一表面上。电感器被提供在有源表面侧,也就是,被提供在半导体芯片的不面对安装板的表面侧处,以便在半导体芯片和外部之间进行通信。密封树脂层被形成在安装板的第一表面上,以便密封半导体芯片。另外,凹部或开口(在本实施例中的凹部)被提供在密封树脂层中。当在平面图中观看时,凹部在其内部包括电感器。
Description
本申请基于日本专利申请No.2009-284350,其内容通过引用键合于此。
技术领域
本发明涉及一种半导体器件以及通信方法,其中半导体器件是通过将具有电感器的半导体芯片设置在安装板上并且用树脂将其密封而获得的。
背景技术
半导体器件和外部之间的通信通常是通过线缆进行的。然而,近年来,已经研究了通过在半导体芯片中提供电感器并使电感器与外部的电感器电感耦合来进行半导体器件和外部之间的无线通信。
例如,日本未审专利公布NO.2003-068941公开了将具有电感器的半导体芯片安装在安装板上,利用键合线彼此连接半导体芯片和安装板,并且利用磁性树脂材料来密封半导体芯片和键合线。
另外,日本未审专利公布NO.2007-066960公开了在密封安装板上的键合线和半导体芯片的密封树脂层的上部中嵌入散热构件。
为了提高在利用两个电感器的电感耦合进行通信时的通信精确度,需要缩短两个电感器之间的距离。在一个电感器被提供在半导体芯片中并且该电感器和外部电感器电感耦合以进行通信的情况下,如果使密封半导体芯片的密封树脂层变厚,会增加两个电感器之间的距离。另一方面,如果简单地使密封树脂层变薄,则不能充分保证密封树脂层所需的物理保护功能。
发明内容
在一个实施例中,提供一种半导体器件,包括:安装板;半导体芯片,所述半导体芯片被设置在安装板的第一表面处;电感器,所述电感器提供在半导体芯片的没有面对安装板的表面侧处,以便在半导体芯片和外部之间进行通信;密封树脂层,所述密封树脂层被形成在安装板的第一表面处,以便密封半导体芯片;以及凹部或开口,所述凹部或开口被提供在密封树脂层中,并且当在平面图中观看时在内部包括电感器。
根据本发明的实施例,该凹部或开口被形成在密封树脂层中。此外,通过使密封树脂层在除了凹部或开口之外的区域中变厚,可以确保密封树脂所需的物理保护功能。另外,该凹部或开口包括电感器,所述电感器被提供在半导体芯片中,当在平面图中观看时处于凹部或开口的内部。因此,通过将作为半导体芯片中提供的电感器的通信伙伴的外部电感器设置在该凹部或开口中,可以缩短半导体芯片中提供的电感器与外部电感器之间的距离。
在另一实施例中,提供一种通信方法,包括:制备半导体器件,该半导体器件包括安装板、在安装板的第一表面处设置的半导体芯片、在半导体芯片的没有面对安装板的表面侧处提供以便在半导体芯片与外部之间进行通信的感应器、在安装板的第一表面处形成以便密封半导体芯片的密封树脂层以及在密封树脂层中提供并且当在平面图中观看时内部包括电感器的凹部或开口;以及在外部电感器与半导体器件的电感器之间进行通信,所述外部电感器位于半导体器件的凹部或开口中,使得外部电感器与半导体器件进行通信。
根据本发明的实施例,可以缩短在半导体芯片中的电感器与外部电感器之间的距离,而不损害密封树脂层所需的物理保护功能。
附图说明
结合附图对下面的某些优选实施例进行的描述,本发明的上述和其他的目的、优点和特征将变得更明显,其中:
图1是示出根据第一实施例的半导体器件的构造的横截面图;
图2是示出图1中所示的半导体器件的平面图;
图3A和3B是示出图1和2中所示的制造半导体器件的方法的横截面图;
图4是示出图1和2中所示的半导体器件的使用状态的图;
图5是示出根据第二实施例的半导体器件的构造的横截面图;
图6是示出根据第三实施例的半导体器件的构造的横截面图;
图7是示出根据第四实施例的半导体器件的构造的横截面图;
图8是示出图7中所示的半导体器件的平面图;
图9是示出图7中所示的半导体器件的第一改进例的横截面图;
图10是示出图9中所示的半导体器件的平面图;
图11是示出图7中所示的半导体器件的第二改进例的平面图;
图12是示出图7中所示的半导体器件的第三改进例的平面图;
图13是示出图7中所示的半导体器件的第四改进例的平面图;
图14是示出图7中所示的半导体器件的第五改进例的平面图;
图15是示出图7中所示的半导体器件的第六改进例的横截面图;
图16是示出根据第五实施例的半导体器件构造的横截面图;
图17是示出图16中所示的半导体器件的使用状态的横截面图;
图18是示出根据第六实施例的半导体器件构造的横截面图;
图19是示出根据第七实施例的半导体器件构造的横截面图;
图20是示出根据第八实施例的半导体器件的使用状态的横截面图;
图21是示出根据第九实施例的半导体器件构造的横截面图;以及
图22是示出根据第六实施例的半导体器件的使用状态的横截面图。
具体实施方式
现在,这里将参考示例性实施例来描述本发明。本领域的技术人员应该认识到:利用本发明的教导可以实现许多可替选的实施例,并且本发明不限于以说明为目的而示出的实施例。
在下文中,将参考附图来描述本发明的实施例。另外,在所有图中,相同的组件用相同的附图标记来表示,并且将不再重复说明。
图1是示出根据第一实施例的半导体器件的构造的横截面图,以及图2是示出图1中所示的半导体器件的平面图。图1相当于是沿着图2的线A-A′的横截面图。该半导体器件包括安装板100、半导体芯片10、电感器20和密封树脂层300。半导体芯片10被设置在安装板100的第一表面上,并且在它们之间插入了安装材料(未示出),诸如Ag浆料或DAF(管芯附着膜)。半导体芯片10被设置成其有源表面向上。电感器20被提供在有源表面侧,即,在半导体芯片10的没有面对安装板的表面侧处,以便进行半导体芯片10和外部之间的通信。密封树脂层300被形成在安装板100的第一表面上,以便密封半导体芯片10。另外,凹部或开口(在本实施例中,凹部310)被提供在密封树脂层300中。当在平面图中观看时,该凹部310包括处于其内部的电感器20。当在平面图中观看时,例如,凹部310的面积等于或大于整个密封树脂层300的1%,并且等于或小于整个密封树脂层300的70%。此外,在下面的平面图中,形成凹部310的密封树脂层300的区域没有划阴影。
当在平面图中观看时,凹部310的整个区域位于半导体芯片10的内部,并且凹部310没有连接到密封树脂层300的任何一个侧表面。凹部310的底表面312被优选形成为平坦表面。具体地,优选的是,底表面312被形成为平坦表面,其近似地平行于半导体芯片10的有源表面。此外,密封树脂层300的顶表面302(除了凹部310之外)是平坦表面,并且优选的是凹部310的底表面312也平行于密封树脂层300的顶表面302。
半导体器件具有多个键合线200。多个键合线200将例如电极焊盘(未示出)的半导体芯片10的外部连接端子连接到安装板100。凹部310与键合线200中的任一个不重叠。此外,当从密封树脂层300的厚度方向看时,凹部310的底表面312被设置成比键合线200的顶点202更靠近密封树脂层300的顶表面302。另外,键合线200由选自包括Au、Cu和Al的组的至少一种金属形成,或者包含选自该组的至少一种金属作为主要成分(也就是,重量方面大于50%)。
此外,多个外部连接端子102,例如,由Sn-Ag-Cu形成的多个凸块被提供在安装板100的底表面上。外部连接端子102通过在安装板100中提供的互连(未示出)和通孔(未示出)以及键合线200被连接到半导体芯片10。
图3A和3B是示出图1和2中所示的半导体器件的制造方法的横截面图。首先,如图3A所示,制备安装板100。在这种状态下,安装板100具有成为多个半导体器件的部分彼此连接的形状。然后,将半导体芯片10设置在安装板100上,用于成为半导体器件的每个部分。然后,利用键合线200,将多个半导体芯片10中的每个连接到安装板100的互连。
然后,在安装半导体芯片10的状态下,将安装板100设置在作为密封管芯的下铸模410中。然后,在下铸模410和安装板100上设置与下铸模410相对应的上铸模400。在上铸模400的内表面的天花板部分中提供多个突起402。突起402具有平坦的顶端(tip)。在平面图中观看时,该平坦部分与半导体芯片10的电感器20重叠。另外,在突起402的顶端和半导体芯片10的有源表面之间有间隙。
随后,将密封树脂注入到下铸模410和上铸模400之间的空间。结果,形成密封树脂层300。在该状态下,密封树脂层300没有形成在设置突起402的部分中。
然后,如图3B所示,去除下铸模410和上铸模400。在该状态下,凹部310形成在密封树脂层300的设置上铸模400的突起402的部分中。然后,形成外部连接端子102。然后,通过沿着切割线移动切割刀片420,来切割安装板100。结果,多个半导体器件被切开,并且彼此分离。
图4是示出图1和2中所示的半导体器件的使用状态的图。该半导体器件与电子器件500配对使用。电子器件500具有通信头510。通信头510具有电感器512。当在平面图中观看时,通信头510小于凹部310。通过将通信头510设置在凹部310的内,电感器512和电感器20彼此面对,以便电感耦合。因此,在半导体器件和电子器件500之间进行通信。
另外,电子器件500具有用于将通信头510设置在凹部310中并且从凹部310中将其移回的移动机构(未示出)。
接下来,将描述本实施例的操作和效果。密封树脂层300所需的物理保护功能包括:保护半导体芯片10防止受损或变形的功能,防止湿气渗入半导体器件的功能以及为了使半导体器件容易处理而增加整个半导体器件硬度的功能。另外,密封树脂层300具有:确保半导体器件中引线或电极之间的绝缘的功能,确保半导体器件的内部和外部之间的绝缘的功能以及作为显示产品信息的压印(stamp)区域的功能。
在本实施例中,凹部310被形成在密封树脂层300中。此外,通过加厚除了凹部310之外的区域中的密封树脂层300厚度,可以保证密封树脂层300所需的上述功能。另外,通过将除了凹部310之外的密封树脂层300的区域设定为显示产品信息的压印区域,例如,当通过部分地挖取密封树脂层300来放置压印时,诸如在激光冲压中,可以防止半导体芯片10和键合线200中的至少一个被密封树脂层300暴露。
另外,当在平面图中观看时,凹部310在其内部包括在半导体芯片10中提供的电感器20。因此,通过将作为电感器20的通信伙伴的电感器512设置在凹部310中,可以减小电感器20和电感器512之间的距离。
此外,在本实施例中,凹部310没有被连接到密封树脂层300的任何一个侧表面。为此,可以使密封树脂层300的整个外围边缘厚。因此,由于密封树脂层300的外围边缘用作凹部310的保护部,所以即使提供凹部310,也不降低半导体器件的加工容易度。
另外,由于能够使密封树脂层300的整个外围边缘厚,所以可以抑制由于凹部310导致的整个半导体器件硬度降低。因而,在将安装板分成半导体器件之前的步骤中,在焊接期间的回流工艺中等,可以抑制由安装板100或半导体器件的翘曲造成的半导体器件生产率降低。
另外,存在键合线200的顶点202的高度变化。因此,如果凹部310与键合线200重叠,则键合线200的顶点202会从密封树脂层300暴露。另一方面,在本实施例中,由于如上所述凹部310没有与键合线200重叠,所以可以防止键合线200的顶点202从密封树脂层300暴露。
形成密封树脂层300的树脂包括由SiO2等形成的填充物。在该填充物中,存在颗粒直径的变化。此外,如果具有大颗粒直径的填充物被设置在凹部310下方,半导体芯片10或键合线200的表面会被填充物损伤。另一方面,在本实施例中,当在平面图中观看时,凹部310小于半导体芯片10,并且凹部310的整个区域位于半导体芯片10中。因此,与凹部310制造得比半导体芯片10大的情况或者整个密封树脂层300制作得薄的情况相比,可以防止半导体芯片10的表面被填充物损坏。另外,由于凹部310不与键合键合线200重叠,所以也可以防止键合线200被填充物损伤。
图5是示出根据第二实施例的半导体器件的构造的横截面图,并且相当于第一实施例中的图1。除了在从密封树脂层300的厚度方向看时凹部310形成得深并且凹部310的底表面312被设置成比键合线200的顶点202更靠近半导体芯片10之外,根据本实施例的半导体器件具有与根据第一实施例的半导体器件相同的构造。
还在本实施例中,可以实现与第一实施例中的效果相同的效果。另外,由于凹部310的底表面312被设置得更靠近半导体芯片10,所以可以进一步缩短电感器20和外部电感器之间的距离。
图6是示出根据第三实施例的半导体器件的构造的横截面图,并且相当于第一实施例中的图1。除了在密封树脂层300中而不是在凹部310中提供开口311之外,根据本实施例的半导体器件具有与根据第一实施例的半导体器件的构造相同的构造。
通过增加图3A中所示的突起402的高度使得突起402的顶端与半导体芯片10的有源表面接触,可以形成开口311。此外,在本实施例中,如果突起402通过弹性体(例如,弹簧)被固定到上铸模400的主体,或者由弹性材料来形成突起402,则在突起402的顶端与半导体芯片10的有源表面接触时,可以防止半导体芯片10被损伤。
还在本实施例中,可以实现与第一实施例的效果相同的效果。另外,由于密封树脂层300没有形成在位于电感器20上方的部分中,所以可以进一步缩短电感器20和外部电感器之间的距离。
图7是示出根据第四实施例的半导体器件的构造的横截面图,并且图8是示出图7中所示的半导体器件的平面图。图7和8分别相当于第一实施例中的图1和图2。除了在平面图中观看时凹部310被提供在半导体芯片10的一侧12上方之外,根据本实施例的半导体器件具有与根据第一实施例的半导体器件的构造相同的构造。
还在本实施例中,可以实现与第一实施例中的效果相同的效果。另外,由于凹部310的平面形状可以制造得比第一实施例中的更大,所以变得容易定位与凹部310中的电感器20进行通信的电感器512(如图4所示)。另外,由于提高了凹部310的布局中的自由度,所以提高具有电感器512的通信头510(如图4所示)的形状或布置的自由度。
此外,在本实施例中,像如图9的横截面图和图10的平面图所示的那样,凹部310可以被连接到密封树脂层300的侧表面303。在这种情况下,通过从侧表面303侧平行于安装板100滑动通信头510,可以使具有电感器512的通信头510(如图4所示)面向半导体芯片10的电感器20。因此,即使在电子器件500中不提供上下移动通信头510的移动机构,也可以使电感器512面对电感器20(如图4所示)。
另外,通过在与切割线重叠的位置处上布置图3A中所示的突起402,可以形成图9和10中所示的凹部310。
另外,如图11的平面图所示,凹部310可以形成在半导体芯片10的两个相对侧14和16上方。
另外,如图12的平面图所示,电感器20的中间可以靠近半导体芯片10的一侧12。在这种情况下,由于可以使凹部310的面积小,所以可以进一步抑制密封树脂层300的强度降低。另外,可以确保显示产品信息的压印区域在宽面积上方。
另外,如图13的平面图所示,凹部310可以被形成为不仅连接到密封树脂层300的侧表面303而且连接到另一侧表面304,所述侧表面304被连接到侧表面303和由侧表面303和304形成的顶点。
另外,如图14的平面图所示,凹部310可以被形成为连接到密封树脂层300的两个相对侧表面304和305这两者。
另外,如图15的横截面图所示,凹部301的侧表面314可以在底表面312的面积小于凹部的开口面积的方向上倾斜。在这种情况下,当形成密封树脂层300时,图3A中所示的突起402与密封树脂层300容易地分离。
图16是示出根据第五实施例的半导体器件的构造的横截面图,并且相当于第一实施例中的图1。除了凹部310的侧表面314在向内突出的方向上倾斜并且底表面312的面积小于凹部的开口面积之外,根据本实施例的半导体器件具有与根据第一实施例的半导体器件的构造相同的构造。
图17是示出图16中所示的半导体器件的使用状态的横截面图。如图16和17所示,由于凹部310的侧表面314是倾斜的,所以侧表面314可以用作通信头510的定位部。也就是,由于通信头510被插入在凹部310中直到使其与侧表面314接触,所以通信头510以三维方式精确地定位。
因此,根据本实施例,不仅可以实现与第一实施例的效果相同的效果,而且通信头510的电感器512可以被制造成面对半导体芯片10的电感器20。结果,可以抑制电感器20和512之间的耦合系数降低。另外,可以防止通信头500与凹部310的底表面312错误地接触。
此外,由于可以使凹部310的侧表面314和密封树脂层300的顶表面302之间的分界线具有钝角,所以可以防止在该部分中产生断裂。另外,由于侧表面314倾斜,所以在形成密封树脂层300时,容易使图3A中所示的突起402与密封树脂层300分离。
图18是示出根据第六实施例的半导体器件的构造的横截面图,并且相当于第五实施例中的图16。除了凹部310的侧表面314在整个外围上以阶梯方式形成之外,根据本实施例的半导体器件具有与根据第五实施例的半导体器件的构造相同的构造。
还在本实施例中,可以实现与第一实施例中的效果相同的效果。此外,由于凹部310的侧表面314的阶梯部向凹部310的内部突出,所以通过使通信头510(如图17所示)与阶梯部接触,可以使通信头510的电感器512和半导体芯片10的电感器20以高精度彼此面对。结果,可以抑制电感器20和512之间耦合系数的降低。另外,可以防止通信头510与凹部310的底表面312的错误地接触。
图19是示出根据第七实施例的半导体器件的构造的横截面图,并且相当于第一实施例中的图1。除了在平面图中观看时凹部310与键合线200的至少一部分(例如包括顶点202的部分)重叠之外,根据本实施例的半导体器件具有与根据第一实施例的半导体器件的构造相同的构造。
还在本实施例中,通过使除了凹部310之外的区域中将密封树脂层300制作得厚,可以保证密封树脂层300所需的每个功能。另外,通过将作为电感器20的通信伙伴的电感器512(如图17所示)设置在凹部310中,可以减少电感器20和电感器512之间的距离。另外,可以抑制由凹部310引起的整个半导体器件的硬度降低。
图20是用于说明根据第八实施例的半导体器件的使用状态的横截面图。在图20中,作为通信头510一部分的半导体器件600位于半导体器件的凹部310中。半导体器件600具有如下构造:具有电感器512的半导体芯片620被安装在安装板610上,并且通过密封树脂层630来密封安装版610上的半导体芯片620。凹部632被形成在密封树脂层630的表面层中。当在平面图中观看时,凹部632包括处于其内部的电感器512。
根据本实施例,即使作为半导体芯片10的通信伙伴的半导体器件600和具有半导体芯片10的半导体器件的尺寸不同,作为半导体芯片10的通信伙伴的半导体器件600也具有与具有半导体芯片10的半导体器件的构造相同的构造。从而,半导体器件600和具有半导体芯片10的半导体器件能够被处理和制造为相同模块。另外,由于凹部632也被形成在半导体器件600的密封树脂层630中,所以可以抑制由密封树脂层630引起的在电感器512和20之间产生的磁场的衰减。从而,降低了在电感器512和20之间产生通信错误的可能性。
图21是示出根据第九实施例的半导体器件的构造的平面图。该半导体器件除了下面几点之外具有与图13示出的半导体器件的构造相同的构造。
首先,当在平面图中观看时,凹部310被形成为分别连接到安装板100的两个相邻顶点、在两端具有两个顶点的边103以及作为一端的具有两个顶点的边104和105的一部分。此外,在图21中,半导体芯片10的中间被设置成比安装板100的中间更靠近边103。
图22是示出沿着图21的线A-A′的截面以及作为通信伙伴的半导体器件600的图。在图22中,使用与图20相同的附图标记来指示半导体器件600的组成组件。在图22中,除了尺寸区别之外,半导体器件600具有与图21示出的半导体器件的构造相同的构造。因而,可以使具有半导体芯片10的半导体器件和半导体器件600彼此面对,使得凹部310和632彼此重叠。通过这种方式,由于可以进一步缩短电感器20和512之间的距离,所以即使电感器20和512制造得小,也可以使要产生通信错误的可能性低。
此外,在本实施例中,如果具有半导体芯片10的半导体器件和半导体器件600中的一个比另一个大,那么一个半导体器件的密封树脂层的构造可以制造成如图9和10所示的构造那样。还在这种情况下,如图22所示,具有半导体芯片10的半导体器件和半导体器件600可以制造成彼此面对,使得凹部310和632彼此重叠。
虽然参考附图已经描述了本发明的实施例,但这些仅是本发明的的示例,并且还可以采用各种其他构造。例如,在上述的每个实施例中,可以在密封树脂层300中提供虚置凹部。优选地,该虚置凹部被提供在相对于密封树脂层300的中间与凹部310点对称或线对称的位置处。以这种方式,通过虚置凹部,可以降低由凹部310引起的热应力。
另外,在安装板100上可以安装除了半导体芯片10之外的元件(例如,半导体芯片),或者可以在安装板100上安装多个半导体芯片10。在这种情况下,优选的是,密封树脂层300同时密封半导体芯片10和其他元件。另外,当安装多个半导体芯片10时,一些半导体芯片10可以用于信号传送,并且剩余的半导体芯片10可以用于信号接收。
此外,虽然在上述的每个实施例中半导体器件具有球栅阵列(BGA)结构,但是还可以采用四方扁平封装(QFP)结构、针脚栅格阵列(PGA)结构、接点栅格阵列(Land Grid Array,LGA)结构、双列直插封装(DIP)结构或在同一安装板100上提供半导体芯片10和其他组件的模块。可替选地,还可以采用将半导体芯片10安装在另一半导体芯片上的芯片上芯片结构。
具体地,在PGA结构、LGA结构或DIP结构的情况下,可以减小在安装板100上安装半导体芯片10时的固定高度的变化。结果,可以提高电感器20的高度的精确度,也就是,电感器20和512之间的距离的精确度。
此外,在模块的情况下,具有电感器20的半导体芯片10的安装位置可以改变。在这种情况下,通过利用密封树脂层300的凹部310作为用于定位的基准,能够提高电感器20和512之间的相对位置的精确度。此外,当比半导体芯片10更厚的组件与半导体芯片10一起安装在安装板100上时,需要加厚密封树脂层300。然而,在这种情况下,通过提供凹部310,可以抑制电感器20和512之间的距离增加。
另外,当形成开口311时,可以预先在半导体芯片10上方设置虚置块,并在形成密封树脂层300之后去除该虚置块,代替在上铸模400中形成突起402。在这种情况下,由于虚置模块的位置可以利用半导体芯片10作为基准来设定,所以可以提高开口311与电感器20的相对位置的精确度。另外,优选弹性体作为虚置块。
此外,通过将密封树脂层300的顶表面形成为平坦的,然后去除密封树脂层300的顶表面的一部分,代替在形成凹部310时在上铸模400中形成突起402,来形成凹部310。
此外,可以提供电容耦合型元件,如电极板,代替电感器20。
显然,本发明不限于上述实施例,但是在没有偏离本发明的范围和精神的前提下,可以进行修改和改变。
Claims (9)
1.一种半导体器件,包括:
安装板;
半导体芯片,所述半导体芯片被设置在所述安装板的第一表面处;
电感器,所述电感器被提供在所述半导体芯片的不面对所述安装板的表面侧处,以便在所述半导体芯片与外部之间进行通信;
密封树脂层,所述密封树脂层被形成在所述安装板的所述第一表面处,以便密封所述半导体芯片;以及
凹部或开口,所述凹部或开口被提供在所述密封树脂层中,并且当在平面图中观看时,所述凹部或开口包括位于内部的所述电感器,所述凹部或开口具有不穿透所述密封树脂层的底表面。
2.根据权利要求1所述的半导体器件,其中,
当在平面图中观看时,所述凹部或所述开口的整个区域位于所述半导体芯片的内部。
3.根据权利要求2所述的半导体器件,进一步包括:
键合线,所述键合线使所述半导体芯片和所述安装板相互连接,
其中,当在平面图中观看时,所述凹部与所述键合线不重叠。
4.根据权利要求1所述的半导体器件,进一步包括:
键合线,所述键合线使所述半导体芯片和所述安装板相互连接,
其中,当从所述密封树脂层的厚度方向看时,所述凹部的底表面被设置成比所述键合线的顶点更靠近所述半导体芯片。
5.根据权利要求1所述的半导体器件,进一步包括:
多个键合线,所述多个键合线使所述半导体芯片和所述安装板相互连接,
其中,当在平面图中观看时,所述凹部仅与所述半导体芯片的一部分外围重叠,并且所述多个键合线不形成在与所述凹部相重叠的区域中。
6.根据权利要求1所述的半导体器件,其中,
所述凹部的侧表面的至少一部分向所述凹部的内部突出。
7.根据权利要求6所述的半导体器件,其中,
所述凹部的所述侧表面是倾斜的。
8.根据权利要求6所述的半导体器件,其中,
所述凹部的所述侧表面被以阶梯状形式来形成。
9.一种通信方法,包括:
制备半导体器件,所述半导体器件包括:
安装板;
半导体芯片,所述半导体芯片被设置在所述安装板的第一表面处;
电感器,所述电感器被提供在所述半导体芯片的不面对所述安装板的表面侧,以便在所述半导体芯片和外部之间进行通信;
密封树脂层,所述密封树脂层被形成在所述安装板的所述第一表面处,以便密封所述半导体芯片;以及
凹部或开口,所述凹部或开口被提供在所述密封树脂层中,并且当在平面图中观看时,所述凹部或开口包括位于内部的所述电感器,并且所述凹部或开口具有不穿透所述密封树脂层的底表面;以及
在外部电感器与所述半导体器件的所述电感器之间进行通信,所述外部电感器位于所述半导体器件的所述凹部或所述开口中以使得该外部电感器与所述半导体器件进行通信。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009284350A JP5401292B2 (ja) | 2009-12-15 | 2009-12-15 | 半導体装置及び通信方法 |
JP2009-284350 | 2009-12-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102142404A CN102142404A (zh) | 2011-08-03 |
CN102142404B true CN102142404B (zh) | 2014-12-10 |
Family
ID=44143469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201010593030.XA Expired - Fee Related CN102142404B (zh) | 2009-12-15 | 2010-12-14 | 半导体器件和通信方法 |
Country Status (3)
Country | Link |
---|---|
US (3) | US7982303B2 (zh) |
JP (1) | JP5401292B2 (zh) |
CN (1) | CN102142404B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5646830B2 (ja) | 2009-09-02 | 2014-12-24 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及びリードフレーム |
JP5297992B2 (ja) * | 2009-12-15 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 外部記憶装置 |
CN103716513A (zh) * | 2012-09-28 | 2014-04-09 | 宏翔光电股份有限公司 | 芯片上支撑架的模块结构 |
JP2014150213A (ja) * | 2013-02-04 | 2014-08-21 | Fujitsu Semiconductor Ltd | 半導体装置及び半導体装置の製造方法 |
JP2015029055A (ja) * | 2013-06-28 | 2015-02-12 | 株式会社デンソー | 電子装置 |
KR102283322B1 (ko) | 2014-11-14 | 2021-08-02 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
CN105489588B (zh) * | 2015-12-04 | 2019-05-31 | 苏州迈瑞微电子有限公司 | 传感器封装结构及其制备方法 |
JP2019186375A (ja) * | 2018-04-10 | 2019-10-24 | 富士通コンポーネント株式会社 | 通信モジュール |
KR102603421B1 (ko) * | 2019-01-22 | 2023-11-17 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 집적 회로 패키징 구조 및 그 제조 방법 |
JP7442333B2 (ja) | 2020-02-12 | 2024-03-04 | エイブリック株式会社 | 半導体装置およびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101185002A (zh) * | 2005-05-30 | 2008-05-21 | 皇家飞利浦电子股份有限公司 | 包括无线通信半导体芯片的组件 |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06181289A (ja) * | 1992-12-14 | 1994-06-28 | Toshiba Corp | 半導体装置 |
JP4030028B2 (ja) * | 1996-12-26 | 2008-01-09 | シチズン電子株式会社 | Smd型回路装置及びその製造方法 |
US6359331B1 (en) * | 1997-12-23 | 2002-03-19 | Ford Global Technologies, Inc. | High power switching module |
JP2000174170A (ja) * | 1998-12-03 | 2000-06-23 | Sanyo Electric Co Ltd | 半導体装置 |
JP3508670B2 (ja) * | 1999-02-05 | 2004-03-22 | 株式会社豊田自動織機 | 半導体モジュール |
US6242932B1 (en) * | 1999-02-19 | 2001-06-05 | Micron Technology, Inc. | Interposer for semiconductor components having contact balls |
US6362525B1 (en) * | 1999-11-09 | 2002-03-26 | Cypress Semiconductor Corp. | Circuit structure including a passive element formed within a grid array substrate and method for making the same |
JP2003068941A (ja) * | 2001-08-23 | 2003-03-07 | Sony Corp | 半導体装置 |
JP2003198897A (ja) * | 2001-12-27 | 2003-07-11 | Seiko Epson Corp | 光モジュール、回路基板及び電子機器 |
US6906396B2 (en) * | 2002-01-15 | 2005-06-14 | Micron Technology, Inc. | Magnetic shield for integrated circuit packaging |
TW577160B (en) * | 2002-02-04 | 2004-02-21 | Casio Computer Co Ltd | Semiconductor device and manufacturing method thereof |
TWI234253B (en) * | 2002-05-31 | 2005-06-11 | Fujitsu Ltd | Semiconductor device and manufacturing method thereof |
US6906403B2 (en) * | 2002-06-04 | 2005-06-14 | Micron Technology, Inc. | Sealed electronic device packages with transparent coverings |
JP3679786B2 (ja) * | 2002-06-25 | 2005-08-03 | 松下電器産業株式会社 | 半導体装置の製造方法 |
US7116557B1 (en) * | 2003-05-23 | 2006-10-03 | Sti Electronics, Inc. | Imbedded component integrated circuit assembly and method of making same |
JP4016340B2 (ja) * | 2003-06-13 | 2007-12-05 | ソニー株式会社 | 半導体装置及びその実装構造、並びにその製造方法 |
TW200507131A (en) * | 2003-07-02 | 2005-02-16 | North Corp | Multi-layer circuit board for electronic device |
US7361986B2 (en) * | 2004-12-01 | 2008-04-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Heat stud for stacked chip package |
JP4541246B2 (ja) * | 2004-12-24 | 2010-09-08 | トッパン・フォームズ株式会社 | 非接触icモジュール |
US7364945B2 (en) * | 2005-03-31 | 2008-04-29 | Stats Chippac Ltd. | Method of mounting an integrated circuit package in an encapsulant cavity |
GB2425896A (en) * | 2005-05-04 | 2006-11-08 | Cnh Uk Ltd | Modular circuit board housing |
JP2007066960A (ja) * | 2005-08-29 | 2007-03-15 | Seiko Instruments Inc | 半導体パッケージ及び回路基板並びに半導体パッケージの製造方法 |
US7851257B2 (en) * | 2005-10-29 | 2010-12-14 | Stats Chippac Ltd. | Integrated circuit stacking system with integrated passive components |
JP2007123650A (ja) * | 2005-10-31 | 2007-05-17 | Matsushita Electric Works Ltd | 半導体装置 |
JP4422094B2 (ja) * | 2005-12-12 | 2010-02-24 | 三菱電機株式会社 | 半導体装置 |
TWI309079B (en) * | 2006-04-21 | 2009-04-21 | Advanced Semiconductor Eng | Stackable semiconductor package |
JP2007299961A (ja) * | 2006-04-28 | 2007-11-15 | Sharp Corp | 半導体装置、および半導体装置の製造方法 |
TW200812066A (en) * | 2006-05-30 | 2008-03-01 | Renesas Tech Corp | Semiconductor device and power source unit using the same |
JP4722795B2 (ja) * | 2006-08-31 | 2011-07-13 | 富士通株式会社 | 配線基板および電子部品モジュール |
DE102006056361B4 (de) * | 2006-11-29 | 2012-08-16 | Infineon Technologies Ag | Modul mit polymerhaltigem elektrischen Verbindungselement und Verfahren |
US7986023B2 (en) * | 2007-09-17 | 2011-07-26 | Infineon Technologies Ag | Semiconductor device with inductor |
WO2009113373A1 (ja) * | 2008-03-13 | 2009-09-17 | 日本電気株式会社 | 半導体装置 |
US7517726B1 (en) * | 2008-04-25 | 2009-04-14 | Shanghai Kaihong Technology Co., Ltd | Wire bonded chip scale package fabrication methods |
US8138590B2 (en) * | 2008-06-20 | 2012-03-20 | Stats Chippac Ltd. | Integrated circuit package system with wire-in-film encapsulation |
US7968979B2 (en) * | 2008-06-25 | 2011-06-28 | Stats Chippac Ltd. | Integrated circuit package system with conformal shielding and method of manufacture thereof |
-
2009
- 2009-12-15 JP JP2009284350A patent/JP5401292B2/ja active Active
-
2010
- 2010-12-06 US US12/926,709 patent/US7982303B2/en active Active
- 2010-12-14 CN CN201010593030.XA patent/CN102142404B/zh not_active Expired - Fee Related
-
2011
- 2011-06-08 US US13/067,548 patent/US8283770B2/en not_active Expired - Fee Related
-
2012
- 2012-09-15 US US13/620,799 patent/US8810021B2/en active Active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101185002A (zh) * | 2005-05-30 | 2008-05-21 | 皇家飞利浦电子股份有限公司 | 包括无线通信半导体芯片的组件 |
Also Published As
Publication number | Publication date |
---|---|
US8283770B2 (en) | 2012-10-09 |
US20130043558A1 (en) | 2013-02-21 |
CN102142404A (zh) | 2011-08-03 |
JP2011129584A (ja) | 2011-06-30 |
US8810021B2 (en) | 2014-08-19 |
JP5401292B2 (ja) | 2014-01-29 |
US20110143662A1 (en) | 2011-06-16 |
US20110241165A1 (en) | 2011-10-06 |
US7982303B2 (en) | 2011-07-19 |
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Legal Events
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP02 | Change in the address of a patent holder |
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|
CP02 | Change in the address of a patent holder | ||
CF01 | Termination of patent right due to non-payment of annual fee |
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|
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