JP2014150213A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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electrode
semiconductor chip
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semiconductor
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公一 中村
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Fujitsu Semiconductor Ltd
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    • H01L2224/29099—Material
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    • H01L2224/29299—Base material
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48108—Connecting bonding areas at different heights the connector not being orthogonal to a side surface of the semiconductor or solid-state body, e.g. fanned-out connectors, radial layout
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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Abstract

【課題】樹脂で覆われた半導体チップにその樹脂から一部が露出するように設ける突起状電極の高さが高くなるのを抑え、突起状電極の微細化、狭ピッチ化を図る。
【解決手段】半導体パッケージ１は、半導体チップ２０と、半導体チップ２０上に設けられた突起状のピラー電極２４と、半導体チップ２０及びピラー電極２４を覆う樹脂３０とを含む。樹脂３０は、凹部３１を有し、凹部３１の底面３１ａでピラー電極２４の先端部が樹脂３０から露出する。樹脂３０の凹部３１からピラー電極２４の先端部を露出させるようにすることで、ピラー電極２４が高くなるのを抑え、微細な或いは狭ピッチのピラー電極２４の形成を可能にする。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
半導体チップを備える半導体装置に関し、リードフレーム或いは回路基板に搭載された半導体チップを樹脂で封止する技術が知られている。このように樹脂で封止する半導体チップに、その樹脂から先端面が露出する突起状電極（ポスト、ピラー、柱状電極等とも称される）を設ける技術も知られている。更に、このように樹脂から先端面が露出する突起状電極を設けた半導体装置の上に、その露出する突起状電極を利用して、別の半導体チップをフリップチップ接続する技術も知られている。
また、半導体チップを備える半導体装置に関し、回路基板に半導体チップを内蔵する技術、内蔵される半導体チップ上に設けられた導電部、例えば突起状電極や配線を利用して、別の半導体チップをフリップチップ接続する技術が知られている。
特開２０１０−０２７８４８号公報 特開２００７−２５０９０６号公報 特開２０１０−０７３７７１号公報 特開２０１０−２８３０２１号公報
上記のように半導体チップを封止する樹脂から先端面が露出する突起状電極を設ける場合、半導体チップには、突起状電極の配設面側に設ける樹脂の厚みに応じ、その樹脂から先端面が露出するような高さの突起状電極を設けることを要する。
突起状電極は、例えばめっき法を用いて形成できるが、高さの高い突起状電極を設けようとすると、突起状電極の形成に長時間を要したり、突起状電極を設ける半導体チップ及びそれを備える半導体装置の製造コストや材料コストの増加を招いたりする場合がある。また、突起状電極の形成時にマスクとして用いるレジストの厚みが厚くなると、レジストに微細なパターンを形成することが難しくなり、微細な突起状電極を設けることができない、複数の突起状電極を狭ピッチで設けることができない、といったことが起こり得る。
本発明の一観点によれば、第１の基板と、前記第１の基板を覆う樹脂と、前記樹脂に設けられた凹部と、前記第１の基板上に設けられ、前記凹部の底面で前記樹脂から露出した部分を有する突起状の第１の電極とを含む半導体装置が提供される。
また、本発明の一観点によれば、第１の基板上に、突起状の第１の電極を形成する工程と、前記第１の基板を封止し、前記第１の電極の一部が露出する凹部を有する樹脂を形成する工程とを含む半導体装置の製造方法が提供される。
開示の技術によれば、樹脂から露出させる突起状電極が高くなるのを抑え、微細な或いは狭ピッチの突起状電極及びそのような突起状電極を備える半導体装置を、効率的に低コストで実現することが可能になる。
第１の実施の形態に係る半導体パッケージの一例を示す図である。 図１のＸ部の一例を示す図である。 図１のＸ部の別例を示す図である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その１）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その２）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その３）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その４）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その５）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その６）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その７）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その８）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その９）である。 第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図（その１０）である。 第１の実施の形態に係る半導体装置の一例を示す図である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その１）である。 第１の実施の形態に係る半導体装置の形成方法の一例を示す図（その２）である。 別形態の半導体装置の一例を説明する図（その１）である。 別形態の半導体装置の一例を説明する図（その２）である。 別形態の半導体装置の一例を説明する図（その３）である。 別形態の半導体装置の一例を説明する図（その４）である。 第２の実施の形態に係る半導体装置の一例を示す図（その１）である。 第２の実施の形態に係る半導体装置の一例を示す図（その２）である。 第２の実施の形態に係る半導体装置の第１の変形例を示す図である。 第２の実施の形態に係る半導体装置の第２の変形例を示す図である。 第３の実施の形態に係る半導体装置の一例を示す図（その１）である。 第３の実施の形態に係る半導体装置の一例を示す図（その２）である。 第３の実施の形態に係る半導体装置の第１の変形例を示す図である。 第３の実施の形態に係る半導体装置の第２の変形例を示す図である。 第４の実施の形態に係る半導体パッケージの一例を示す図である。 第４の実施の形態に係る半導体チップの一例を示す図である。 第４の実施の形態に係る半導体装置の一例を示す図である。 第５の実施の形態に係る半導体装置の一例を示す図である。 別形態の半導体装置の一例を示す図である。 第６の実施の形態に係る半導体装置の一例を示す図である。 第７の実施の形態に係る半導体装置の一例を示す図である。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態に係る半導体パッケージの一例を示す図である。尚、図１は第１の実施の形態に係る半導体パッケージの一例の断面模式図である。また、図２は図１のＸ部の一例を示す図である。
図１には、一例として、ＱＦＰ（Quad Flat Package）のような表面実装型の半導体パッケージ（半導体装置）１を図示している。図１に示す半導体パッケージ１は、リードフレーム１０、及びリードフレーム１０上に搭載された半導体チップ２０（半導体素子）を含む。リードフレーム１０及び半導体チップ２０は、樹脂３０で覆われている。
リードフレーム１０は、ダイボンドステージ１１及びリード端子１２を有している。リードフレーム１０には、金属材料、例えば、銅（Ｃｕ）又はＣｕを含む材料を用いることができる。このようなリードフレーム１０のダイボンドステージ１１上に、ダイボンド材４０を用いて半導体チップ２０が接着され、搭載されている。ダイボンド材４０には、エポキシ樹脂やポリイミド樹脂等の樹脂材料、銀（Ａｇ）等のフィラーを含む導電性ペースト、導電性シート等を用いることができる。
半導体チップ２０は、トランジスタ等の素子が形成された半導体基板２１と、その半導体基板２１上に形成され、トランジスタ等の素子に電気的に接続された導電部（配線、ビア）を含む配線層２２とを有している。配線層２２の表面には、配線層２２の内部の導電部に電気的に接続された、複数の電極パッド２３及び複数のピラー電極２４が設けられている。電極パッド２３は、配線層２２の外周部に設けられ、ピラー電極２４は、電極パッド２３が設けられる配線層２２の外周部よりも内側の領域に設けられている。
リードフレーム１０と、そのダイボンドステージ１１上に搭載された半導体チップ２０とは、リード端子１２と電極パッド２３がワイヤ５０で結線され、電気的に接続されている。ワイヤ５０には、Ｃｕ又はＣｕを主体とするワイヤ、アルミニウム（Ａｌ)又はＡｌを主体とするワイヤ等を用いることができる。
半導体チップ２０のピラー電極２４は、複数層の構造とすることができる。ピラー電極２４は、例えば、図２に示すように、配線層２２上に突出して設けられた電極部２４ａと、その電極部２４ａの上面に設けられた半田部２４ｂとを有する。電極部２４ａには、金属材料、例えば、Ｃｕ又はＣｕを含む材料を用いることができる。半田部２４ｂには、例えば、錫（Ｓｎ）のほか、Ｓｎを主成分とする半田材料、例えば、Ａｇ、インジウム（Ｉｎ）、鉛（Ｐｂ）を含有するＳｎ−Ａｇ、Ｓｎ−Ｉｎ−Ａｇ、Ｓｎ−Ｐｂを用いることができる。
尚、ここでは電極部２４ａ上に半田部２４ｂを設ける場合を例示したが、電極部２４ａ上には、半田以外の導電材料を用いた層を設けることもできる。また、ピラー電極２４は、電極部２４ａ上に半田部２４ｂを設けない構造とすることもできる。
樹脂３０は、リード端子１２の一部を除くリードフレーム１０、リードフレーム１０上に搭載された半導体チップ２０、及びリードフレーム１０と半導体チップ２０とを接続するワイヤ５０を覆うように設けられている。樹脂３０には、封止樹脂として利用される材料、例えば、エポキシ樹脂等の樹脂材料、シリカ等の非導電性フィラーを含む樹脂材料を用いることができる。樹脂３０には、樹脂材料のみの場合のほか、樹脂材料に非導電性フィラーを含有させた樹脂組成物である場合が含まれるものとする。
樹脂３０には、半導体チップ２０のピラー電極２４が設けられた領域の上方に、凹部３１が設けられている。凹部３１は、その底面３１ａで、ピラー電極２４の少なくとも上面が樹脂３０から露出するように、設けられている。例えば、図２に示すように、底面３１ａで、ピラー電極２４の半田部２４ｂの上面及び側面が樹脂３０から露出するように、凹部３１が設けられる。
ピラー電極２４の外側の電極パッド２３とリード端子１２とを接続するワイヤ５０は、このような凹部３１を有する樹脂３０で覆われている。樹脂３０で覆われるワイヤ５０は、その上端が、凹部３１の底面３１ａよりも高い位置、或いはピラー電極２４よりも高い位置となり得る。樹脂３０に凹部３１を設けることで、ワイヤ５０を樹脂３０で覆いながら、比較的高さの低いピラー電極２４を設けることが可能になっている。
尚、樹脂３０には、次の図３に示すような凹部３１を設けることもできる。
図３は図１のＸ部の別例を示す図である。
樹脂３０には、図３（Ａ）に示すように、凹部３１の底面３１ａで、ピラー電極２４の半田部２４ｂの上面のみが露出するように、凹部３１を設けることもできる。このほか、樹脂３０には、図３（Ｂ）に示すように、凹部３１の底面３１ａで、ピラー電極２４の半田部２４ｂと電極部２４ａの一部の側面が露出するように、凹部３１を設けることもできる。
また、ピラー電極２４を、半田部２４ｂを設けない構造とする場合には、図３（Ｃ）又は図３（Ｄ）に示すように凹部３１を設けることができる。即ち、図３（Ｃ）に示すように、凹部３１の底面３１ａで、電極部２４ａの上面のみが露出するように、樹脂３０に凹部３１を設けることができる。このほか、図３（Ｄ）に示すように、凹部３１の底面３１ａで、電極部２４ａの上面と一部の側面が露出するように、樹脂３０に凹部３１を設けることもできる。
上記のような半導体パッケージ１は、例えば、以下のような方法で形成することができる。
図４〜図１３は第１の実施の形態に係る半導体パッケージの形成方法の一例を示す図である。
まず、半導体チップ２０の形成方法の一例について、図４〜図９を参照して説明する。
図４に示すように、トランジスタ等の素子が形成された半導体基板２１上に、その素子に電気的に接続された導電部（配線、ビア）を含む配線層２２を形成した基板２０ａを準備する。ここでは一例として、基板２０ａに、後述のダイシング工程（図９）で半導体チップ２０として個片化される構造部（個々の半導体チップ２０に相当する構造部）が複数含まれているものとする。尚、基板２０ａは、１つ分の半導体チップ２０に相当する構造部のみが含まれた構成とすることもできる。準備された基板２０ａの配線層２２上に、例えばスパッタ法を用いて、シード層２５を形成する。次いで、レジスト材料を塗布し、その露光及び現像を行って、ピラー電極２４を形成する領域に開口部２６ａを設けたレジスト２６を形成する。
レジスト２６の形成後、図５に示すように、その開口部２６ａ内に、めっき法を用いてＣｕ等の金属材料を堆積し、電極部２４ａを形成する。更に、図５に示すように、形成した電極部２４ａの上に、めっき法を用いて半田材料を堆積し、半田部２４ｂを形成する。尚、ピラー電極２４に半田部２４ｂを設けない場合には、この図５に示すような半田部２４ｂの形成工程を省略すればよい。
電極部２４ａ及び半田部２４ｂの形成後、図６に示すように、レジスト２６を除去する。そして、レジスト２６の除去後に露出するシード層２５をエッチングで除去し、図７に示すようなピラー電極２４を形成した基板２０ａを得る。
このようにして基板２０ａにピラー電極２４を形成した後、図８に示すように、基板２０ａを、その半導体基板２１側から研磨し、薄型化する（バックグラインド）。その後、基板２０ａを所定の位置（個々の半導体チップ２０に相当する構造部の周囲の位置）でダイシングし、図９に示すような個々の半導体チップ２０に個片化する。
このようにして、ピラー電極２４を設けた半導体チップ２０を得る。
続いて、半導体チップ２０を用いた半導体パッケージ１の形成方法の一例について、図１０〜図１３を参照して説明する。
上記図９の工程で得られた半導体チップ２０を、図１０に示すように、その半導体基板２１側をリードフレーム１０のダイボンドステージ１１に向けて、ダイボンドステージ１１上にダイボンド材４０を用いて搭載する。
半導体チップ２０をリードフレーム１０上に搭載した後、図１１に示すように、半導体チップ２０の電極パッド２３とリードフレーム１０のリード端子１２とをワイヤ５０で結線する。
そして、ワイヤ５０で結線した後、ピラー電極２４の所定部位が露出するような凹部３１を有する樹脂３０を形成する。このような凹部３１を有する樹脂３０は、例えば、図１２又は図１３に示すような方法を用いて形成することができる。
図１２に示す方法では、まず図１２（Ａ）に示すように、リード端子１２の一部を除くリードフレーム１０、リードフレーム１０上に搭載された半導体チップ２０、及びリードフレーム１０と半導体チップ２０とを接続するワイヤ５０を覆う樹脂３０を形成する。この図１２（Ａ）の工程では、金型を用いたモールド成型により、半導体チップ２０のピラー電極２４の全体が覆われるように、樹脂３０を形成する。次いで、図１２（Ｂ）に示すように、半導体チップ２０のピラー電極２４が設けられた領域に対応する樹脂３０の部分にレーザー３００を照射する。レーザー３００には、ＹＡＧ（Yttrium Aluminum Garnet）レーザー等を用いることができる。樹脂３０へのレーザー３００の照射により、図１２（Ｃ）に示すように、その照射部分の樹脂３０を除去し、ピラー電極２４の所定部位を露出させる。
また、図１３に示す方法では、図１３（Ａ）に示すように、モールド成型に用いる金型２００（上型２１０及び下型２２０）の上型２１０に、樹脂３０に設ける凹部３１に対応した凸部２１１を設ける。凸部２１１の高さは、ピラー電極２４の高さに基づいて設定する。モールド成型の際、上型２１０の内面（凸部２１１を設けた面）にはリリースフィルム２３０を設け、このリリースフィルム２３０をピラー電極２４に接触させて、モールド成型を行う。このようにすることで、図１３（Ｂ）に示すように、リリースフィルム２３０を設けた上型２１０と下型２２０から取り出される半導体パッケージ１の樹脂３０には、ピラー電極２４の上面が露出する凹部３１が設けられるようになる。金型２００を用いたモールド成型後のピラー電極２４の上面に樹脂３０が付着する場合には、前述のようなレーザー３００の照射を行って、ピラー電極２４の上面を露出させるようにしてもよい。また、金型２００を用いたモールド成型後の樹脂３０に、前述のようなレーザー３００の照射を行って、ピラー電極２４の上面と側面の一部を露出させるようにしてもよい。
ピラー電極２４を、Ｃｕ等の電極部２４ａ上に半田部２４ｂを設けた構造とする場合には、レーザー３００の照射（図１２）や凸部２１１の接触（図１３）が電極部２４ａに与え得るダメージを、半田部２４ｂによって抑えることが可能になる。ピラー電極２４に半田部２４ｂを設けることで、電極部２４ａへのダメージを抑えて、凹部３１を有する樹脂３０を形成することが可能になる。
上記のようにして、ピラー電極２４の所定部位が露出するような凹部３１を有する樹脂３０を形成し、半導体パッケージ１を得る。尚、このように凹部３１を有する樹脂３０を形成した後、樹脂３０から露出するリード端子１２に半田等のめっき処理を施すようにしてもよい。
上記の半導体パッケージ１では、半導体チップ２０の電極パッド２３から一定の高さでリード端子１２に結線されるワイヤ５０を樹脂３０で覆い、その樹脂３０に凹部３１を設けて、その底面３１ａでピラー電極２４の上面又は上端部を樹脂３０から露出させる。これにより、樹脂３０に凹部３１を設けずに、樹脂３０から露出するような高さのピラー電極を設ける場合に比べて、高さの低いピラー電極２４を設けることが可能になる。
ピラー電極２４は、上記のように、半導体チップ２０の配線層２２上に、めっき法を用いて形成することができる。形成するピラー電極２４を低くすることで、ピラー電極２４のめっき時間の短縮、ピラー電極２４を設ける半導体チップ２０の形成に要するコスト（製造コスト、材料コスト）の低減を図ることが可能になる。更に、このような半導体チップ２０を備える半導体パッケージ１の形成に要するコストの低減を図ることが可能になる。また、ピラー電極２４の形成時にマスクとして用いるレジスト２６を薄くすることができるため、レジスト２６に微細なパターンを形成することが可能になり、微細なピラー電極２４を設けたり、狭ピッチのピラー電極２４を設けたりすることが可能になる。
半導体パッケージ１には、その樹脂３０の凹部３１に露出するピラー電極２４を利用して、更に別の半導体チップを実装することができる。
図１４は第１の実施の形態に係る半導体装置の一例を示す図である。尚、図１４は第１の実施の形態に係る半導体装置の一例の断面模式図である。
図１４に示す半導体装置１Ａは、半導体チップ２０を内蔵する半導体パッケージ１、及び半導体パッケージ１に実装された半導体チップ６０（半導体素子）を有している。ここでは一例として、半導体パッケージ１に内蔵される半導体チップ２０の平面サイズよりも大きな平面サイズを有する半導体チップ６０を実装する場合について述べる。
半導体チップ６０は、トランジスタ等の素子が形成された半導体基板６１と、その半導体基板６１上に形成され、トランジスタ等の素子に電気的に接続された導電部（配線、ビア）を含む配線層６２とを有している。配線層６２の表面には、配線層６２の内部の導電部に電気的に接続された複数のピラー電極６４が設けられている。ピラー電極６４は、半導体パッケージ１に内蔵された半導体チップ２０のピラー電極２４に対応する位置に、設けられている。ピラー電極６４は、半導体チップ２０のピラー電極２４と同様の構造を採り得る。即ち、ピラー電極６４は、Ｃｕ等を用いた電極部を有する構造、電極部とその上に設けられた半田部等を有する構造とすることができる。
半導体チップ６０は、そのピラー電極６４の配設面を樹脂３０の凹部３１側に向けて配置され、ピラー電極６４が凹部３１のピラー電極２４に接合されて、半導体チップ２０と電気的に接続（フリップチップ接続）されている。半導体パッケージ１と半導体チップ６０の間には、アンダーフィル材７０（絶縁層）が充填されている。アンダーフィル材７０には、エポキシ樹脂等の樹脂材料を用いることができる。
半導体装置１Ａにおいて、例えば、半導体パッケージ１内に設ける半導体チップ２０は、論理回路を組み込んだロジックチップとすることができ、半導体パッケージ１上に実装する半導体チップ６０は、情報を記憶するメモリチップとすることができる。このような半導体装置１Ａでは、ロジックチップとメモリチップが短距離で接続されるため、例えば、ロジックチップを内蔵する半導体パッケージとメモリチップとをそれぞれ回路基板上に実装したような形態に比べて、より高速の動作を実現することが可能になる。更に、そのような形態に比べて、回路基板上の実装面積の縮小化、或いは用いる回路基板の縮小化を図ることが可能になる。また、半導体装置１Ａでは、ＳｏＣ（System on a Chip）のようにロジック部とメモリ部を混載するようなものに比べて、同機能を有するデバイスを簡便に実現することができ、メモリチップの変更等にも柔軟に対応することができる。
上記のような半導体装置１Ａは、例えば、以下のような方法で形成することができる。
図１５及び図１６は第１の実施の形態に係る半導体装置の形成方法の一例を示す図である。
まず図１５に示すように、半導体パッケージ１の凹部３１の配設面側に、ピラー電極６４を凹部３１側に向けて半導体チップ６０を配置し、ピラー電極６４を凹部３１のピラー電極２４に接合する。
例えば、ピラー電極２４がＣｕ等の電極部（２４ａ）とその上の半田部（２４ｂ）とを有し、ピラー電極６４も同様にＣｕ等の電極部とその上の半田部とを有する場合には、ピラー電極２４の電極部とピラー電極６４の電極部が双方の半田部で接合される。ピラー電極２４とピラー電極６４のいずれか一方にのみ半田部が設けられている場合には、その半田部を介してピラー電極２４の電極部とピラー電極６４の電極部が接合される。ピラー電極２４とピラー電極６４のいずれにも半田部が設けられていない場合には、ピラー電極２４の電極部とピラー電極６４の電極部が直接接合される。
半田部を設けたピラー電極２４及びピラー電極６４を接合する際には、フラックスを用いたリフロー処理を行う。リフロー処理後、フラックス洗浄を行う。
ピラー電極６４は、ピラー電極２４と接合した時に、半導体チップ６０と半導体パッケージ１の間に所定のギャップＧが確保されるような高さで、予め形成される。
ピラー電極２４とピラー電極６４を接合した後は、図１６に示すように、半導体チップ６０と半導体パッケージ１の間に、ディスペンサ７１を用いてアンダーフィル材７０を導入する。アンダーフィル材７０の導入後、所定の温度、雰囲気でキュア処理を行う。
ピラー電極２４及びピラー電極６４を適切な高さで形成し、所定のギャップＧが確保されるようにしておくことで、アンダーフィル材７０を、半導体チップ６０と半導体パッケージ１の間に、未充填領域の発生を抑えて、十分に充填することができる。また、このように凹部３１内で接合されるピラー電極２４及びピラー電極６４を適切な高さで形成しておくことで、半導体チップ６０を実装することによる半導体装置１Ａの大型化（高さの増大）を抑えることができる。
半導体パッケージ１の樹脂３０から露出するリード端子１２には、半田等のめっき処理が施される。尚、リード端子１２のめっき処理は、図１６に示したようなアンダーフィル材７０の導入及びキュア処理後に行うことができるほか、上記図１２又は図１３に示したような凹部３１を有する樹脂３０の形成後に行うこともできる。
また、凹部３１を有する樹脂３０の形成後、適当なタイミングで（例えば、樹脂３０の形成後、アンダーフィル材７０の導入及びキュア処理後、めっき処理後等）、樹脂３０から露出するリード端子１２の切断、折り曲げ（トリム・アンド・フォーム工程）を行う。尚、図１５及び図１６では、便宜上、リード端子１２を折り曲げた状態を図示している。
ここで、上記のような半導体装置１Ａとの比較のため、別形態の半導体装置について述べる。
図１７は別形態の半導体装置の一例を説明する図である。尚、図１７は別形態の半導体装置の一例の断面模式図である。
まず、図１７に示すように、リード端子１２にワイヤボンディングする半導体チップ２０と、その半導体チップ２０にバンプ１６４を用いてフリップチップ接続する半導体チップ６０とを、共に樹脂３０内に収容しようとする場合を考える。
この場合、リードフレーム１０上への半導体チップ２０の搭載後、その上に平面サイズがより大きい半導体チップ６０をフリップチップ接続してしまうと、電極パッド２３が半導体チップ６０で覆われ、ワイヤ５０（図１７に点線で図示）を接続することができなくなる。
リードフレーム１０上への半導体チップ２０の搭載後、先にワイヤ５０を接続し、それから半導体チップ６０をフリップチップ接続する方法もあるが、この方法では、半導体チップ６０を半導体チップ２０に実装することができない場合が起こり得る。例えば、半導体チップ６０のバンプ１６４が狭ピッチで、そのサイズが小さい場合には、たとえワイヤ５０を低ループ化しても、半導体チップ６０がワイヤ５０に干渉し、バンプ１６４を半導体チップ２０に接続することができなくなる場合がある。
図１８〜図２０は更に別形態の半導体装置の一例を説明する図である。尚、図１８は別形態の半導体装置の一例の断面模式図、図１９及び図２０は別形態の半導体装置の一例の部分断面模式図である。
図１８に示す半導体装置１００は、半導体パッケージ１１０、及びその上に実装された半導体チップ６０を含む。
半導体パッケージ１１０は、リード端子１２の一部を除くリードフレーム１０、リードフレーム１０上に搭載された半導体チップ２０、及びリードフレーム１０と半導体チップ２０とを接続するワイヤ５０が樹脂１３０で覆われた構造を有している。この半導体パッケージ１１０の樹脂１３０には、上記の半導体パッケージ１のような凹部３１は設けられていない。半導体チップ２０には、このような樹脂１３０の表面に露出するような、比較的高さの高いピラー電極１２４が設けられている。
半導体パッケージ１１０は、例えば、次のような手順で形成される。まず、リードフレーム１０、及びピラー電極１２４を設けた半導体チップ２０をそれぞれ準備する。次いで、半導体チップ２０をリードフレーム１０のダイボンドステージ１１上にダイボンド材４０を用いて搭載し、電極パッド２３とリード端子１２をワイヤ５０で結線する。そして、ピラー電極１２４の上面が露出するように樹脂１３０を形成する。樹脂１３０は、モールド成型により形成することができる。成型後の樹脂１３０にレーザー加工を行い、ピラー電極１２４の上面を露出させてもよい。
上記のような半導体パッケージ１１０の上に、その半導体チップ２０よりも平面サイズの大きい半導体チップ６０が、バンプ１６４とピラー電極１２４が接合されて、フリップチップ接続されている。
このような半導体装置１００では、半導体パッケージ１１０上に半導体チップ６０が実装されるため、上記図１７について述べたような、ワイヤ５０の接続ができない、半導体チップ６０を実装できない、といった不具合を回避することが可能になる。
しかし、この半導体装置１００では、半導体チップ２０の上方にワイヤ５０を覆うことのできる厚みの樹脂１３０が設けられるため、この厚みの樹脂１３０を貫通する高さのピラー電極１２４を半導体チップ２０に形成することを要する。例えば、図１９に示すワイヤ５０の高さＨ１が１００μｍ〜１３０μｍである場合、ワイヤ５０を覆うために、半導体チップ２０上の樹脂１３０の高さＨ２は１００μｍ〜１５０μｍになる。従って、半導体チップ２０には、その上の樹脂１３０を貫通する高さ１００μｍ〜１５０μｍのピラー電極１２４を形成することになるが、このような高さのピラー電極１２４をめっき法で形成する場合には、その形成に比較的長時間を要してしまう。更に、このような高さのピラー電極１２４をめっき法で形成する場合には、マスクとなるレジストも厚くすることになるため、レジストに微細なパターンを形成することが難しく、微細な或いは狭ピッチのピラー電極１２４を形成することが難しくなる。
また、半導体装置１００では、半導体パッケージ１１０と半導体チップ６０の間に、ディスペンサ７１を用いて十分なアンダーフィル材７０を充填することができない場合がある。例えば、図２０に示すピラー電極１２４のピッチＰが１００μｍ以下といった値になると、半導体チップ６０のバンプ１６４のサイズが小さくなり、半導体チップ６０と半導体パッケージ１１０のギャップＧも小さくなる。このようにギャップＧが小さくなると、半導体チップ６０の脇から内側へのアンダーフィル材７０を導入することが難しくなり、アンダーフィル材７０の充填が不十分となって、半導体チップ６０と半導体パッケージ１１０の接続強度の低下を招く可能性がある。
これに対し、上記図１４に示した半導体装置１Ａは、その半導体パッケージ１が、半導体チップ２０に接続されたワイヤ５０を樹脂３０で覆いつつ、ピラー電極２４の配設領域に凹部３１を設け、その底面３１ａでピラー電極２４を樹脂３０から露出させる。そして、半導体チップ６０のピラー電極６４を、半導体パッケージ１側のピラー電極２４に接合し、半導体チップ６０と半導体パッケージ１の間にアンダーフィル材７０を充填する。
樹脂３０に凹部３１を設けることで、高さの低いピラー電極２４を設けることができ、高さの高いピラー電極を設けることなくワイヤ５０を樹脂３０で覆うことができる。高さの低いピラー電極２４を設けることができるため、微細な或いは狭ピッチのピラー電極２４を、効率的に低コストで形成することが可能になる。
また、半導体装置１Ａでは、半導体チップ６０のピラー電極６４と半導体パッケージ１のピラー電極２４との接合部が凹部３１内になる。半導体装置１Ａの高さが高くなるのを抑えつつ、半導体チップ６０と半導体パッケージ１の間に所定のギャップＧを確保することができ、アンダーフィル材７０を十分に充填することが可能になる。
次に、第２の実施の形態について説明する。
半導体装置１Ａに用いる半導体パッケージ１の樹脂３０には、上記のような凹部３１のほか、凹部３１に連通する溝を設けてもよい。
図２１及び図２２は第２の実施の形態に係る半導体装置の一例を示す図である。尚、図２１は第２の実施の形態に係る半導体装置の一例の平面模式図、図２２は図２１のＬ１−Ｌ１断面模式図である。
図２１及び図２２に示す半導体装置１Ｂは、半導体パッケージ１の樹脂３０に、凹部３１のほか、その凹部３１に連通する溝３２（ここでは一例として２つの溝３２）が設けられている点で、上記第１の実施の形態に係る半導体装置１Ａと相違する。
溝３２は、凹部３１から、半導体パッケージ１上に実装される半導体チップ６０の外側まで延びるように、設けられている。ここでは、半導体チップ６０の４箇所のコーナーのうち、２箇所のコーナーに向かって、凹部３１から延びる溝３２を例示している。溝３２は、例えば、凹部３１と同じ深さで、半導体パッケージ１内の半導体チップ２０とリードフレーム１０とを接続するワイヤ５０を避けるように、樹脂３０に設けられる。この場合、溝３２は、その底面３２ａがワイヤ５０の上端よりも深い位置になるように、設けることができる。
溝３２は、上記図１２又は図１３に例示したような方法で形成される凹部３１と共に、樹脂３０に形成することができる。即ち、上記図１２の例に従い、モールド成型後の樹脂３０の、凹部３１を形成する部分、及び溝３２を形成する部分に対してレーザー３００を照射し、凹部３１及び溝３２を形成する。或いは、上記図１３の例に従い、形成する凹部３１に対応した凸部２１１と、形成する溝３２に対応した凸部とを設けた金型２００を用いてモールド成型を行い、凹部３１及び溝３２を形成する。
溝３２は、半導体パッケージ１上に半導体チップ６０を実装した後、即ちピラー電極２４とピラー電極６４を接合した後に、半導体パッケージ１と半導体チップ６０の間にアンダーフィル材７０を導入する際の導入口として用いることができる。アンダーフィル材７０を導入する際は、半導体チップ６０の外側にはみ出した溝３２の部分から、ディスペンサ７１を用いて、溝３２、凹部３１へとアンダーフィル材７０を導入する。
アンダーフィル材７０の導入は、２つの溝３２から同時に又は順に、行うことができる。２方向からアンダーフィル材７０を導入することで、例えば、半導体パッケージ１と半導体チップ６０の間でのアンダーフィル材７０の流れを調整し、未充填領域の発生を抑えることが可能になる。また、一方の溝３２からアンダーフィル材７０の導入を行い、他方の溝３２は、そこにアンダーフィル材７０が流れ出してくるか否かで、半導体パッケージ１と半導体チップ６０の間にアンダーフィル材７０が充填されたか否かを確認するのに用いることもできる。
このようにして溝３２からアンダーフィル材７０を導入することで、半導体パッケージ１と半導体チップ６０の間に、未充填領域の発生を抑えて十分にアンダーフィル材７０を充填することができる。
アンダーフィル材７０は、凹部３１のほか、半導体チップ６０の下の溝３２にも充填される。そのため、半導体チップ６０と半導体パッケージ１を強固に接着し、半導体パッケージ１と半導体チップ６０の接続信頼性に優れた半導体装置１Ｂを実現することが可能になる。
また、凹部３１へのアンダーフィル材７０の導入を、溝３２を用いて行うことができるため、半導体パッケージ１と半導体チップ６０の間のギャップＧを狭めることも可能である。そのため、ピラー電極２４及びピラー電極６４の高さを低くし、半導体パッケージ１及び半導体チップ６０の形成の効率化、低コスト化を図ることも可能になる。
尚、樹脂３０に設ける溝３２は、必ずしも凹部３１と同じ深さであることを要しない。
図２３は第２の実施の形態に係る半導体装置の第１の変形例を示す図である。尚、図２３は第２の実施の形態に係る半導体装置の変形例の断面模式図であって、図２１のＬ１−Ｌ１線の位置に相当する断面模式図である。
半導体装置１Ｂが備える半導体パッケージ１の樹脂３０には、図２３に示すように、凹部３１よりも浅い溝３２を設けることもできる。この場合、溝３２は、例えば、その底面３２ａがワイヤ５０（便宜上、図２３に点線で図示）の上端よりも浅い位置になるように、設けることができる。尚、底面３２ａがワイヤ５０の上端よりも浅い位置になるような溝３２を設ける場合には、ワイヤ５０の位置によらずに溝３２を設けても、ワイヤ５０が樹脂３０から露出することがなく、ワイヤ５０が樹脂３０内に収まる。
溝３２は、上記同様、図１２又は図１３の例に従い、凹部３１及び溝３２を形成する各々の領域に対するレーザー３００の照射、又は凹部３１及び溝３２の各々に対応した凸部を有する金型２００を用いたモールド成型によって、樹脂３０に形成することができる。
図２３に示すような半導体装置１Ｂでは、樹脂３０に設けられる一定深さの凹部３１によってピラー電極２４の高さが高くなるのが抑えられると共に、ワイヤ５０が樹脂３０内に収められ、凹部３１よりは浅い溝３２からアンダーフィル材７０が導入される。凹部３１よりも浅い溝３２を設けた場合でも、溝３２から半導体パッケージ１と半導体チップ６０の間に十分にアンダーフィル材７０を充填し、半導体パッケージ１と半導体チップ６０の接続信頼性に優れた半導体装置１Ｂを実現することが可能である。
また、樹脂３０に設ける溝３２の数は、上記のような２つに限定されるものではない。
図２４は第２の実施の形態に係る半導体装置の第２の変形例を示す図である。尚、図２４（Ａ）〜図２４（Ｃ）は第２の実施の形態に係る半導体装置の各変形例の平面模式図である。
樹脂３０には、図２４（Ａ）に示すように、凹部３１から、半導体チップ６０の１箇所のコーナーに向かって、半導体チップ６０の外側まで延びる溝３２を設けることもできる。この１つの溝３２からアンダーフィル材７０を導入する。
また、樹脂３０には、図２４（Ｂ）に示すように、凹部３１から、半導体チップ６０の３箇所のコーナーに向かって、半導体チップ６０の外側まで延びる３つの溝３２を設けることもできる。樹脂３０には、図２４（Ｃ）に示すように、凹部３１から、半導体チップ６０の４箇所のコーナーに向かって、半導体チップ６０の外側まで延びる４つの溝３２を設けることもできる。３つ又は４つの溝３２を設けることで、複数方向からアンダーフィル材７０を導入し、その流れを調整して未充填領域の発生を抑えるようにしたり、一部の溝３２をアンダーフィル材７０が充填されたか否かの確認に用いたりすることができる。
次に、第３の実施の形態について説明する。
図２５及び図２６は第３の実施の形態に係る半導体装置の一例を示す図である。尚、図２５は第３の実施の形態に係る半導体装置の一例の平面模式図、図２６は図２５のＬ２−Ｌ２断面模式図である。
図２５及び図２６に示す半導体装置１Ｃは、凹部３１に連通する溝３２が、凹部３１から半導体チップ６０の辺（ここでは一例として四辺のうちの一辺）に向かってその外側まで延びるように設けられている点で、上記第２の実施の形態に係る半導体装置１Ｂと相違する。
半導体装置１Ｃの場合、溝３２は、例えば、凹部３１と同じ深さで、その底面３２ａがワイヤ５０の上端よりも浅い位置になるように、設けられる。このような深さで溝３２を設けることで、ワイヤ５０は樹脂３０内に収まる。溝３２は、上記第２の実施の形態で述べたのと同様に、凹部３１と共に、レーザー３００の照射又は溝３２に対応した凸部を有する金型２００を用いたモールド成型によって、樹脂３０に形成することができる。
アンダーフィル材７０は、実装後（ピラー電極２４とピラー電極６４を接合後）の半導体パッケージ１と半導体チップ６０の間に、半導体チップ６０の辺の外側にはみ出した溝３２の部分から、ディスペンサ７１を用いて導入される。半導体装置１Ｃでは、半導体パッケージ１の樹脂３０に、実装される半導体チップ６０の辺に対応して溝３２が設けられていることで、１回で多量のアンダーフィル材７０を導入することができる。そのため、半導体パッケージ１と半導体チップ６０の間に、効率的にアンダーフィル材７０を充填することができる。
アンダーフィル材７０は、凹部３１と半導体チップ６０の辺に対応した溝３２に充填される。そのため、半導体チップ６０と半導体パッケージ１を強固に接着し、半導体チップ６０と半導体パッケージ１の接続信頼性に優れた半導体装置１Ｃを実現することが可能になる。
また、溝３２を用いて凹部３１にアンダーフィル材７０を導入することができるため、半導体パッケージ１と半導体チップ６０の間のギャップＧを狭めることも可能になる。
尚、樹脂３０に設ける溝３２は、必ずしも凹部３１と同じ深さであることを要しない。
図２７は第３の実施の形態に係る半導体装置の第１の変形例を示す図である。尚、図２７は第３の実施の形態に係る半導体装置の変形例の断面模式図であって、図２５のＬ２−Ｌ２線の位置に相当する断面模式図である。
半導体チップ６０の辺に対応して設ける溝３２は、図２７に示すように、凹部３１よりも浅く、溝３２の底面３２ａがワイヤ５０の上端よりも浅い位置になるように、設けることもできる。このような深さで溝３２を設けることで、凹部３１の深さを深くしつつ、ワイヤ５０を樹脂３０内に収めることができる。
溝３２は、上記同様、図１２又は図１３の例に従い、凹部３１及び溝３２を形成する各々の領域に対するレーザー３００の照射、又は凹部３１及び溝３２の各々に対応した凸部を有する金型２００を用いたモールド成型によって、樹脂３０に形成することができる。
図２７に示すような半導体装置１Ｃでは、溝３２よりも深く凹部３１を形成することができるため、ピラー電極２４の高さが高くなるのを抑えることができる。
半導体装置１Ｃでは、樹脂３０に設けられる一定深さの凹部３１によってピラー電極２４の高さが高くなるのが抑えられると共に、ワイヤ５０が樹脂３０内に収められ、凹部３１よりは浅い、幅広の溝３２からアンダーフィル材７０が導入される。凹部３１よりも浅い溝３２を設けた場合でも、幅広の溝３２から半導体パッケージ１と半導体チップ６０の間に十分且つ効率的にアンダーフィル材７０を充填し、接続信頼性に優れた半導体装置１Ｃを実現することができる。
尚、樹脂３０に設ける溝３２は、必ずしもその底面３２ａがワイヤ５０の上端よりも浅い位置になるように設けられることを要しない。
図２８は第３の実施の形態に係る半導体装置の第２の変形例を示す図である。尚、図２８は第３の実施の形態に係る半導体装置の変形例の断面模式図である。
半導体チップ６０の辺に対応して設ける溝３２は、図２８に示すように、その底面３２ａがワイヤ５０の上端よりも深い位置になるような深さで形成することもできる。この場合、溝３２内では、ワイヤ５０の一部が樹脂３０から露出するようになる。このような深さの溝３２は、上記図１２に示したようなレーザー３００を照射する方法を用いて形成することができる。
半導体パッケージ１と半導体チップ６０の実装後（ピラー電極２４とピラー電極６４を接合後）には、このような溝３２から凹部３１へとアンダーフィル材７０が導入される。この時、溝３２内で樹脂３０から露出するワイヤ５０の部分は、アンダーフィル材７０で覆われるようになるため、ワイヤ５０が樹脂３０から露出することによる電気的な不具合は生じない。
次に、第４の実施の形態について説明する。
図２９は第４の実施の形態に係る半導体パッケージの一例を示す図である。尚、図２９は第４の実施の形態に係る半導体パッケージの一例の平面模式図である。
半導体パッケージ１には、図２９に示すように、ピラー電極２４が設けられる領域（内側領域）の外側（外側領域）に、ピラー電極２４とは異なる平面形状を有するピラー電極２７を設けることができる。ピラー電極２７は、上記図４〜図９の例に従い、内側領域のピラー電極２４と共に、半導体チップ２０に形成することができる。
外側領域のピラー電極２７は、半導体パッケージ１上に半導体チップ６０を実装する際のアライメントマークとして用いることができる。ピラー電極２７をアライメントマークとして用いることで、半導体パッケージ１上に半導体チップ６０を実装する際、内側領域で対向する互いのピラー電極２４とピラー電極６４を精度良く接合することが可能になる。
尚、図２９には、樹脂３０に溝３２を設けない半導体パッケージ１を例示している。アライメントマークとして用いるピラー電極２７は、実装する半導体チップ６０のコーナーに対応して樹脂３０に溝３２を設けた半導体パッケージ１、実装する半導体チップ６０の辺に対応して樹脂３０に溝３２を設けた半導体パッケージ１にも適用可能である。
図３０は第４の実施の形態に係る半導体チップの一例を示す図、図３１は第４の実施の形態に係る半導体装置の一例を示す図である。尚、図３０は第４の実施の形態に係る半導体チップの一例のピラー電極側から見た平面模式図、図３１は第４の実施の形態に係る半導体装置の一例のアライメントマークを通る線に沿った断面模式図である。
半導体パッケージ１、例えば上記図２９のような半導体パッケージ１上に実装する半導体チップ６０には、図３０に示すように、ピラー電極６４が設けられる領域（内側領域）の外側（外側領域）に、ピラー電極６４とは異なる平面形状を有するピラー電極６７を設けることができる。例えば、上記図２９のように半導体パッケージ１にアライメントマークとして設けたピラー電極２７に対応する位置に、ピラー電極２７と同じ形状のピラー電極６７を設ける。
ピラー電極６７は、半導体チップ６０を半導体パッケージ１上に実装する際のアライメントマークとして用いることができる。即ち、図３１に示すように、外側領域のピラー電極２７とピラー電極６７の位置を合わせるようにして半導体パッケージ１上に半導体チップ６０を配置し、内側領域で対向する互いのピラー電極２４とピラー電極６４を接合する。ピラー電極２７及びピラー電極６７をアライメントマークとして用いることで、内側領域の互いのピラー電極２４とピラー電極６４を精度良く接合することが可能になる。
更に、図３１に示すように、外側領域にアライメントマークとして設けたピラー電極２７とピラー電極６７を接合することにより、これらを補強部として用い、半導体パッケージ１と半導体チップ６０をより強固に接合することが可能になる。
半導体パッケージ１と半導体チップ６０の接合後は、それらの間にアンダーフィル材７０が充填され、半導体装置１Ｄが形成される。
次に、第５の実施の形態について説明する。
図３２は第５の実施の形態に係る半導体装置の一例を示す図である。尚、図３２は第５の実施の形態に係る半導体装置の一例の断面模式図である。
図３２に示す半導体装置１Ｅは、半導体パッケージ１に、それに内蔵される半導体チップ２０よりも平面サイズの小さい半導体チップ６０が実装されている点で、上記第１の実施の形態に係る半導体装置１Ａと相違する。
半導体装置１Ｅは、リードフレーム１０のダイボンドステージ１１上に半導体チップ２０を搭載した後、電極パッド２３とリード端子１２をワイヤ５０で結線し、凹部３１を有する樹脂３０を形成し、半導体チップ６０をフリップチップ接続することで形成される。
この図３２に示す半導体装置１Ｅの半導体チップ６０には、半導体パッケージ１の半導体チップ２０のピラー電極２４に対応する位置に、半田ボール等のバンプ６５が設けられている。半導体パッケージ１の樹脂３０には、半導体チップ６０よりも大きな凹部３１が設けられている。半導体チップ６０は、バンプ６５が凹部３１のピラー電極２４に接合されて、半導体チップ２０と電気的に接続されている。半導体パッケージ１と半導体チップ６０の間には、アンダーフィル材７０が充填されている。
半導体装置１Ｅでは、半導体チップ６０の、バンプ６５の配設面側の一部を、半導体パッケージ１の凹部３１内に位置させることが可能になる。換言すれば、半導体チップ６０の配線層６２の表面を、半導体パッケージ１の凹部３１の底面３１ａと上端３１ｂの間に位置させるようにして、半導体チップ６０を実装することが可能になる。これにより、半導体チップ６０を実装することによる高さの増大を抑えた半導体装置１Ｅを実現することが可能になる。
ここで、半導体チップ２０とそれよりも平面サイズの小さい半導体チップ６０を備える半導体装置として、次の図３３に示すようなものを考える。
図３３は別形態の半導体装置の一例を示す図である。
図３３に示す半導体装置１００ａは、リードフレーム１０、リードフレーム１０上に搭載された半導体チップ２０、リードフレーム１０と半導体チップ２０とを接続するワイヤ５０、及び半導体チップ２０上にフリップチップ接続された半導体チップ６０を含む。半導体装置１００ａは、リード端子１２の一部を除くリードフレーム１０、半導体チップ２０、ワイヤ５０、及び半導体チップ６０が樹脂１３０で覆われた構造を有している。
半導体装置１００ａは、リードフレーム１０のダイボンドステージ１１上に半導体チップ２０を搭載した後、その上に半導体チップ６０をフリップチップ接続し、電極パッド２３とリード端子１２をワイヤ５０で結線し、樹脂１３０で封止することで形成される。半導体チップ６０をフリップチップ接続する際には、例えば、フラックスを用いたリフローを実施してバンプ６５を半導体チップ２０に接合する。しかし、フラックスに酸系材料やロジン系材料を用いると、そのようなフラックスが電極パッド２３或いはそれとワイヤ５０との接続部に残った場合には、ワイヤ５０の接続部の合金化が促進され、接続部の故障を早めてしまうことが起こり得る。
これに対し、上記図３２の半導体装置１Ｅでは、リードフレーム１０上の半導体チップ２０の電極パッド２３とリード端子１２をワイヤ５０で結線し、凹部３１を有する樹脂３０を形成した後、半導体チップ６０をフリップチップ接続する。従って、半導体チップ６０をフリップチップ接続する際、酸系材料やロジン系材料のフラックスを用いたリフローを実施してバンプ６５を半導体チップ２０のピラー電極２４に接合しても、上記のようなフラックスの残存やそれによる不具合の発生が抑えられる。
尚、図３２には、バンプ６５を設けた半導体チップ６０を半導体パッケージ１上に実装する場合を例示したが、ピラー電極６４を設けた半導体チップ６０を半導体パッケージ１上に実装することもできる。
次に、第６の実施の形態について説明する。
図３４は第６の実施の形態に係る半導体装置の一例を示す図である。尚、図３４は第６の実施の形態に係る半導体装置の一例の断面模式図である。
図３４に示す半導体装置１Ｆの半導体パッケージ１は、その樹脂３０の凹部３１に、半導体チップ２０のピラー電極２４に接続された再配線２８が設けられた構造を有している。その再配線２８に半導体チップ６０のピラー電極６４が接続され、半導体パッケージ１と半導体チップ６０の間にアンダーフィル材７０が充填されて、半導体装置１Ｆが形成されている。図３４に示す半導体装置１Ｆは、このような点で、上記第１の実施の形態に係る半導体装置１Ａと相違する。
再配線２８は、例えば、樹脂３０にピラー電極２４が露出する凹部３１を設けた後、形成する再配線２８のパターン（開口部）を有するレジストの形成と、それをマスクにしためっきにより、形成することができる。
凹部３１に再配線２８を設けることで、半導体パッケージ１に実装する半導体チップ６０の自由度、例えば、用いる半導体チップ６０の種類や、半導体チップ６０の配線層６２の導電部及びピラー電極６４の配置（設計）の自由度を増大させることが可能になる。
尚、上記第２及び第３の実施の形態の例に従い、半導体装置１Ｆの半導体パッケージ１の樹脂３０には、実装する半導体チップ６０のコーナーや辺に対応して、凹部３１に連通する溝３２を設けてもよい。
また、上記第４の実施の形態の例に従い、半導体装置１Ｆの半導体パッケージ１及び半導体チップ６０には、それぞれアライメントマークとなるピラー電極２７及びピラー電極６７を設けてもよい。
また、上記第５の実施の形態の例に従い、半導体装置１Ｆの半導体パッケージ１上に実装する半導体チップ６０を、半導体チップ２０よりも平面サイズの小さいものにし、樹脂３０には、そのような半導体チップ６０よりも大きな凹部３１を設けるようにしてもよい。
次に、第７の実施の形態について説明する。
図３５は第７の実施の形態に係る半導体装置の一例を示す図である。尚、図３５は第７の実施の形態に係る半導体装置の一例の断面模式図である。
図３５に示す半導体装置１Ｇは、半導体チップ２０がパッケージ基板８０に実装された半導体パッケージ１ａを有している。パッケージ基板８０には、所定パターンの配線及びビアを含む導電部８１、及び導電部８１に電気的に接続された電極パッド８２が設けられている。半導体チップ２０には、ピラー電極２４が設けられている。半導体チップ２０は、パッケージ基板８０上に導電性ペースト等の接着層４０ａを用いて搭載され、その電極パッド２３が、パッケージ基板８０の電極パッド８２にワイヤ５０で結線されている。半導体チップ２０が実装されたパッケージ基板８０上には、半導体チップ２０及びワイヤ５０を覆うように、樹脂３０が設けられている。樹脂３０には、半導体チップ２０のピラー電極２４の少なくとも上面が露出する凹部３１が設けられている。
このような半導体パッケージ１ａ上に、ピラー電極６４を設けた半導体チップ６０が、そのピラー電極６４が半導体チップ２０のピラー電極２４に接合されるように実装される。半導体パッケージ１ａと半導体チップ６０の間にアンダーフィル材７０が充填され、半導体装置１Ｇが形成されている。
樹脂３０に凹部３１を設けるようにすることで、形成するピラー電極２４を低くし、ピラー電極２４のめっき時間の短縮、ピラー電極２４を設ける半導体チップ２０、それを備える半導体パッケージ１ａ、半導体装置１Ｇの低コスト化を図ることが可能になる。また、ピラー電極２４の形成時のレジストを薄くし、ピラー電極２４の微細化、狭ピッチ化を図ることが可能になる。
尚、ここでは、半導体チップ２０よりも大きな平面サイズの半導体チップ６０を実装する場合を例示したが、樹脂３０の凹部３１よりも小さい半導体チップを半田ボール等のバンプを用いて実装することもできる。
また、半導体パッケージ１ａの樹脂３０には、凹部３１のほか、それに連通し半導体チップ６０の外側まで延びる溝を設け、その溝からアンダーフィル材７０を導入するようにしてもよい。
尚、上記第２及び第３の実施の形態の例に従い、半導体装置１Ｇの半導体パッケージ１ａの樹脂３０には、実装する半導体チップ６０のコーナーや辺に対応して、凹部３１に連通する溝３２を設けてもよい。
また、上記第４の実施の形態の例に従い、半導体装置１Ｇの半導体パッケージ１ａ及び半導体チップ６０には、それぞれアライメントマークとなるピラー電極２７及びピラー電極６７を設けてもよい。
また、上記第５の実施の形態の例に従い、半導体装置１Ｇの半導体パッケージ１ａ上に実装する半導体チップ６０を、半導体チップ２０よりも平面サイズの小さいものにし、樹脂３０には、そのような半導体チップ６０よりも大きな凹部３１を設けるようにしてもよい。
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 第１の基板と、
前記第１の基板を覆う樹脂と、
前記樹脂に設けられた凹部と、
前記第１の基板上に設けられ、前記凹部の底面で前記樹脂から露出した部分を有する突起状の第１の電極と
を含むことを特徴とする半導体装置。
（付記２） 前記第１の電極は、
第１の導電体を有する第１の部分と、
前記第１の電極の先端に位置し、前記第１の導電体とは異なる第２の導電体を有する第２の部分と
を含むことを特徴とする付記１に記載の半導体装置。
（付記３） 前記第１の電極の前記露出した部分は、前記第２の部分であり、
前記第１の部分は、前記樹脂で覆われていることを特徴とする付記２に記載の半導体装置。
（付記４） 前記第１の導電体は銅を含み、前記第２の導電体は半田を含むことを特徴とする付記２又は３に記載の半導体装置。
（付記５） 前記第１の基板上に設けられたパッドと、
一部が前記樹脂内に設けられたリードフレームと、
前記樹脂内に設けられ、一端が前記パッドに接続され、他端が前記リードフレームに接続され、一部が前記凹部の前記底面よりも高い位置にあるワイヤと
を含むことを特徴とする付記１乃至４のいずれか一項に記載の半導体装置。
（付記６） 前記第１の基板上に設けられたパッドと、
一部が前記樹脂内に設けられたリードフレームと、
前記樹脂内に設けられ、一端が前記パッドに接続され、他端が前記リードフレームに接続され、一部が前記第１の電極よりも高い位置にあるワイヤと
を含むことを特徴とする付記１乃至４のいずれか一項に記載の半導体装置。
（付記７） 第２の基板と、
前記第２の基板上に設けられ、前記凹部内で前記第１の電極と接続された第２の電極と
を含むことを特徴とする付記１乃至６のいずれか一項に記載の半導体装置。
（付記８） 前記第２の電極は、突起状であり、
前記凹部内に設けられ、前記第１の電極及び前記第２の電極を覆う絶縁層を含むことを特徴とする付記７に記載の半導体装置。
（付記９） 前記第２の基板は、平面視で前記凹部よりも小さく、
前記第２の基板の、前記第２の電極が設けられた面は、前記樹脂の、前記凹部の上端と前記底面との間に位置することを特徴とする付記７又は８に記載の半導体装置。
（付記１０） 前記樹脂に設けられ、前記凹部に連通する溝を含むことを特徴とする付記１乃至９のいずれか一項に記載の半導体装置。
（付記１１） 第１の基板上に、突起状の第１の電極を形成する工程と、
前記第１の基板を封止し、前記第１の電極の一部が露出する凹部を有する樹脂を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記１２） 前記樹脂を形成する工程は、
前記樹脂で前記第１の基板及び前記第１の電極を封止する工程と、
前記樹脂を部分的に除去し、前記第１の電極の前記一部が露出する前記凹部を形成する工程と
を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３） 前記第１の電極を形成する工程は、
第１の導電体を有する第１の部分を形成する工程と、
前記第１の部分上に、前記第１の導電体とは異なる第２の導電体を有する第２の部分を形成する工程と
を含むことを特徴する付記１１又は１２に記載の半導体装置の製造方法。
（付記１４） 前記第１の電極の前記一部は、前記第２の部分であり、
前記凹部を有する前記樹脂を形成する工程は、前記第１の部分を前記樹脂で覆う工程を含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記樹脂を形成する工程の前に、
前記第１の基板上にパッドを形成する工程と、
前記第１の基板をリードフレーム上に配置する工程と、
前記リードフレームと前記パッドとをワイヤで接続する工程と
を含み、
前記ワイヤの一部が、前記凹部の底面よりも高い位置にあることを特徴する付記１１乃至１４のいずれか一項に記載の半導体装置の製造方法。
（付記１６） 前記凹部を有する前記樹脂を形成する工程の後に、
前記第１の基板と、表面に第２の電極を有する第２の基板とを対向させる工程と、
前記第１の電極と前記第２の電極とを接続する工程と
を含むことを特徴とする付記１１乃至１５のいずれか一項に記載の半導体装置の製造方法。
（付記１７） 前記第１の電極と前記第２の電極とを接続する工程の後に、前記第１の電極及び前記第２の電極を覆う絶縁層を形成する工程を含むことを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記絶縁層を形成する工程の前に、前記樹脂に、前記凹部に連通する溝を形成する工程を含み、
前記絶縁層を形成する工程は、前記溝から前記凹部に前記絶縁層を導入する工程を含むことを特徴とする付記１７に記載の半導体装置の製造方法。
１，１ａ，１１０ 半導体パッケージ
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１００，１００ａ 半導体装置
１０ リードフレーム
１１ ダイボンドステージ
１２ リード端子
２０，６０ 半導体チップ
２０ａ 基板
２１，６１ 半導体基板
２２，６２ 配線層
２３，８２ 電極パッド
２４，２７，６４，６７，１２４ ピラー電極
２４ａ 電極部
２４ｂ 半田部
２５ シード層
２６ レジスト
２６ａ 開口部
２８ 再配線
３０，１３０ 樹脂
３１ 凹部
３１ａ，３２ａ 底面
３１ｂ 上端
３２ 溝
４０ ダイボンド材
４０ａ 接着層
５０ ワイヤ
６５，１６４ バンプ
７０ アンダーフィル材
７１ ディスペンサ
８０ パッケージ基板
８１ 導電部
２００ 金型
２１０ 上型
２１１ 凸部
２２０ 下型
２３０ リリースフィルム
３００ レーザー

Claims (13)

  1. 第１の基板と、
    前記第１の基板を覆う樹脂と、
    前記樹脂に設けられた凹部と、
    前記第１の基板上に設けられ、前記凹部の底面で前記樹脂から露出した部分を有する突起状の第１の電極と
    を含むことを特徴とする半導体装置。
  2. 前記第１の電極は、
    第１の導電体を有する第１の部分と、
    前記第１の電極の先端に位置し、前記第１の導電体とは異なる第２の導電体を有する第２の部分と
    を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電極の前記露出した部分は、前記第２の部分であり、
    前記第１の部分は、前記樹脂で覆われていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の基板上に設けられたパッドと、
    一部が前記樹脂内に設けられたリードフレームと、
    前記樹脂内に設けられ、一端が前記パッドに接続され、他端が前記リードフレームに接続され、一部が前記凹部の前記底面よりも高い位置にあるワイヤと
    を含むことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 第２の基板と、
    前記第２の基板上に設けられ、前記凹部内で前記第１の電極と接続された第２の電極と
    を含むことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２の電極は、突起状であり、
    前記凹部内に設けられ、前記第１の電極及び前記第２の電極を覆う絶縁層を含むことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の基板は、平面視で前記凹部よりも小さく、
    前記第２の基板の、前記第２の電極が設けられた面は、前記樹脂の、前記凹部の上端と前記底面との間に位置することを特徴とする請求項５又は６に記載の半導体装置。
  8. 第１の基板上に、突起状の第１の電極を形成する工程と、
    前記第１の基板を封止し、前記第１の電極の一部が露出する凹部を有する樹脂を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記樹脂を形成する工程は、
    前記樹脂で前記第１の基板及び前記第１の電極を封止する工程と、
    前記樹脂を部分的に除去し、前記第１の電極の前記一部が露出する前記凹部を形成する工程と
    を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第１の電極を形成する工程は、
    第１の導電体を有する第１の部分を形成する工程と、
    前記第１の部分上に、前記第１の導電体とは異なる第２の導電体を有する第２の部分を形成する工程と
    を含むことを特徴する請求項８又は９に記載の半導体装置の製造方法。
  11. 前記第１の電極の前記一部は、前記第２の部分であり、
    前記凹部を有する前記樹脂を形成する工程は、前記第１の部分を前記樹脂で覆う工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記樹脂を形成する工程の前に、
    前記第１の基板上にパッドを形成する工程と、
    前記第１の基板をリードフレーム上に配置する工程と、
    前記リードフレームと前記パッドとをワイヤで接続する工程と
    を含み、
    前記ワイヤの一部が、前記凹部の底面よりも高い位置にあることを特徴する請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記凹部を有する前記樹脂を形成する工程の後に、
    前記第１の基板と、表面に第２の電極を有する第２の基板とを対向させる工程と、
    前記第１の電極と前記第２の電極とを接続する工程と
    を含むことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法。
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