JP4972968B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、基板上に複数の半導体チップを積層してあり、その中の最上段の半導体チップをフリップチップボンドしている半導体装置及びその製造方法に関する。
近年、電子機器の小型化/軽量化に伴い、複数の半導体チップを1つのパッケージ内に搭載するSiP(System in Packag)が重要な技術となっている。機能が異なる複数の半導体チップを積層させてなる半導体装置は、それぞれで異なるプロセスによって処理されたウエハを使用できるため、全ての機能を集積して一度にワンチップ化した半導体装置に比べて、一般的に製造コストは安くなる。
SiP製品では、1つのパッケージ内部に複数の半導体チップが密集していて発熱量は多くなり、複数の半導体チップを積層しているために放熱性が悪いという難点がある。この難点を解消するために、複数の半導体チップの中の最上段の半導体チップをフリップチップボンドした構成の半導体装置が知られている
図5は、従来の半導体装置の一例の構成を示す図である。この半導体装置は、基板51上に、複数の半導体チップ(上側の第1半導体チップ52及び下側の第2半導体チップ53)を積層させた構成をなしている。基板51上には、ダイボンド剤54を介して第2半導体チップ53が搭載され、第2半導体チップ53の上には、そのチップ電極53a及びバンプ55を介してフリップチップボンドにより第1半導体チップ52が搭載されている。第2半導体チップ53の電極53bに設けられたボール56と、基板51の電極51aとが、ワイヤ57にて接続されている。第1半導体チップ52と第2半導体チップ53との間には、接着剤58が充填されている。これらの第1半導体チップ52、第2半導体チップ53及びワイヤ57などは、封止樹脂59により一体的に封止されている。なお、基板51の下面には、マザーボードに接続するための金属ボール60が設けられている。
図6は、従来の半導体装置の製造方法の一例の工程を示す図である。ダイボンド剤54を介して基板51上に搭載された第2半導体チップ53の電極53bにボール56を形成する(図6(a))。ボール56と基板51の電極51aとを、ワイヤ57にて接続する(図6(b))。この際、第2半導体チップ53の電極53bにボール56付けを行ってワイヤボンドするため、ワイヤ57の高さがチップ電極53aより高くなる。次に、バンプ55及び接着剤58を介して第2半導体チップ53上に、第1半導体チップ52をフリップチップボンドする(図6(c))。最後に、封止樹脂59により一体的に封止する(図6(d))。
図5に示した半導体装置では、積層された複数の半導体チップが封止樹脂によって被覆されているため、放熱性が劣り、電子機器に使用した場合に、回路からの発熱による誤動作、故障を引き起こすという問題がある。この問題を解決するために、フリップチップボンドされた最上段の半導体チップの裏面と側面との一部を封止樹脂から外に露出させた半導体装置が提案されている(特許文献1参照)。
特開2004−31607号公報
しかしながら、図5に示した半導体装置の構成及び特許文献1に開示された半導体装置の構成は何れも、下側の半導体チップと基板とを電気的に接続するためのワイヤが、最上段の半導体チップと接続される下側の半導体チップのチップ電極よりも高い位置にあるので、フリップチップボンドされた最上段の半導体チップに不具合(チップ実装時の位置ずれ、チップ自体の不良など)が起こってそれをリペアしようとしても、ワイヤボンディング部のワイヤを傷付けることになるため、リペアを行えないという問題がある。即ち、これらの半導体装置の構成では、最上段の半導体チップのリペアを行えるようになっておらず、その不具合の発生に対応できないという問題がある。
本発明は斯かる事情に鑑みてなされたものであり、フリップチップボンドされた最上段の半導体チップに不具合が起こった場合に、他の部材に損傷を与えることなく、その最上段の半導体チップのリペアを容易に行える半導体装置及びその製造方法を提供することを目的とする。
本発明に係る半導体装置は、基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上に接着剤を介してフリップチップボンドにより接続されている半導体装置において、前記残りの半導体チップは封止樹脂にて封止され、前記最上段の半導体チップは前記封止樹脂から露出しており、前記接着剤の材料と、前記封止樹脂の材料とが異なることを特徴とする。
本発明の半導体装置にあっては、フリップチップボンドされた最上段の半導体チップを除く残り(下側)の半導体チップは封止樹脂で被覆されているが、最上段の半導体チップは封止樹脂から完全に露出している。よって、封止樹脂を侵襲することなく、最上段の半導体チップのリペアを容易に行える。また、フリップチップボンド用の接着剤の材料と、封止樹脂の材料とを異ならせている。よって、最上段の半導体チップをリペアする際に、封止樹脂を併せてリペアする必要がなくて接着剤のみをリペアすれば良く、また、リペア時に封止樹脂が変性することもない。
本発明に係る半導体装置は、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面が前記封止樹脂から露出していることを特徴とする。
本発明の半導体装置にあっては、最上段の半導体チップと接続される残り(下側)の半導体チップの電極の表面が封止樹脂から露出している。よって、最上段の半導体チップをリペアする際に、その電極との接続処理を容易に行える。
本発明に係る半導体装置は、前記残りの半導体チップが前記基板とワイヤにて電気的に接続されており、前記ワイヤは、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面より低いことを特徴とする。
本発明の半導体装置にあっては、残り(下側)の半導体チップと基板とを電気的に接続するワイヤが、最上段の半導体チップと接続される残り(下側)の半導体チップの電極の表面より低くなっている。よって、最上段の半導体チップをリペアする際に、ワイヤは邪魔にならず、またワイヤを傷付ける虞れもない。
本発明に係る半導体装置は、前記封止樹脂が熱硬化性樹脂であり、前記接着剤が熱可塑性樹脂であることを特徴とする。
本発明に係る半導体装置は、前記封止樹脂が熱硬化性樹脂であり、前記接着剤が紫外線硬化性樹脂であることを特徴とする。
本発明に係る半導体装置は、前記封止樹脂と前記接着剤とは、熱溶融温度が異なることを特徴とする。
本発明に係る半導体装置の製造方法は、基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上にフリップチップボンドにより接続されている半導体装置を製造する方法において、基板上に前記残りの半導体チップを積層形成する工程と、積層形成した前記残りの半導体チップと前記基板とをワイヤにて電気的に接続する工程と、前記残りの半導体チップ及び前記ワイヤを封止樹脂で封止する工程と、前記封止樹脂から露出するように、前記最上段の半導体チップを前記残りの半導体チップ上に、前記封止樹脂とは異なる材料の接着剤を介してフリップチップボンドする工程とを有することを特徴とする。
本発明の半導体装置の製造方法にあっては、基板上に残り(下側)の半導体チップを積層形成し、残り(下側)の半導体チップと基板とをワイヤにて電気的に接続し、残り(下側)の半導体チップ及びワイヤを封止樹脂で封止し、封止樹脂から露出するように、最上段の半導体チップを残り(下側)の半導体チップに、封止樹脂とは異なる材料の接着剤を用いてフリップチップボンドする。よって、最上段の半導体チップのリペアが容易な半導体装置が製造される。
本発明の半導体装置では、残り(下側)の半導体チップを封止樹脂にて封止し、最上段の半導体チップを封止樹脂から露出させるようにしたので、封止樹脂を侵襲することなく、最上段の半導体チップのリペアを容易に行うことができる。また、フリップチップボンド用の接着剤の材料と、封止樹脂の材料とを異ならせるようにしたので、接着剤のみをリペアすれば良いため、最上段の半導体チップのリペアを容易に行うことができる。
本発明の半導体装置では、最上段の半導体チップと接続される残り(下側)の半導体チップの電極の表面を封止樹脂から露出させるようにしたので、最上段の半導体チップをリペアする際に、その電極との接続処理を容易に行うことができる。
本発明の半導体装置では、残り(下側)の半導体チップと基板とを電気的に接続するワイヤを、最上段の半導体チップと接続される残り(下側)の半導体チップの電極の表面より低くなるようにしたので、ワイヤを傷付けることなく、最上段の半導体チップのリペアを容易に行うことができる。
本発明の半導体装置の製造方法では、基板上に残り(下側)の半導体チップを積層形成する工程と、積層形成した残り(下側)の半導体チップと基板とをワイヤにて電気的に接続する工程と、残り(下側)の半導体チップ及びワイヤを封止樹脂で封止する工程と、封止樹脂から露出するように、最上段の半導体チップを残り(下側)の半導体チップ上に封止樹脂とは異なる材料の接着剤を介してフリップチップボンドする工程とを有するようにしたので、最上段の半導体チップのリペアを容易に行える半導体装置を製造することができる。
以下、本発明をその実施の形態を示す図面を参照して具体的に説明する。なお、本発明は以下の実施の形態に限定されるものではない。
図1は、本発明に係る半導体装置の一例の構成を示す図である。この半導体装置は、基板1上に、複数の半導体チップ(上側の第1半導体チップ2及び下側の第2半導体チップ3)を積層させた構成をなしている。基板1には、銅箔に配線パターンが形成されたガラス布基材エポキシ基板、ポリイミド系樹脂によるフレキシブル基板、セラミック基板などを用いる。第1半導体チップ2及び第2半導体チップ3には、Siを用いるが、SiGe、GaAs、GaPなどの化合物半導体を用いても良く、第1半導体チップ2及び第2半導体チップ3は同種材料、異種材料のどちらでも良い。
基板1上には、ダイボンド剤4を介して第2半導体チップ3が搭載され、その第2半導体チップ3の上には、そのチップ電極3a及びバンプ5を介してフリップチップボンドにより第1半導体チップ2が搭載されている。ダイボンド剤4には、熱硬化性エポキシ樹脂を主成分としたものを用いる。バンプ5には、Ag、Au、Cu、ハンダなどの金属を用いる。
第2半導体チップ3の電極3bと、基板1の電極1aに設けられたボール6とは、ワイヤ7にて接続されている。ボール6にはハンダを用い、ワイヤ7にはAu、Alなどの金属を用いる。第1半導体チップ2と第2半導体チップ3との間には、接着剤8が充填されている。なお、基板1の下面には、マザーボードに接続するためのハンダ製の金属ボール10が設けられている。
第2半導体チップ3及びワイヤ7は、封止樹脂9により一体的に封止されている。但し、第1半導体チップ2は封止樹脂9から完全に露出しており、また、第2半導体チップ3のチップ電極3aの上面(表面)は封止樹脂9から露出しており、ワイヤ7はチップ電極3aより低い位置にある。
封止樹脂9の材料と接着剤8の材料とは異なっており、封止樹脂9は、例えばエポキシ系樹脂などの熱硬化性樹脂からなり、接着剤8は、例えばアクリル系樹脂などの熱可塑性樹脂からなる。
本発明の半導体装置は、上述したような構成をなしており、上側(最上段)の第1半導体チップ2がフリップチップボンドされ、下側(残り)の第2半導体チップ3及びワイヤ7は封止樹脂9により封止されているが、上側(最上段)の第1半導体チップ2は封止樹脂9から露出している。また、第2半導体チップ3のチップ電極3aの上面(表面)は封止樹脂9から露出し、ワイヤ7はチップ電極3aより低い位置にある。
本発明の半導体装置は、チップ電極3aの高さをさかいにして、封止樹脂9により封止された下側の構造と、封止樹脂9により封止されていない上側の構造との上下二層構造をなしている。このような構成をなしているので、本発明の半導体装置では、チップ実装時の位置ずれ、チップ自体の不良などの不具合が上側(最上段)の第1半導体チップ2に発生した場合に、第1半導体チップ2を容易にリペアすることが可能である。
第1半導体チップ2が封止樹脂9から露出しているため、第1半導体チップ2のリペア時に、封止樹脂9を侵襲することがない。また、チップ電極3aの上面(表面)が封止樹脂9から露出しているため、ワイヤ7を封止樹脂9で封止した状態のままで、第1半導体チップ2のリペアを行える。また、ワイヤ7をチップ電極3aより低い位置にしているため、第1半導体チップ2のリペア時にワイヤ7を損傷することがない。更に、封止樹脂9の材料(熱硬化性樹脂)と接着剤8の材料(熱可塑性樹脂)とを異ならせているため、第1半導体チップ2のリペア時に接着剤8を併せてリペアする際に、封止樹脂9は接着剤8リペアの影響を受けず、その材質が変性しない。よって、封止樹脂9のリペアは不要である。
図2は、本発明に係る半導体装置の製造方法の一例の工程を示す図である。ダイボンド剤4を介して基板1上に第2半導体チップ3を配置した後、ダイボンド剤4を熱硬化させて固定する。また、基板1の電極1aに、ワイヤボンド用のボール6を形成する(図2(a)。電極1a上のボール6と第2半導体チップ3の電極3bとを、ワイヤ7にて接続する(図2(b))。この際、基板1の電極1aにボール6付けを行ってワイヤボンドするため、ワイヤ7の高さが第2半導体チップ3のチップ電極3aより低くなる。
次に、封止樹脂9により、第2半導体チップ3及びワイヤ7を一体的に封止する(図2(c))。この際、第2半導体チップ3のチップ電極3aの上面(表面)は、封止樹脂9から露出するようにする。最後にバンプ5及び接着剤8を介して第2半導体チップ3上に、第1半導体チップ2をフリップチップボンドする(図2(d))。
このような製造工程により、第1半導体チップ2のリペアが容易である半導体装置を製造する。
図3は、本発明に係る半導体装置の他の例の構成を示す図である。図3において、図1と同一部分には同一番号を付して、それらの説明は省略する。図3に示す例では、第1半導体チップ2と第2半導体チップ3との間に、サーマルバンプ11が設けられている。このサーマルバンプ11は、放熱性を高めるために設けられており、熱伝導率が高いAg、Cuなどの金属を用いる。
図4は、本発明に係る半導体装置の更に他の例の構成を示す図である。図4において、図1と同一部分には同一番号を付して、それらの説明は省略する。図4に示す例では、第1半導体チップ2の上面(裏面)に凹凸12が付与されている。この凹凸12は、第1半導体チップ2の放熱性を高めるために形成されている。
なお、上述した各例では、封止樹脂9、接着剤8の材料をそれぞれ、熱硬化性樹脂、熱可塑性樹脂としたが、これに限らず、それぞれの材料が異なっていれば良い。例えば、封止樹脂9がエポキシ系樹脂などの熱硬化性樹脂であり、接着剤8が紫外線硬化性樹脂であっても良く、また、封止樹脂9と接着剤8とで、熱溶融温度が異なる樹脂を用いるようにしても良い。
また、複数の半導体チップを積層した構成をなす半導体装置において、上述した各例では、最上段の半導体チップを除く残りの半導体チップを1つだけとしたが、この残りの半導体チップは複数設けるようにしても良い。このような半導体装置においても、本発明の構成を適用することにより、最上段の半導体チップのリペアを容易に行えるという同様の効果を奏することは勿論である。
以上の本発明の実施の形態に関し、更に以下の付記を開示する。
(付記1)基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上にフリップチップボンドにより接続されている半導体装置において、前記残りの半導体チップは封止樹脂にて封止され、前記最上段の半導体チップは前記封止樹脂から露出していることを特徴とする半導体装置。
(付記2)前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面が前記封止樹脂から露出していることを特徴とする付記1記載の半導体装置。
(付記3)前記残りの半導体チップが前記基板とワイヤにて電気的に接続されており、前記ワイヤは、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面より低いことを特徴とする付記1または2記載の半導体装置。
(付記4)前記フリップチップボンド用の接着剤の材料と、前記封止樹脂の材料とが異なることを特徴とする付記1乃至3の何れかに記載の半導体装置。
(付記5)前記最上段の半導体チップと前記残りの半導体チップとの間に、サーマルバンプを設けてあることを特徴とする付記1乃至4の何れかに記載の半導体装置。
(付記6)前記最上段の半導体チップ裏面に凹凸を付与してあることを特徴とする付記1乃至5の何れかに記載の半導体装置。
(付記7)基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上にフリップチップボンドにより接続されている半導体装置を製造する方法において、基板上に前記残りの半導体チップを積層形成する工程と、積層形成した前記残りの半導体チップと前記基板とをワイヤにて電気的に接続する工程と、前記残りの半導体チップ及び前記ワイヤを封止樹脂で封止する工程と、前記封止樹脂から露出するように、前記最上段の半導体チップを前記残りの半導体チップ上にフリップチップボンドする工程とを有することを特徴とする半導体装置の製造方法。
(付記8)前記封止樹脂で封止する工程にあって、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面を前記封止樹脂から露出させることを特徴とする付記7記載の半導体装置の製造方法。
(付記9)前記ワイヤにて電気的に接続する工程にあって、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面より低く前記ワイヤを設けることを特徴とする付記7または8記載の半導体装置の製造方法。
(付記10)前記ワイヤボンド用のボールを前記基板に形成する工程を更に有することを特徴とする付記7乃至9の何れかに記載の半導体装置の製造方法。
本発明に係る半導体装置の一例の構成を示す図である。 本発明に係る半導体装置の製造方法の一例の工程を示す図である。 本発明に係る半導体装置の他の例の構成を示す図である。 本発明に係る半導体装置の更に他の例の構成を示す図である。 従来の半導体装置の一例の構成を示す図である。 従来の半導体装置の製造方法の一例の工程を示す図である。
符号の説明
1 基板
1a 電極
2 第1半導体チップ(最上段の半導体チップ)
3 第2半導体チップ(残りの半導体チップ)
3a チップ電極
6 ボール
7 ワイヤ
8 接着剤
9 封止樹脂
11 サーマルバンプ
12 凹凸

Claims (7)

  1. 基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上に接着剤を介してフリップチップボンドにより接続されている半導体装置において、
    前記残りの半導体チップは封止樹脂にて封止され、前記最上段の半導体チップは前記封止樹脂から露出しており、
    前記接着剤の材料と、前記封止樹脂の材料とが異なることを特徴とする半導体装置。
  2. 前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面が前記封止樹脂から露出していることを特徴とする請求項1記載の半導体装置。
  3. 前記残りの半導体チップが前記基板とワイヤにて電気的に接続されており、前記ワイヤは、前記最上段の半導体チップと接続される前記残りの半導体チップの電極の表面より低いことを特徴とする請求項1または2記載の半導体装置。
  4. 前記封止樹脂が熱硬化性樹脂であり、前記接着剤が熱可塑性樹脂であることを特徴とする請求項1乃至3の何れかに記載の半導体装置。
  5. 前記封止樹脂が熱硬化性樹脂であり、前記接着剤が紫外線硬化性樹脂であることを特徴とする請求項1乃至3の何れかに記載の半導体装置。
  6. 前記封止樹脂と前記接着剤とは、熱溶融温度が異なることを特徴とする請求項1乃至3の何れかに記載の半導体装置。
  7. 基板上に複数の半導体チップを積層してあり、前記複数の半導体チップの中の最上段の半導体チップが残りの半導体チップ上にフリップチップボンドにより接続されている半導体装置を製造する方法において、
    基板上に前記残りの半導体チップを積層形成する工程と、
    積層形成した前記残りの半導体チップと前記基板とをワイヤにて電気的に接続する工程と、
    前記残りの半導体チップ及び前記ワイヤを封止樹脂で封止する工程と、
    前記封止樹脂から露出するように、前記最上段の半導体チップを前記残りの半導体チップ上に、前記封止樹脂とは異なる材料の接着剤を介してフリップチップボンドする工程と を有することを特徴とする半導体装置の製造方法。
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JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
JP3833136B2 (ja) * 2002-04-10 2006-10-11 株式会社カイジョー 半導体構造およびボンディング方法
US7109574B2 (en) * 2002-07-26 2006-09-19 Stmicroelectronics, Inc. Integrated circuit package with exposed die surfaces and auxiliary attachment
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