JP2005101186A - 積層型半導体集積回路 - Google Patents

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Abstract

【課題】積層型半導体集積回路を小型化するとともに、半導体チップ間および半導体チップと基板との間の信号伝送速度を高速にする。
【解決手段】第一の半導体チップ２および第二の半導体チップ３を、素子面２１，３１を基板１側に向けて配置する。第一の半導体チップ２に貫通孔２３を設け、素子面２１の反対面２５に配線７を形成する。この配線７と素子面２１に形成されたバンプ５１とを、貫通孔２３を経由して、導電性材料からなる充填物６により接続する。第一の半導体チップ２と基板１をバンプ５１と電極１１により接続する。第一および第二の半導体チップ２，３間を、第一の半導体チップ１の配線７と、第二の半導体チップ３の素子面３１に形成されたバンプ５３とにより接続する。
【選択図】 図１

Description

この発明は、積層型半導体集積回路（基板上に複数の半導体チップが重ねて配置されている構造の集積回路）に関する。
半導体チップを基板に接続する方法として「フリップチップボンディング」が挙げられる。この方法では、半導体チップの素子面に形成された電極にバンプを形成し、このバンプ側を下に向け、このバンプと基板面のバンプ接続用電極の位置を合わせて、半導体チップを基板上に置き、バンプを加熱溶融させている。
一方、基板上に複数の半導体チップを重ねて配置することにより、小型で高密度な半導体集積回路を得ることが提案されている。例えば、下記の特許文献１には、図７に示すような半導体集積回路が記載されている。
この半導体集積回路はＩＣパッケージであり、基板１上にフリップチップボンディングで、第一の半導体チップ２が接続されている。すなわち、第一の半導体チップ２は素子面２１を下側（基板１側）に向けて配置されている。第二の半導体チップ３は、素子面３１を上側に向けて、絶縁性接着層９を介して第一の半導体チップ２の上に配置されている。第二の半導体チップ３は、ワイヤ９１を用いたボンディングで基板１の電極１１と接続されている。また、基板１の上側全体が、第二の半導体チップ３の上面も保護されてワイヤ９１も埋まるように、絶縁性樹脂８により封止されている。
このＩＣパッケージによれば、第一および第二の半導体チップの両方が素子面を上側に向けて配置され、共にワイヤボンディングで基板と接続されているＩＣパッケージと比較して、基板の面積を小さくできるとともに、基板と第一の半導体チップとの間の信号伝送速度を高速にできる。
特開２００３−５１５８０号公報
しかしながら、上記特許文献１に記載されたＩＣパッケージは、絶縁性接着層９の存在および十分な厚さの絶縁性樹脂８を設けることで厚いものとなるため、小型化の点で改善の余地があるとともに、第二の半導体チップ３と基板１との信号伝送速度を改善することが課題として残されている。
本発明は、これらの課題が解決された積層型半導体集積回路を提供することを目的とする。
前記課題を解決するために、本発明は、基板上に複数の半導体チップが重ねて配置されている構造の積層型半導体集積回路において、全ての半導体チップが素子面を基板側に向けて配置され、最も基板側に配置された半導体チップは、素子面に形成されたバンプにより、基板面に形成された配線と接続され、最も基板から遠い位置に配置された半導体チップを除く全ての半導体チップは、素子面の反対面に配線が形成され、素子面に形成されたバンプと前記配線とが、この半導体チップを厚さ方向に貫通する貫通孔またはこの半導体チップの側面を経由して接続され、直近の半導体チップ間が、基板側に配置された半導体チップの前記配線と、基板から遠い側に配置された半導体チップの素子面に形成されたバンプと、により接続されていることを特徴とする積層型半導体集積回路を提供する。
これによれば、直近の半導体チップ間が最短距離で接続されるため、半導体チップ間で信号の高速伝送が可能になる。また、全ての半導体チップから基板に向けてワイヤボンディングを行う必要がないとともに、直近の半導体チップ間をインターポーザ等を介在させないで接続することができるため、基板の面積を小さくできるとともに、全体の厚さを薄くすることができる。
したがって、本発明の積層型半導体集積回路は、小型であるため高密度実装が可能となり、しかも半導体チップ間とチップ−基板間のいずれにおいても信号の高速伝送が可能となる。
以下、本発明の実施形態について説明する。
この実施形態では、積層型半導体集積回路の一例であるＩＣパッケージについて説明する。
図１に示すように、このＩＣパッケージは、基板１上に、第一の半導体チップ２と第二の半導体チップ３が、この順に重ねて配置されている構造の集積回路である。この基板１の上面（チップが配置される側の面）には、バンプ接続用の電極１１を含む配線パターンが形成されている。また、この基板１の下面（チップが配置される側の反対面）には、実装用基板と接続される半田ボール（外部端子）４が形成されている。
第一の半導体チップ２の素子面２１および第二の半導体チップ３の素子面３１は、基板１側に向けて配置されている。
第一の半導体チップ２は、素子面２１に形成されたバンプ５１により、基板１面に形成された配線パターンの電極１１と接続されている。そして、このバンプ５１の位置に、第一の半導体チップ２を厚さ方向に貫通する貫通孔２３が形成されている。この貫通孔２３内に導電性材料からなる充填物６が配置されている。
第一の半導体チップ２の裏面（素子面２１の反対面）２５に、第二の半導体チップ３との接続用の配線７およびバンプ５２が形成されている。配線７は貫通孔２３の位置からチップ幅方向の内側に向けて延びており、バンプ５２はその先端に接触するように形成されている。この配線７と素子面２１のバンプ５１とが、導電性材料からなる充填物６により、貫通穴２３を経由して接続されている。
第一の半導体チップ２と第二の半導体チップ３との接続は、第一の半導体チップ２の裏面２５のバンプ５２と、第二の半導体チップ３の素子面３１のバンプ５３とで行われている。また、第一の半導体チップ２と基板１との間、および第一の半導体チップ２と第二の半導体チップ３との間は、絶縁性樹脂８により封止されている。
図２を用いて、第一の半導体チップ２に配線とバンプを形成する工程を説明する。図２に示す各工程は、ウエハの段階で（チップに切り出す前に）行う。
先ず、第一の半導体チップ２の裏面（素子面２１の反対面）２５に、規則的に多数のバンプを形成する。次に、第二の半導体チップ３との接続に使用するバンプ５２より外側の所定位置に貫通孔２３を開ける。図２（ａ）はこの状態を示す。貫通孔２３の形成は、フォトリソグラフィ工程およびエッチング工程により行うことができる。
次に、この貫通孔２３内に導電性材料からなる充填物６を形成する。図２（ｂ）はこの状態を示す。充填物６の形成は、貫通孔２３以外のウエハ面をマスクした状態で、スパッタリング法等により金属を貫通孔２３内に堆積することで行うことができる。
次に、充填物６とバンプ５２を接続するように、素子面２１の反対面２５に配線７を形成する。図２（ｃ）はこの状態を示す。配線７の形成は、フォトリソグラフィ工程およびエッチング工程により行うことができる。
次に、素子面２１の充填物６の位置にバンプ５１を形成する。図２（ｄ）はこの状態を示す。
第二の半導体チップ３の素子面３１には、第一の半導体チップ２との接続に使用するバンプ５３を形成する。また、基板１には、配線パターンと半田ボール（外部端子）４を予め設けておく。
そして、第一の半導体チップ２を、素子面２１を基板１側に向けて基板１上に載せ、バンプ５１と電極１１を合わせ、バンプ５１を加熱溶融させることにより、基板１上に第一の半導体チップ２を接続する。
次に、第二の半導体チップ３を、素子面３１を基板１側に向けて第一の半導体チップ２上に載せ、そのバンプ５３と第一の半導体チップ２のバンプ５２とを合わせ、両バンプ５２，５３を加熱溶融させる。これにより、第一の半導体チップ２上に第二の半導体チップ３が接続される。
次に、第一の半導体チップ２と基板１との間、および第一の半導体チップ２と第二の半導体チップ３との間を、絶縁性樹脂８により封止する。これにより、図１に示すＩＣパッケージが得られる。
このＩＣパッケージによれば、第一の半導体チップ２と第二の半導体チップ３が最短距離で接続されるため、図７のＩＣパッケージと比較して、二つの半導体チップ間の信号伝送速度が高速になる。また、ワイヤボンディングを行わず、封止のための絶縁性樹脂８を第二の半導体チップ３の上に形成する必要がないため、図７のＩＣパッケージと比較して小型になり、実装密度を高くすることができる。
なお、この実施形態では、第一の半導体チップ２が「最も基板側に配置された半導体チップ」に相当し、第二の半導体チップ３が「最も基板から遠い位置に配置された半導体チップ」に相当する。
また、この実施形態では、第一の半導体チップ２の基板１との接続用のバンプ５１を、貫通孔２３の充填物６の直下に設けたが、図３に示すように、このバンプ５１は貫通孔２３からずれた位置に設けてもよい。この例では、第一の半導体チップ２の素子面２１にも配線７１を形成することにより、貫通孔２３よりチップ幅方向内側にバンプ５１を設けている。
また、上記実施形態では、貫通孔２３を経由して素子面２１のバンプ５１と裏面２５の配線７を接続するために、貫通孔２３内に導電性材料を充填しているが、図４に示すように、貫通孔２３の壁面のみに導電性材料からなる薄膜６０を形成してもよい。この例では、第一の半導体チップ２の素子面２１にも配線７１を形成して、貫通孔２３からずれた位置に基板１との接続用のバンプ５１を設けている。また、裏面２５の配線７０および素子面２１の配線７１とも、貫通孔２３の部分は開口部７０ａ，７１ａとなっている。
また、上記実施形態では、第一の半導体チップ２の素子面２１のバンプ５１と裏面２５の配線７とが、貫通孔２３を経由して接続されているが、図５に示すように、第一の半導体チップ２に貫通孔２３を設けずに、その側面２８を経由して接続されていてもよい。この例では、裏面２５の配線７ａを側面２８に至るまで形成するとともに、素子面２１にも側面２８からバンプ５１に至る配線６１ａを形成し、これらと連続するように、側面２８に導電性材料からなる薄膜６１を形成している。
また、三つの半導体チップ２，３Ａ，３Ｂが、この順に重ねて配置されている構造のＩＣパッケージを図６に示す。三つの半導体チップ２，３Ａ，３Ｂの素子面は全て、基板１側に向けて配置されている。第一の半導体チップ２と基板１は図１と同じである。第二の半導体チップ３Ａには、第一の半導体チップ２と同様に、配線７、貫通孔２３、充填物６、およびバンプ５１，５２が形成されている。そして、第三の半導体チップ３Ｂの素子面にバンプ５４が形成されている。
この例では、第一の半導体チップ２だけでなく第二の半導体チップ３Ａも、裏面２５の配線７と素子面２１のバンプ５１とが、導電性材料からなる充填物６により、貫通穴２３を経由して接続されている。
また、第一の半導体チップ２と第二の半導体チップ３Ａとの接続は、第一の半導体チップ２の裏面２５のバンプ５２と、第二の半導体チップ３Ａの素子面のバンプ５１とで行われている。第二の半導体チップ３Ａと第三の半導体チップ３Ｂとの接続は、第二の半導体チップ３Ａの裏面のバンプ５２と、第三の半導体チップ３Ｂの素子面のバンプ５４とで行われている。第一の半導体チップ２の基板１に対する接続方法は、図１の場合と同じである。
図６の例では、第一の半導体チップ２が「最も基板側に配置された半導体チップ」に相当し、第三の半導体チップ３Ｂが「最も基板から遠い位置に配置された半導体チップ」に相当する。
本発明の一実施形態に相当するＩＣパッケージを示す断面図である。 第一の半導体チップに配線とバンプを形成する工程を示す図である。 本発明の別の実施形態を示す断面図である。 素子面のバンプと素子面の反対面の配線との、貫通孔を経由した接続方法の図１とは別の例を示す断面図である。 素子面のバンプと素子面の反対面の配線との、半導体チップの側面を経由した接続方法を示す断面図である。 本発明の別の実施形態を示す断面図である。 積層型半導体集積回路の従来例を示す断面図である。
符号の説明
１…基板、１１…バンプ接続用の電極（配線）、２…第一の半導体チップ、２１…第一の半導体チップの素子面、２３…貫通孔、２５…第一の半導体チップの裏面（素子面の反対面）、２８…側面、３，３Ａ…第二の半導体チップ、３Ｂ…第三の半導体チップ、３１…第二の半導体チップの素子面、４…半田ボール（外部端子）、５１，５２，５３…バンプ、６…導電性材料からなる充填物、７…素子面と反対面に形成された配線、８…絶縁性樹脂。

Claims (1)

  1. 基板上に複数の半導体チップが重ねて配置されている構造の積層型半導体集積回路において、
    全ての半導体チップが素子面を基板側に向けて配置され、
    最も基板側に配置された半導体チップは、素子面に形成されたバンプにより、基板面に形成された配線と接続され、
    最も基板から遠い位置に配置された半導体チップを除く全ての半導体チップは、素子面の反対面に配線が形成され、素子面に形成されたバンプと前記配線とが、この半導体チップを厚さ方向に貫通する貫通孔またはこの半導体チップの側面を経由して接続され、
    直近の半導体チップ間が、基板側に配置された半導体チップの前記配線と、基板から遠い側に配置された半導体チップの素子面に形成されたバンプと、により接続されていることを特徴とする積層型半導体集積回路。
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