KR100776130B1 - 적층형 반도체 패키지 - Google Patents

적층형 반도체 패키지 Download PDF

Info

Publication number
KR100776130B1
KR100776130B1 KR1020010014800A KR20010014800A KR100776130B1 KR 100776130 B1 KR100776130 B1 KR 100776130B1 KR 1020010014800 A KR1020010014800 A KR 1020010014800A KR 20010014800 A KR20010014800 A KR 20010014800A KR 100776130 B1 KR100776130 B1 KR 100776130B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
substrate
bump
semiconductor
stacked
Prior art date
Application number
KR1020010014800A
Other languages
English (en)
Other versions
KR20020074792A (ko
Inventor
배종곤
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020010014800A priority Critical patent/KR100776130B1/ko
Publication of KR20020074792A publication Critical patent/KR20020074792A/ko
Application granted granted Critical
Publication of KR100776130B1 publication Critical patent/KR100776130B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 와이어 본딩의 수를 감소시키고 전기적 특성을 향상시키도록 한 적층형 반도체 패키지에 관한 것으로, 이를 위한 본 발명은 소정 접속패드가 형성된 기판, 상기 기판상에 부착되며 다수의 제 1 범프용 패드와 본딩패드가 형성된 제 1 반도체칩, 상기 제 1 반도체칩의 상면부로부터 소정 거리를 두고 수직으로 적층되며 저면부에 다수의 제 2 범프용 패드가 형성된 제 2 반도체칩, 및 상기 제 1 범프용 패드에 부착되어 상기 제 2 범프용 패드에 전기적으로 접속된 도전성 범프를 포함하되, 상기 제 1 반도체칩의 본딩패드는 상기 기판의 접속패드에 와이어 본딩된다.
패키지, 와이어, 범프, 솔더, 기판

Description

적층형 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
도 1은 일반적인 반도체 패키지의 구조 단면도,
도 2는 종래기술의 플립칩 본딩 구조의 반도체 패키지의 구조 단면도,
도 3은 종래기술에 따른 적층 패키지의 구조 단면도,
도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 적층 반도체칩의 구조 단면도 및 사시도,
도 5는 도 4a에 따른 적층 패키지의 구조 단면도.
도 6은 본 발명의 제 2 실시예에 따른 적층 패키지의 구조 단면도,
도 7은 본 발명의 제 3 실시예에 따른 적층 패키지의 구조 단면도,
도 8은 본 발명의 제 2 실시예에 따른 적층 패키지의 구조 단면도,
도 9는 본 발명의 제 3 실시예에 따른 적층 패키지의 구조 단면도,
도 10은 본 발명의 제 4 실시예에 따른 적층 패키지의 구조 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 제 1 반도체칩
32a : 제 1 범프용 패드 32b : 본딩패드
33 : 제 2 반도체칩 33a : 제 2 범프용 패드
34 : 도전성 범프 35 : 와이어
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 범프(Bump)를 이용한 적층형 반도체 패키지에 관한 것이다.
최근에 반도체 소자의 발달과 함께 반도체 소자의 패키징(Packaging) 기술은 소형화 및 박형화로 진행되고 있으며, 기능적인 측면에서는 다기능화되고 있다. 특히 메모리용 반도체 칩의 경우에 용량이 점점 증가하고, 반도체 칩의 크기가 점점 증가하고 있는 추세에 따라서 여러 형태의 반도체 패키지가 개발 적용되고 있다.
도 1은 일반적인 와이어본딩 구조의 반도체 패키지의 구조 단면도로서, 인쇄회로기판(Printed Circuit Board; PCB) 등의 기판(11)상에 반도체칩(또는 다이)(12)이 부착되고, 반도체칩(12)과 기판(11)은 와이어(13) 본딩에 의해 서로 전기적으로 연결되어 있으며, 봉지재(Encapsulator)인 에폭시몰딩재(Epoxy Molding Compound; EMC)(14)에 의해 와이어(13)의 움직임이 방지되고 외부로부터 패키지내로의 수분 흡습이 방지된다.
도 2는 종래 기술에 따른 플립칩본딩 구조의 반도체칩 패키지의 구조 단면도로서, 반도체칩(12)과 기판(11)을 플립칩본딩한 솔더범프(Solder bump)(15)가 형성 되고, 반도체칩(12)과 기판(11) 사이에 언더필(Underfill)층으로서 에폭시몰딩재 (EMC)(14)가 형성되어 있다.
이와 같은 플립칩본딩구조를 형성하기 위해서는 먼저, 반도체칩(12)의 본딩패드 상에 볼 형태의 솔더범프를 소정 높이로 형성하며, 이와 아울러 기판(11)의 접속패턴 상에 볼 형태의 다른 솔더범프를 소정 높이로 형성한다. 통상적으로 솔더범프는 주석과 납이 소정 비율로 혼합된다.
이후, 각 솔더범프를 대응하여 열압착 본딩한 후 리플로우시켜 반도체칩(12)과 기판(11)을 플립칩본딩하고, 반도체칩(12)과 기판(11) 사이에 에폭시몰딩재(14)를 채워 넣는다.
도 3은 종래 기술에 따른 적층 패키지의 구조 단면도로서, 기판(11)상에 제 1 반도체칩(12a)과 제 2 반도체칩(12b)이 접착재(15)에 의해 수직 적층되고, 각 반도체칩(12a, 12b)은 각각 와이어(13a, 13b) 본딩에 의해 기판(11)에 전기적으로 접속되며, 적층된 제 1,2 반도체칩(12a, 12b) 및 와이어(13a, 13b)는 에폭시몰딩재(14)에 의해 몰딩된다.
그러나, 상술한 종래기술에서는 적층 패키지 구현시, 각 반도체칩에 대한 와이어 본딩이 각각 이루어져야 하므로 와이버 배선이 증가하는 문제점이 있고, 두 와이어간 배선거리가 길어지고 배선을 위한 물리적 크기가 증가하여 패키지의 전기적 특성이 열화되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 경박단소하며 전기적으로 우수한 적층형 반도체 패키지을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 적층형 반도체 패키지는 소정 접속패드가 형성된 기판, 상기 기판상에 부착되며 다수의 제 1 범프용 패드와 본딩패드가 형성된 제 1 반도체칩, 상기 제 1 반도체칩의 상면부로부터 소정 거리를 두고 수직으로 적층되며 저면부에 다수의 제 2 범프용 패드가 형성된 제 2 반도체칩, 및 상기 제 1 범프용 패드에 부착되어 상기 제 2 범프용 패드에 전기적으로 접속된 도전성 범프를 포함하되, 상기 제 1 반도체칩의 본딩패드는 상기 기판의 접속패드에 와이어 본딩된 것을 특징으로 한다.
본 발명의 적층형 반도체 패키지는 홀이 형성된 기판, 상기 기판의 홀을 관통하는 도전성 범프가 부착되며 상기 기판에 접하는 제 1 반도체칩, 상기 범프에 대응하여 접속되며 상기 기판에 접하는 제 2 반도체칩, 및 상기 홀에 매워져 상기 제 1 반도체칩과 제 2 반도체칩을 전기적으로 접속시키는 솔더막을 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a는 본 발명의 제 1 실시예에 따른 적층 반도체칩의 구조 단면도로서, 2 개의 반도체칩을 전기적으로 접속시킬 때 도전성 범프를 이용함을 도시하고 있으며, 도 4b는 도 4a에 따른 적층 반도체칩의 사시도이다.
도 4a에 도시된 바와 같이, 제 1 반도체칩(21)과 제 2 반도체칩(22)이 도전성 범프(23)에 의해 전기적으로 접속되어 수직으로 적층된다.
도 4b에 도시된 바와 같이, 제 1 반도체칩(21)의 상면부에는 범프용 패드(21a)와 본딩패드(21b)가 모두 형성되며, 제 2 반도체칩(22)의 저면부에는 범프용 패드(22a)만이 형성된다.
그리고, 도전성 범프(23)는 제 1 반도체칩(21)의 범프용 패드(21a)에 부착되며, 제 1 반도체칩(22)의 본딩패드(21b)는 와이어 본딩이 이루어진다.
상술한 도전성 범프(23)는 금을 이용하며, 그 두께는 18㎛∼20㎛이다.
이러한 금을 이용한 도전성 범프(23)의 형성 방법은, 반도체칩상에 금을 형성한 후, 금을 선택적으로 식각하여 범프를 형성하거나, 또는 반도체칩상에 감광막을 도포하고, 감광막을 선택적으로 패터닝하여 범프가 형성될 부분을 노출시킨 후, 노출된 부분에 스퍼터링(Sputtering)법으로 금을 증착하여 형성한다.
도 5는 도 4a에 따른 적층 패키지의 구조 단면도로서, 소정 접속패드(31a)가 형성된 기판(31), 기판(31)의 상면에 저면부가 접착되며 상면부에 다수의 제 1 범프용 패드(32a)와 본딩패드(32b)가 형성된 제 1 반도체칩(32), 제 1 반도체칩(32)과 소정 거리를 두고 수직으로 적층되며 저면부에 다수의 제 2 범프용 패드(33a)를 구비한 제 2 반도체칩(33), 제 1 범프용 패드(32a)와 제 2 범프용 패드(33a) 사이에 접속되어 제 1 반도체칩(32)과 제 2 반도체칩(33)을 전기적으로 접속시키는 도 전성 범프(34)를 포함한다.
그리고, 제 1 반도체칩(32)의 본딩패드(32b)와 기판(31)의 접속패드(31a)는 와이어(35)에 의해 본딩되고, 제 1, 2 반도체칩(32, 33) 및 와이어(35)는 몰딩재 (36)에 의해 몰딩되어 하나의 적층 패키지를 구성한다.
상기와 같이 제 1 범프용 패드(32a)와 본딩패드(32b)를 갖는 제 1 반도체칩(32)과 제 2 범프용 패드(33a)만을 구비하는 제 2 반도체칩(33)이 도전성 범프(34)에 의해 접속되어 적층 구조를 형성하며, 제 1 반도체칩(32)의 본딩패드(33b)는 와이어(35) 본딩에 의해 기판의 접속패드(31a)에 전기적으로 접속된다.
이처럼, 적층 반도체칩간 전기적 접속은 도전성 범프를 이용하고, 기판과 반도체칩과의 접속은 와이어를 이용하므로써 와이어 배선의 수를 감소시킬 수 있다.
이와 같은 적층 반도체칩의 제조 방법은 제 1 범프용 패드(32a) 및 본딩패드(32b)를 포함한 반도체 집적회로 공정이 완료된 제 1 반도체칩(32)의 제 1 범프용 패드(32a)에 다수의 도전성 범프(34)를 부착한다.
계속해서, 제 2 범프용 패드(33a)를 포함한 반도체 집적회로 공정이 완료된 다른 하나의 제 2 반도체칩(33)을 제 1 반도체칩(32)에 부착된 도전성 범프(34)에 접속시킨다. 여기서, 제 2 반도체칩(33)에는 제 1 반도체칩(32)과 다르게 범프용 패드(33a)만을 형성시켜 도전성 범프(34)를 통해 제 1 반도체칩과 제 2 반도체칩을 적층시킨다.
이와 같은 적층 패키지 제조 방법에 있어서, 두 개의 서로 다른 반도체칩이 서로 마주 보고 있으므로 EMI(Electro Magnetic Interference) 문제가 발생될 수 있다. 이러한 문제를 해결하기 위해 반도체칩 제조시 최상위 금속을 접지용으로 하여 최상위 메탈이 칩의 전영역을 덮도록 한다. 즉, 본딩패드 및 범프용 패드를 제외한 전영역을 금속으로 처리하여 접지에 연결한다.
도 6은 본 발명의 제 2 실시예에 따른 적층 패키지의 구조 단면도로서, 도전성 범프에 의해 수직 적층된 적층 반도체칩이 솔더접합을 통해 기판과 접속됨을 도시하고 있다.
도 6에 도시된 바와 같이, 다수의 홀(41a)이 형성된 기판(41), 다수의 도전성 범프(44)가 부착되며 기판의 홀(41a)을 관통하는 제 1 반도체칩(42), 기판(41)의 홀(41a)을 통해 다수의 범프(44)에 접속된 제 2 반도체칩(43)을 포함한다.
여기서, 제 1,2 반도체칩(42, 43)은 각각 범프용 패드(42a, 43a)를 통해 도전성 범프에 접속되며, 기판(41)의 홀(41a)에는 솔더접합(45)이 매워져 있다.
이처럼 솔더접합(45)은 도전성 범프와 범프간을 전기적으로 연결하고 범프가 관통하는 홀(41a)을 매워주고, 아울러 솔더접합(45)에 의해 홀(41a)을 관통하는 도전성 범프(44)의 움직임을 방지함과 동시에 각 반도체칩과 기판을 전기적으로 접속시킨다.
도 7은 본 발명의 제 3 실시예에 따른 적층 패키지의 구조 단면도로서, 하나의 패키지내에 수직으로 집적된 적층 구조를 도시하고 있다.
도 7에 도시된 바와 같이, 기판(31)상에 도전성 범프(34)를 통해 적층되되 하부의 제 1 반도체칩(31)에만 와이어(35) 본딩이 이루어진 제 1, 2 반도체칩(31,33)이 형성되며, 제 1,2 반도체칩(31,33)의 적층구조 상부에 수직으로 제 1, 2 반도체칩과 동일한 적층구조가 형성된다.
도 7에 도시된 것처럼, 비록 하나의 패키지내에 총 4개의 반도체칩이 사용되었으나, 하부의 반도체칩에만 와이어본딩이 이루어지므로 와이어 배선의 수를 감소시킬 수 있다.
도 8은 본 발명의 제 4 실시예에 따른 적층 패키지의 구조 단면도로서, 상대적으로 폭이 큰 하나의 제 1 반도체칩(31)에 다수의 도전성 범프(34)를 부착하고, 도전성 범프(34)에 각각 대응하여 소정 거리를 두고 다수의 반도체칩(33)이 적층된다.
이와 같은 적층 패키지에서도 하부의 반도체칩은 범프용 패드와 본딩패드가 형성되고, 상부의 반도체칩은 범프용 패드만이 형성된다.
도 9는 본 발명의 제 5 실시예에 따른 적층 패키지의 구조 단면도로서, 홀이 형성된 기판(41)의 상하부에 도전성 범프(44)를 통해 제1,2 반도체칩(42,43)이 적층되고, 홀에 솔더접합(45)이 매워진 패키지를 하나의 기판(41)에 다수개 수평으로 적층한 도면이다.
도 9에 도시된 적층 패키지는 와이어 본딩대신 솔더접합(45)만을 이용하여 각 반도체칩(42,43)과 기판(41)을 전기적으로 접속시키고 있기 때문에 패키지의 높이를 감소시킬 수 있다.
도 10은 본 발명의 제 6 실시예에 따른 적층 패키지의 구조 단면도로서, 하나의 패키지내에 수직적층 및 수평 적층된 패키지를 구현하고 있다.
도 10에 도시된 것처럼, 기판(31)의 일측 상에 하부 제 1 반도체칩(32)이 와이어(35) 본딩되고 제1도전성 범프(34)를 통해 서로 접속된 제1,2 반도체칩(32,33)과, 기판(31)의 타측 일부를 식각하여 형성된 홀에 제2도전성 범프(44)를 통해 기판(31)의 상면 및 저면에 각각 부착된 제 3, 4 반도체칩(42,43)을 도시하고 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 적층 패키지는 범퍼를 이용하여 반도체칩들을 접속하므로써 배선 거리가 짧아져 전기적 특성이 우수하고, 배선을 위한 물리적 크기를 감소시킬 수 있는 효과가 있다.
그리고, 복수개의 메모리칩을 단일 패키지내에 집적할 경우, 범퍼를 이용하여 칩들을 접속시키므로 데이터버스, 어드레스버스, 콘트롤신호 등 메모리칩의 칩선택신호를 제외한 대부분의 신호를 공유할 수 있는 효과가 있다.

Claims (7)

  1. 소정 접속패드가 형성된 기판;
    상기 기판상에 부착되며 다수의 제 1 범프용 패드와 본딩패드가 형성된 제 1 반도체칩;
    상기 제 1 반도체칩의 상면부로부터 소정 거리를 두고 수직으로 적층되며 저면부에 다수의 제 2 범프용 패드가 형성된 제 2 반도체칩; 및
    상기 제 1 범프용 패드에 부착되어 상기 제 2 범프용 패드에 전기적으로 접속된 도전성 범프를 포함하되,
    상기 도전성 범프는 금으로 18㎛∼20㎛의 두께로 형성된 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체칩의 본딩패드는 상기 기판의 접속패드에 와이어 본딩된 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 1, 2 반도체칩이 수직으로 다수개 적층된 것을 특징으로 하는 적층 형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1, 2 반도체칩이 상기 기판상에 소정 거리를 두고 수평으로 다수개 구비된 것을 특징으로 하는 적층형 반도체 패키지.
  5. 홀이 형성된 기판;
    상기 기판의 홀을 관통하는 도전성 범프가 부착되며 상기 기판에 접하는 제 1 반도체칩;
    상기 도전성 범프에 대응하여 접속되며 상기 기판에 접하는 제 2 반도체칩; 및
    상기 홀에 매워져 상기 제 1 반도체칩과 제 2 반도체칩을 전기적으로 접속시키는 솔더막을 포함하되,
    상기 도전성 범프는 금으로 18㎛∼20㎛의 두께로 형성된 적층형 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1, 2 반도체칩이 소정 간격을 두고 수평으로 다수개 구비된 것을 특 징으로 하는 적층형 반도체 패키지.
  7. 삭제
KR1020010014800A 2001-03-22 2001-03-22 적층형 반도체 패키지 KR100776130B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010014800A KR100776130B1 (ko) 2001-03-22 2001-03-22 적층형 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010014800A KR100776130B1 (ko) 2001-03-22 2001-03-22 적층형 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20020074792A KR20020074792A (ko) 2002-10-04
KR100776130B1 true KR100776130B1 (ko) 2007-11-16

Family

ID=27698238

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010014800A KR100776130B1 (ko) 2001-03-22 2001-03-22 적층형 반도체 패키지

Country Status (1)

Country Link
KR (1) KR100776130B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714453B2 (en) 2018-02-08 2020-07-14 Samsung Electronics Co., Ltd. Semiconductor package including semiconductor chip
KR102480261B1 (ko) 2022-11-01 2022-12-22 주식회사 유경하이테크 반도체 패키지용 메탈 바 및 그 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970046898U (ko) * 1995-12-28 1997-07-31 멀티칩 반도체 장치
JPH11168157A (ja) * 1997-10-01 1999-06-22 Toshiba Corp マルチチップ半導体装置
KR19990024255U (ko) * 1997-12-12 1999-07-05 김영환 적층형 볼 그리드 어레이 패키지
KR20000027153A (ko) * 1998-10-27 2000-05-15 김영환 칩 사이즈 스택 패키지
KR20010017143A (ko) * 1999-08-09 2001-03-05 윤종용 캐리어 테이프를 이용한 적층형 플립 칩 패키지
KR20010022384A (ko) * 1997-07-29 2001-03-15 추후보정 칩 상의 도전성 에폭시 플립-칩

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970046898U (ko) * 1995-12-28 1997-07-31 멀티칩 반도체 장치
KR20010022384A (ko) * 1997-07-29 2001-03-15 추후보정 칩 상의 도전성 에폭시 플립-칩
JPH11168157A (ja) * 1997-10-01 1999-06-22 Toshiba Corp マルチチップ半導体装置
KR19990024255U (ko) * 1997-12-12 1999-07-05 김영환 적층형 볼 그리드 어레이 패키지
KR20000027153A (ko) * 1998-10-27 2000-05-15 김영환 칩 사이즈 스택 패키지
KR20010017143A (ko) * 1999-08-09 2001-03-05 윤종용 캐리어 테이프를 이용한 적층형 플립 칩 패키지

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10714453B2 (en) 2018-02-08 2020-07-14 Samsung Electronics Co., Ltd. Semiconductor package including semiconductor chip
KR102480261B1 (ko) 2022-11-01 2022-12-22 주식회사 유경하이테크 반도체 패키지용 메탈 바 및 그 제조방법

Also Published As

Publication number Publication date
KR20020074792A (ko) 2002-10-04

Similar Documents

Publication Publication Date Title
JP4808408B2 (ja) マルチチップパッケージ、これに使われる半導体装置及びその製造方法
KR100574947B1 (ko) Ｂｇａ 패키지, 그 제조방법 및 ｂｇａ 패키지 적층 구조
US7129571B2 (en) Semiconductor chip package having decoupling capacitor and manufacturing method thereof
KR100818088B1 (ko) 반도체 패키지 및 그 제조 방법
US20140191396A1 (en) Semiconductor package and method for fabricating base for semiconductor package
JP2003110084A (ja) 半導体装置
US6072700A (en) Ball grid array package
KR20070054553A (ko) 반도체 패키지 및 그 제조 방법
US10978431B2 (en) Semiconductor package with connection substrate and method of manufacturing the same
US6340839B1 (en) Hybrid integrated circuit
US20230054984A1 (en) Semiconductor package
JP2001156251A (ja) 半導体装置
US5559305A (en) Semiconductor package having adjacently arranged semiconductor chips
US6737590B2 (en) Tape circuit board and semiconductor chip package including the same
KR100776130B1 (ko) 적층형 반도체 패키지
KR100549311B1 (ko) 반도체패키지
US20070284717A1 (en) Device embedded with semiconductor chip and stack structure of the same
KR20050027384A (ko) 재배선 패드를 갖는 칩 사이즈 패키지 및 그 적층체
KR100401019B1 (ko) 반도체패키지 및 그 제조방법
KR100650049B1 (ko) 멀티 칩 패키지를 이용하는 적층 패키지
JP2005101186A (ja) 積層型半導体集積回路
KR101169688B1 (ko) 반도체 장치 및 적층 반도체 패키지
KR100762871B1 (ko) 칩크기 패키지 제조방법
KR100406447B1 (ko) 반도체패키지 및 그 제조방법
KR100480908B1 (ko) 적층 칩 패키지의 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20181016

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191016

Year of fee payment: 13