KR20000027153A - 칩 사이즈 스택 패키지 - Google Patents

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KR20000027153A
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Abstract

본 발명은 칩 사이즈 스택 패키지를 개시한다. 개시된 본 발명은, 유기 절연물인 폴리이미드막(10)의 양면에 도전성 금속박판(20,21)이 부착된 구조의 도전성 플렉서블 테이프의 양면에 상하부 반도체 칩(80,90)이 접착된다. 각 반도체 칩(80,90)의 패드(81)에는 범프(82)가 형성되고, 각 범프(82)가 도전성 플렉서블 테이프의 금속박판(20,21)에 접촉된다. 플렉서블 테이프에는 비아홀(12)이 형성되고, 비아홀(12)의 내벽과 각 금속박판(20,21)의 표면에 전도막(30)이 도금되어서, 상하 금속박판(20,21)이 전기적으로 연결된다. 특히, 상부 금속박판(20)은 폴리이미드막(10)에서 양측으로 돌출된다. 하나의 리드 프레임(100)은 상기 전체 구조물이 수용되는 홈부(101)가 중앙에 관통,형성된 직사각틀 형상이다. 상기 전체 구조물이 리드 프레임(100)의 홈부(101)에 수용되면, 상부 금속박판(20)의 돌출부(20a)가 리드 프레임(100) 상부면에 조인트된다. 기판에 실장될 리드 프레임(100)의 밑면이 노출되도록 전체가 봉지제(110)로 몰딩된다. 이와 같이, 본 발명에 의하면 리드 프레임이 하나만 사용되므로, 스택 패키지를 칩 사이즈로 구현가능하다.

Description

칩 사이즈 스택 패키지
본 발명은 칩 사이즈 스택 패키지(chip size stack package)에 관한 것으로서, 보다 구체적으로는 칩 사이즈대로 2개의 반도체 칩을 스택킹한 패키지에 관한 것이다.
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M DRAM이 양산 단계에 있으며, 256M DRAM의 양산도 가까운 시일안에 도래할 것으로 보인다.
메모리 칩의 용량 증대, 다시 말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발시간을 필요로 한다. 따라서 최근, 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(Stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 칩을 수직으로 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M DRAM급 반도체 칩을 적층하여 128M DRAM급으로 구성할 수 있고, 또 2개의 128M DRAM급 반도체 칩을 적층하여 256M DRAM급으로 구성할 수 있다.
상기와 같은 스택킹에 의한 패키지의 전형적인 예를 도 1을 참고로 하여 개략적으로 설명하면 다음과 같다.
패드가 상부면에 배치된 반도체 칩(1)에 리드 프레임(2)의 인너 리드(21)가 접착제로 부착되고, 이 인너 리드(21)는 패드에 금속 와이어(3)로 연결되어 있다. 리드 프레임(2)의 아우터 리드(22)가 양측으로 돌출되게 전체가 봉지제(4)로 몰딩되어 있다.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결되어 있다.
그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.
이를 해소하기 위해서, 종래에 제안된 스택 패키지를 도 2 및 도 3을 참조로 하여 간단히 설명하면 다음과 같다.
먼저, 도 2에 도시된 패키지는 상하부 반도체 칩(1b,1a)의 각 뒷면이 접착제에 의해 접착되어 있다. 상부 반도체 칩(1b)의 패드에 상부 리드 프레임(2b)의 인너 리드(21b)가 패드가 전기적으로 연결되어 있고, 하부 반도체 칩(1a)의 패드에 하부 리드 프레임(2a)의 인너 리드(21a)가 전기적으로 연결되어 있다. 상부 리드 프레임(2b)의 아우터 리드(22b)는 하부 리드 프레임(2a)의 중간부에 본딩되어서 각 리드 프레임(2a,2b)이 전기적으로 연결되어 있고, 하부 리드 프레임(2a)의 아우터 리드(22a)가 양측으로 돌출되도록 전체가 봉지제(4)로 몰딩된 구조로 이루어져 있다.
한편, 도 3에 도시된 패키지는, 도 1에 도시된 패키지에서 각 리드 프레임(2)의 아우터 리드(22)들이 봉지제(4)의 양측으로 수평하게 돌출되어 있고, 봉지제(4)의 상부면에 접착되어 봉지제(4)의 양측을 따라 구부러진 별도의 리드 프레임(5)에 각 아우터 리드(22)들이 연결된 구조로 이루어져 있다.
그러나, 도 2에 도시된 스택 패키지는 2개의 리드 프레임을 동시에 트림 및 포밍 공정을 하기 때문에, 아우터 리드를 정확한 형상으로 성형하기가 매우 곤란하고, 또한 트림 공정시 마모될 우려도 높다.
그리고, 도 3에 도시된 스택 패키지는 별도로 제 3의 리드 프레임이 사용되기 때문에 원가 상승의 원인이 되고, 또한 스택킹 공정이 매우 복잡해지며, 특히 전체 두께가 너무 두꺼워서 칩 사이즈 패키지로 구현하기가 불가능하다.
또한, 종래의 각 스택 패키지는 전술된 문제점외에도, 각 반도체 칩별로 리드 프레임이 전용으로 사용되어야 하기 때문에, 각 리드 프레임의 폭으로 인해서 칩 사이즈 패키지로의 구현이 불가능하다는 문제점도 있다.
따라서, 본 발명은 종래의 각 스택 패키지들이 안고 있는 제반 문제점들을 해소하기 위해 안출된 것으로서, 하나의 리드 프레임만으로 2개의 반도체 칩을 스택킹할 수 있도록 하여, 좌우 폭이나 두께에 있어서 경박단소화가 실현되는 칩 사이즈 스택 패키지를 제공하는데 목적이 있다.
도 1 내지 도 3은 종래의 스택 패키지를 나타낸 도면
도 4 내지 도 29는 본 발명의 실시예 1에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면
도 30 내지 도 32는 본 발명의 실시예 2에 따른 스택 패키지를 제조 공정 순서대로 나타낸 도면
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 폴리이미드막 11 ; 슬로트
12 ; 비아홀 20 ; 상부 금속박판
21 ; 하부 금속박판 30 ; 전도막
40 ; 솔더물 60 ; 접착제
80,90 ; 반도체 칩 81 ; 패드
82 ; 범프 100 ; 리드 프레임
110 ; 봉지제
상기와 같은 목적을 달성하기 위해 본 발명에 따른 스택 패키지는 다음과 같은 구성으로 이루어진다.
유기 절연물인 폴리이미드막의 양면에 도전성 금속박판이 부착된 구조의 도전성 플렉서블 테이프의 양면에 상하부 반도체 칩이 접착된다. 각 반도체 칩의 패드에는 범프가 형성되고, 각 범프가 도전성 플렉서블 테이프의 금속박판에 접촉된다. 플렉서블 테이프에는 비아홀이 형성되고, 비아홀의 내벽과 각 금속박판의 표면에 전도막이 도금되어서, 상하 금속박판이 전기적으로 연결된다. 특히, 상부 금속박판은 폴리이미드막에서 양측으로 돌출된다.
하나의 리드 프레임은 상기 전체 구조물이 수용되는 홈부가 중앙에 관통,형성된 직사각틀 형상이다. 상기 전체 구조물이 리드 프레임의 홈부에 수용되면, 상부 금속박판의 돌출부가 리드 프레임 상부면에 접촉된다. 기판에 실장될 리드 프레임의 밑면이 노출되도록 전체가 봉지제로 몰딩된다.
상기된 본 발명의 구성에 의하면, 도전성 플렉서블 테이프에 의해 2개의 반도체 칩이 전기적으로 연결되고, 따라서 리드 프레임 하나만 사용하는 것이 가능해지므로써, 스택 패키지의 두께 및 좌우 폭이 칩 사이즈와 거의 유사할 정도로 얇으면서 짧게 구현된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
<실시예 1>
도 4 내지 도 29는 본 발명의 실시예 1에 따른 칩 사이즈 스택 패키지를 제조 공정 순서대로 나타낸 도면들이다.
먼저, 도 4에 도시된 바와 같이, 유기 절연물인 폴리이미드막(10)을 펀치 다이에 올려놓고 펀치를 이용해서 동일 피치로 슬로트(11)를 형성한다. 이어서, 도 5에 도시된 바대로, 폴리이미드막(10)의 상하부면 각각에 상하부 도전성 금속박판(20,21), 예를 들면 동판을 프레스로 열압착하여 부착한다. 그런 다음, 각 도전성 금속박판(20,21)을 패터닝하는 사진 식각 공정을 위해서, 도 6과 같이, 각 금속박판(20,21)상에 감광막(22)을 도포한다. 이어서, 도 7과 같이, 각 감광막(22)에서 일정 거리를 두고 투명막(24)을 배치하고, 투명막(24)에 패턴닝된 반사막(25)을 배치시킨 다음, 램프에서 빛을 가해 감광막(22)을 반사막(25) 패턴 형상대로 제거하면 도 8과 같이 된다. 즉, 감광막(22)의 중앙부와, 양측 슬로트(11)에서 돌출된 부분이 제거된다.
마지막으로, 상기와 같이 패터닝된 감광막(22)을 이용해서 식각 공정을 실시하여 각 금속박판(20,21)을 제거하면 도 9와 같은 도전성 플렉서블 테이프가 완성된다. 여기서, 상부 금속박판(20)은 양측 슬로트(11)를 덮을 정도로 연장된 돌출부(20a)를 갖도록 식각되고, 반면에 하부 금속박판(21)은 양측 슬로트(11)가 하부로 노출될 정도로 식각된다.
이러한 공정을 통해 완성된 플렉서블 테이프가 도 10에 사시도로 도시되어 있다. 도시된 바와 같이, 직사각판 형상의 폴리이미드막(10)의 양측으로 한 쌍의 슬로트(11)가 형성되어 있고, 폴리이미드막(10)의 상부면에 패터닝된 수 개의 상부 금속박판(20)이 배치되어 있다. 특히, 상부 금속박판(20)에는 양측 슬로트(11)를 덮는 돌출부(20a)를 갖는다. 한편, 하부 금속박판은 폴리이미드막(10)의 하부면에 배치되는데, 도 10은 상부에서 바라본 사시도이므로 하부 금속박판은 도시되지 않았다. 한편, 도 10의 XI 부위의 상세도인 도 11에 도시된 바와 같이, 상부 금속박판(20)의 내측 표면에는 원 형상의 오목홈(20b)이 형성된다.
이어서, 상하부 금속박판(20,21)을 전기적으로 연결시키기 위해서, 도 12에 도시된 바와 같이, 플렉서블 테이프의 양측에 비아홀(12)을 드릴로 형성한다. 그런 다음, 도 13과 같이, 비아홀(12)의 내벽 전체와 각 금속박판(20,21)의 외표면 전체에 전도막(30), 예를 들면 동막을 도금한다. 전도막(30)은 도 14와 같이 오목홈(20b)에도 도금되고, 이 부분에 주석과 납으로 이루어진 솔더물(40)을 도트 프린트한다.
그런 다음, 플렉서블 테이프의 상하부면 각각에 2개의 반도체 칩을 접착하기 위해서, 도 15에 도시된 바와 같이, 상하부 금속박판(20,21)상에 접착제(60)를 도포한다. 특히, 접착제(60)는 슬로트(11)와 솔더물(40) 사이 부분에만 도포한다. 현재까지의 공정에서 폴리이미드막(10)이 롤 타입이면, 도 16과 같은 형상이 된다.
이어서, 도 17과 같이, 접착제(60)상에 상부 반도체 칩(80)을 접착한다. 하부 반도체 칩도 마찬가지이다. 한편, 반도체 칩(80)에는 회로 보호를 위한 실리콘산화막(61)이 코팅되어 있다. 반도체 칩(80)의 패드(81)에는 도 18에 도시된 바와 같이, 골드 범프(82)가 형성되어 있다. 따라서, 도 19와 같이, 반도체 칩(80)이 접착제(60)를 매개로 금속박판(20,21)에 접착됨과 동시에 도 20과 같이 골드 범프(82)가 솔더물(40)에 접촉되므로써, 반도체 칩(80)과 금속박판(20,21)이 전기전으로 연결된다. 이러한 상태를 도 16과 같이 롤 타입의 폴리이미드막(10)에 적용한 것이 도 21에 도시되어 있다.
그런 다음, 도 22와 같이 롤 타입의 폴리이미드막(10)을 하나의 리드 프레임(100) 표면에 열압착을 실시하여 부착한다. 이때 사용되는 펀치에는 하단 양측으로 한 쌍의 돌출부가 형성되어 있다. 한편, 도 23에 도시된 바와 같이, 리드 프레임(100)에는 2개의 반도체 칩(80,80)이 스택킹된 플렉서블 테이프가 수용되는 홈부(101)가 형성된 직사각틀 형상이다. 특히, 폴리이미드막(10)의 슬로트(11) 위치와 대응되는 부분만 상부로 돌출되어 돌출부(102)가 형성되도록, 리드 프레임(100)의 나머지 부분은 식각된다. 따라서, 전체 구조물을 리드 프레임(100)의 홈부(101)에 수용시킨 상태에서, 도 24와 같이 펀치로 상부 금속박판(20)의 돌출부(20a)를 누르게 되면, 돌출부(20a)는 슬로트(11)내로 꺾여 들어가면서 리드 프레임(100)의 돌출부(102)상에 견고하게 조인트된다. 도 25는 상기 공정에 의해 리드 프레임(100)과 여러 개의 각 반도체 칩(80,90)이 전기적으로 연결되고 리드 프레임(100)을 개개로 분리하기 전의 상태를 나타낸 도면이다.
따라서, 본 발명에 따르면 리드 프레임(100)은 도 26에 도시된 바와 같이, 매우 단순한 구조가 된다. 즉, 반도체 칩이 탑재되는 중앙은 빈 공간이 되고, 양측으로만 리드들이 배치되어 있어서, 종래의 리드 프레임을 나타낸 도 27과 비교해보면, 본 발명에 따른 리드 프레임 구조가 매우 간단해졌다는 것을 명확히 알 수가 있다.
이어서, 도 28과 같이, 리드 프레임(100)의 밑면, 즉 기판에 실장되는 부분만이 노출되게 전체를 봉지제(110)로 몰딩한 후, 도 29와 같이 펀치로 리드 프레임(100) 사이를 절단하면, 본 발명에 따른 개개의 칩 사이즈 스택 패키지가 완성된다. 리드 프레임(100) 밑면에는 솔더 볼을 부착하여 기판에 실장하면 된다.
<실시예 2>
도 30은 본 발명의 실시예 2에 따른 스택 패키지를 나타낸 단면도이다. 도시된 바와 같이, 실시예 1에서는 2개의 반도체 칩이 하나의 리드 프레임(100)에 스택킹되었으나, 본 실시예 2에서는 실시예 1에 따른 스택 패키지의 하부에 동일한 구조를 갖는 2개의 반도체 칩(80',90')이 역으로 스택킹되어, 총 4개의 반도체 칩(80,90,80',90')이 하나의 리드 프레임(100)에 스택킹된 구조로 이루어진다.
즉, 서로 대향하는 2개의 반도체 칩(90,90')의 배면이 접착제로 접착되고, 나머지 2개의 반도체 칩(80,80')과 전기적으로 연결된 금속박판(20,20')이 하나의 리드 프레임(100)에 본딩된 구조로 이루어진다.
한편, 봉지제(110')는 도 31에 도시된 바와 같이, 리드 프레임(100)의 양단이 돌출되게 전체를 몰딩하게 된다. 따라서, 이후에 도 32와 같이, 봉지제(110')에서 돌출된 리드 프레임(100)의 양단을 기판에 실장할 수 있도록 하향으로 포밍하면 된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 도전성 플렉서블 테이프를 사용하므로써, 2개의 반도체 칩을 하나의 리드 프레임을 이용해서 스택킹할 수가 있게 된다. 따라서, 스택 패키지를 칩 사이즈로 구현할 수가 있게 된다.

Claims (4)

  1. 절연막의 상하부면에 패터닝된 상하부 금속박판이 부착되고, 상기 상부 금속박판의 양측에는 절연막에서 돌출되는 돌출부를 가지며, 양측에 비아홀이 관통,형성된 전도성 플렉서블 테이프;
    상기 비아홀의 내벽 전체와 상기 상하부 금속박판의 외표면 전체에 도금되어, 상기 상하부 금속박판을 전기적으로 연결시키는 전도막;
    상기 플렉서블 테이프의 상하부 금속박판에 접착된 상하부 반도체 칩;
    상기 상하부 반도체 칩의 패드와 각 금속박판을 전기적으로 연결시키는 범프;
    상기 전체 구조물이 수용되는 홈부가 중앙에 관통,형성된 직사각틀 형상으로서, 상기 상부 금속박판의 돌출부가 외곽 표면을 따라 조인트되는 리드 프레임; 및
    기판에 실장될 상기 리드 프레임의 밑면만이 노출되게 전체를 몰딩하는 봉지제를 포함하는 칩 사이즈 스택 패키지.
  2. 제 1 항에 있어서, 상기 절연막의 재질은 폴리이미드이고, 상기 상하부 금속박막과 전도막의 재질은 동인 것을 특징으로 하는 칩 사이즈 스택 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 범프와 접촉되는 상하부 금속박판의 내측부에 오목홈이 형성되고, 상기 오목홈에 범프와 결합되는 솔더물이 프린트된 것을 특징으로 하는 칩 사이즈 스택 패키지.
  4. 제 1 항에 있어서, 상기 리드 프레임의 하부에, 상기 플렉서블 테이프와 동일 구조로 이루어진 다른 플렉서블 테이프에 의해 스택킹된 2개의 반도체 칩이 배치되고, 상기 하부의 반도체 칩과 상부 반도체 칩은 대향,배치되어 각 배면이 접착되며, 상기 하부 반도체 칩들과 전기적으로 연결된 플렉서블 테이프의 금속박판이 상기 리드 프레임의 밑면에 조인트되어, 총 4개의 반도체 칩이 하나의 리드 프레임에 스택킹된 것을 특징으로 하는 칩 사이즈 스택 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100551576B1 (ko) * 1999-11-02 2006-02-13 마츠시타 덴끼 산교 가부시키가이샤 반도체 장치 및 그 제조방법
KR100776130B1 (ko) * 2001-03-22 2007-11-16 매그나칩 반도체 유한회사 적층형 반도체 패키지

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