JP5175823B2 - 半導体パッケージの製造方法 - Google Patents

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Description

本発明は、半導体チップと、前記半導体チップと電気的に接続された配線構造体とを有する半導体パッケージの製造方法に関する。
従来より、多層配線基板上に、はんだバンプ等を介して半導体チップを搭載した半導体パッケージが知られている。以下、図面を参照しながら、従来の半導体パッケージについて例示する。
図１は、従来の半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ１００は、半導体チップ２００が、多層配線基板３００の略中央部にはんだバンプ４００を介して実装され、アンダーフィル樹脂５００で封止された構造である。
半導体チップ２００は、半導体基板２１０と、電極パッド２２０とを有する。半導体基板２１０は、例えばシリコン（Ｓｉ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２０は、半導体基板２１０の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。
多層配線基板３００は、第１配線層３１０、第１絶縁層３４０、第２配線層３２０、第２絶縁層３５０、第３配線層３３０、ソルダーレジスト層３６０が順次積層された構造である。第１配線層３１０と第２配線層３２０とは、第１絶縁層３４０に設けられた第１ビアホール３４０ｘを介して電気的に接続されている。第２配線層３２０と第３配線層３３０とは、第２絶縁層３５０に設けられた第２ビアホール３５０ｘを介して電気的に接続されている。ソルダーレジスト層３６０の開口部３６０ｘ内に露出する第３配線層３３０上には、外部接続端子３７０が形成されている。第１配線層３１０は、半導体チップ２００の電極パッド２２０と接続される電極パッドとして機能する。外部接続端子３７０は、マザーボード等と接続される端子として機能する。
多層配線基板３００の第１配線層３１０と半導体チップ２００の電極パッド２２０とは、はんだバンプ４００を介して電気的に接続されている。半導体チップ２００と多層配線基板３００の対向する面の間には、アンダーフィル樹脂５００が充填されている。
続いて、従来の半導体パッケージの製造方法について簡単に説明する。図２及び図３は、従来の半導体パッケージの製造工程を例示する図である。図２及び図３において、図１と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図２に示す工程では、それぞれ周知の方法で作製された半導体チップ２００と多層配線基板３００を用意する。半導体チップ２００の電極パッド２２０上には、プレソルダー４１０が形成されている。多層配線基板３００の第１配線層３１０上には、プレソルダー４２０が形成されている。半導体チップ２００の厚さは、所定の厚さに薄型化されている。半導体チップ２００の所定の厚さの一例を挙げれば、５００μｍ程度である。
次いで、図３に示す工程では、多層配線基板３００の第１配線層３１０側と半導体チップ２００の電極パッド２２０側とを対向させて、プレソルダー４１０と４２０とが対応する位置に来るように配置する。そして、プレソルダー４１０と４２０を例えば２３０℃に加熱し、はんだを融解させることにより、はんだバンプ４００を形成する。
次いで、図３下側に示す構造体において、半導体チップ２００と多層配線基板３００の対向する面の間にアンダーフィル樹脂５００を充填することにより、図１に示す半導体パッケージ１００が完成する。
このように、従来の半導体パッケージの製造方法では、半導体チップを薄型化してから多層配線基板上に実装する。
特開平０４−０２５０３８号公報 特開２００２−０１６１７３号公報
しかしながら、半導体チップを薄型化すると、十分な機械的強度が保てず、取り扱いが困難となるため、半導体チップをある程度以上に薄型化することはできないという問題があった。従来の半導体パッケージの製造方法において、薄型化できる半導体チップの限界は５００μｍ程度と考えられている。
本発明は、上記の点に鑑みてなされたものであり、搭載する半導体チップを従来よりも薄型化することが可能な半導体パッケージの製造方法を提供することを課題とする。
本半導体パッケージの製造方法は、一方の面に凹部が設けられた第１支持体を準備し、前記凹部に、主面の側に電極が形成された半導体チップを、前記電極が前記凹部の開口部から露出するように配置する第１工程と、前記第１支持体の前記一方の面及び前記半導体チップの前記主面に絶縁層及び配線層を含む配線構造体を形成する第２工程と、前記配線構造体上に第２支持体を配置する第３工程と、前記第１支持体を除去する第４工程と、前記半導体チップの前記主面と接する前記配線構造体の面に、前記半導体チップを封止する封止樹脂を形成する第５工程と、前記封止樹脂及び前記半導体チップを、前記半導体チップの裏面側から研削して薄型化する第６工程と、前記第２支持体を除去する第７工程と、を有することを要件とする。
開示の技術によれば、搭載する半導体チップを従来よりも薄型化することが可能な半導体パッケージの製造方法を提供することができる。
従来の半導体パッケージを例示する断面図である。 従来の半導体パッケージの製造工程を例示する図（その１）である。 従来の半導体パッケージの製造工程を例示する図（その２）である。 本実施の形態に係る半導体パッケージを例示する断面図である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その２）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その３）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その４）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その５）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その６）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その７）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その８）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その９）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１０）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１１）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１２）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１３）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１４）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１５）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１６）である。 本実施の形態に係る半導体パッケージの製造工程を例示する図（その１７）である。
以下、図面を参照して発明を実施するための形態について説明する。
［本実施の形態に係る半導体パッケージの構造］
図４は、本実施の形態に係る半導体パッケージを例示する断面図である。図４を参照するに、半導体パッケージ１０は、半導体チップ２０及び封止樹脂３０が形成する面の上に極薄の配線構造体４０が形成され、更に配線構造体４０上に外部接続端子４９が形成された構造を有する。半導体パッケージ１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）×厚さ０．３５ｍｍ（Ｚ方向）程度とすることができる。但し、厚さ（Ｚ方向）は、０．３〜０．５ｍｍ程度と薄型に形成することができる。
図１に示す従来の半導体パッケージ１００は、多層配線基板３００を基体とし、その上に半導体チップ２００が実装された形態であるが、図４に示す半導体パッケージ１０は、半導体チップ２０及び封止樹脂３０を基体とし、その上に配線構造体４０が形成された形態である。又、図１に示す従来の半導体パッケージ１００では、半導体チップ２００と多層配線基板３００とをはんだバンプ４００を用いて電気的に接続しているが、図４に示す半導体パッケージ１０では、半導体チップ２０と配線構造体４０との電気的接続にはんだバンプを用いていない。以下、半導体パッケージ１０を構成する半導体チップ２０、封止樹脂３０、配線構造体４０及び外部接続端子４９について詳説する。
半導体チップ２０は、半導体基板２１と、電極パッド２２と、突起電極２３とを有する。半導体基板２１は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２は、半導体基板２１の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド２２の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド２２の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
突起電極２３は電極パッド２２上に形成されている。突起電極２３としては、例えば円柱形状の銅（Ｃｕ）ポスト等を用いることができる。突起電極２３の直径は、例えば５０μｍとすることができる。突起電極２３の高さは、例えば５〜１０μｍとすることができる。隣接する突起電極２３のピッチは、例えば１００μｍとすることができる。以降、半導体チップ２０において、電極パッド２２が形成されている側の面を、主面と称する場合がある。又、半導体チップ２０において、主面と反対側に位置する、主面と略平行な面を、裏面と称する場合がある。又、半導体チップ２０において、主面及び裏面と略垂直な面を、側面と称する場合がある。
封止樹脂３０は、半導体チップ２０の側面を封止するように形成されている。より詳しくは、封止樹脂３０は絶縁樹脂３１及び３２から構成され、絶縁樹脂３１が半導体チップ２０の側面を封止するように形成され、絶縁樹脂３１の側面を封止するように更に絶縁樹脂３２が形成されている。但し、半導体パッケージ１０の製造工程によっては、絶縁樹脂３１は、後述する第１絶縁層４１と一体的に形成されている場合もある。又、半導体パッケージ１０の製造工程によっては、絶縁樹脂３１は存在せず、封止樹脂３０として絶縁樹脂３２のみが半導体チップ２０の側面を封止するように形成されている場合もある。
封止樹脂３０の一方の面（半導体チップ２０の電極パッド２２側の面）は、半導体チップ２０の主面と略面一とされている。封止樹脂３０の他方の面（半導体チップ２０の電極パッド２２の反対側の面）は、半導体チップ２０の裏面と略面一とされている。つまり、半導体チップ２０の裏面は、封止樹脂３０の他方の面から露出している。
絶縁樹脂３１及び３２の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができる。絶縁樹脂３１の幅Ｗ１は、例えば５０〜１００μｍ程度とすることができる。絶縁樹脂３２の幅Ｗ２は、例えば２００〜５００μｍ程度とすることができる。半導体チップ２０及び封止樹脂３０の厚さＴ１は、例えば２００〜４００μｍ程度とすることができる。
配線構造体４０は、第１絶縁層４１、第１配線層４２、第２絶縁層４３、第２配線層４４、ソルダーレジスト層４５が順次積層された構造を有する。配線構造体４０の厚さＴ２は、例えば３０〜５０μｍ程度とすることができる。
より詳しく説明すると、第１絶縁層４１は、半導体チップ２０の主面及び封止樹脂３０の一方の面に、半導体チップ２０の突起電極２３を覆うように形成されている。第１絶縁層４１の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができる。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１配線層４２は、第１絶縁層４１上に形成されている。第１配線層４２は、第１絶縁層４１を貫通し突起電極２３の上面を露出する第１ビアホール４１ｘ内に充填されたビアフィル、及び第１絶縁層４１上に形成された配線パターンを含んで構成されている。第１配線層４２は、第１ビアホール４１ｘ内に露出した突起電極２３と電気的に接続されている。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層４２を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。このように、本実施形態に係る半導体パッケージ１０では、半導体チップ２０と配線構造体４０との電気的接続にバンプを用いていない。
第２絶縁層４３は、第１絶縁層４１上に、第１配線層４２を覆うように形成されている。第２絶縁層４３の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができる。第２絶縁層４３の厚さは、例えば１０μｍ程度とすることができる。
第２配線層４４は、第２絶縁層４３上に形成されている。第２配線層４４は、第２絶縁層４３を貫通し第１配線層４２の上面を露出する第２ビアホール４３ｘ内に充填されたビアフィル、及び第２絶縁層４３上に形成された配線パターンを含んで構成されている。第２配線層４４は、第２ビアホール４３ｘ内に露出した第１配線層４２と電気的に接続されている。第２配線層４４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
ソルダーレジスト層４５は、第２絶縁層４３上に、第２配線層４４を覆うように形成されている。ソルダーレジスト層４５は開口部４５ｘを有し、第２配線層４４の一部はソルダーレジスト層４５の開口部４５ｘ内に露出している。ソルダーレジスト層４５の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いることができる。ソルダーレジスト層４５の厚さは、例えば１０μｍ程度とすることができる。
必要に応じ、開口部４５ｘ内に露出する第２配線層４４上に、金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
外部接続端子４９は、配線構造体４０を構成するソルダーレジスト層４５の開口部４５ｘ内に露出する第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）形成されている。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。つまり、封止樹脂３０の上方に外部接続端子４９が位置するように、配線層を引き回しても良い。隣接する外部接続端子４９のピッチは、隣接する突起電極２３のピッチ（例えば１００μｍ）よりも拡大することが可能となり、例えば２００μｍとすることができる。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子４９等を形成できるように第２配線層４４の一部がソルダーレジスト層４５から露出していれば十分である。
なお、本実施の形態では、絶縁樹脂３２の幅Ｗ２として２００〜５００μｍを例示した。しかし、ファンアウト構造により多端子の半導体パッケージを実現する場合、絶縁樹脂３２の幅Ｗ２を０．５〜６ｍｍ程度とし、絶縁樹脂３２の上方に、より多数の外部接続端子４９を設けても良い。
以上が、半導体チップ２０及び封止樹脂３０が形成する面の上に、極薄の配線構造体４０が形成された半導体パッケージ１０の構造である。
［本実施の形態に係る半導体パッケージの製造方法］
続いて、本実施の形態に係る半導体パッケージの製造方法について説明する。図５〜図２１は、本実施の形態に係る半導体パッケージの製造工程を例示する図である。図５〜図２１において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。
始めに、図５に示す工程では、複数の凹部５０ｘを有する第１支持体５０を準備する。なお、図５（Ａ）は平面図、図５（Ｂ）は図５（Ａ）のＡ−Ａ線に沿う断面図である。第１支持体５０としては、例えば銅板等を用いることができる。なお、第１支持体５０は必ずしも銅板に限定されるものではなく、鉄やニッケル等の他の金属板を使用できるが、後述する第１支持体５０を除去する工程（図１６参照）において、エッチングで容易に除去できる銅板を用いることが好ましい。
複数の凹部５０ｘは、例えば矩形の平板状の銅板にザグリ加工を施して形成することができる。又、複数の凹部５０ｘは、例えば矩形の平板状の銅板の所定部分をエッチングにより除去することにより形成したり、プレス加工により形成したりしても構わない。更に、複数の凹部５０ｘは、プレス加工等により凹部５０ｘに対応する大きさの貫通孔を形成した第１の矩形の平板状の銅板と、貫通孔が形成されていない第２の矩形の平板状の銅板とを貼り合わせることにより形成しても構わない。
第１支持体５０の幅Ｗ３及び奥行きＤ３は、例えば、それぞれ２００ｍｍ程度とすることができる。第１支持体５０の厚さＴ３は、例えば１ｍｍ程度とすることができる。凹部５０ｘの幅Ｗ４及び奥行きＤ４は、例えば、それぞれ１４ｍｍ程度とすることができる。凹部５０ｘの深さＨ４は、例えば８００μｍ程度とすることができる。但し、凹部５０ｘは、後述する工程（図７参照）において半導体チップ２０が配置される部分であるため、凹部５０ｘの幅Ｗ４×奥行きＤ４は、半導体チップ２０の幅×奥行きよりも若干大きくなるように適宜決定される。又、凹部５０ｘの深さＨ４は、半導体チップ２０の厚さと同程度になるように適宜決定される。
なお、本実施の形態では、第１支持体５０として複数の凹部５０ｘを有する矩形の平板状の銅板を用いる例を示すが、第１支持体５０は複数の凹部５０ｘを有する矩形の平板状の銅板には限定されず、例えば複数の凹部５０ｘを有する円形の平板状の銅板等であっても構わない。又、図５では、図を簡略化するために、２００×２００ｍｍ程度の第１支持体５０に１４ｍｍ×１４ｍｍ程度の凹部５０ｘを９個設けるように図示されているが、実際は更に多数の凹部が形成される。
次いで、図６に示す工程では、半導体基板２１の主面側に電極パッド２２及び突起電極２３が形成された半導体チップ２０を所定の数量だけ準備する。半導体チップ２０の裏面には、両面粘着剤５１が貼り付けられている。裏面に両面粘着剤５１が貼り付けられた半導体チップ２０は、例えば複数の半導体チップ２０を有するウェハの裏面全体にフィルム状の両面粘着剤５１を貼り付け、次いでウェハを個片化することにより作製することができる。半導体チップ２０は、この段階では薄型化されてなく、その厚さＴ５は例えば８００μｍとすることができる。このように、半導体チップ２０は、この段階では薄型化されてないため、前述の従来の半導体パッケージの製造方法のように、半導体チップ２０の取り扱いが困難となることはない。
なお、図６に示す工程で、裏面に両面粘着剤５１が貼り付けられていない半導体チップ２０を準備してもよい。その場合には、図７に示す工程よりも前に、第１支持体５０の各凹部５０ｘの内壁面（底面）にフィルム状の両面粘着剤５１をラミネートしておけばよい。
次いで、図７に示す工程では、第１支持体５０の各凹部５０ｘに、裏面に両面粘着剤５１が貼り付けられた半導体チップ２０をフェイスアップの状態で配置する。すなわち、半導体チップ２０を、突起電極２３が凹部５０ｘの開口部から露出するように配置する。半導体チップ２０は、両面粘着剤５１により、凹部５０ｘ内に固着される。第１支持体５０及び半導体チップ２０には、予め位置決め用のアライメントマークが形成されている。所定の位置決め装置を用いて第１支持体５０及び半導体チップ２０のアライメントマークを認識し、第１支持体５０に対して半導体チップ２０を位置決めすることにより、第１支持体５０の各凹部５０ｘに半導体チップ２０を配置することができる。
前述のように、半導体チップ２０を配置するために、凹部５０ｘの幅×奥行きは半導体チップ２０の幅×奥行きよりも若干大きくなるような寸法とされているので、半導体チップ２０の側面と凹部５０ｘの内壁面との間には空隙部５２が形成される。空隙部５２の幅Ｗ５は、例えば数μｍ程度とすることができる。なお、本実施形態では、第１支持体５０の面５０ａ（一方の面）と半導体チップ２０の面２０ａ（主面）とは略面一とされている。
次いで、図８に示す工程では、図７に示す空隙部５２に絶縁樹脂３１を充填する。絶縁樹脂３１の材料としては、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いることができる。絶縁樹脂３１は、空間充填性に優れた材料を用いることが好ましい。絶縁樹脂３１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、空隙部５２に絶縁樹脂３１を充填した後、絶縁樹脂３１を硬化温度以上に加熱して硬化させる。
次いで、図９に示す工程では、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に、半導体チップ２０の突起電極２３を覆うように第１絶縁層４１を形成する。第１絶縁層４１の材料としては、例えば熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等、又は、熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いることができる。第１絶縁層４１は、後述する工程（図１０参照）でレーザ加工法等により第１ビアホール４１ｘを形成しやすくするために、例えばフィラーが含有された加工性に優れた樹脂材を用いることが好ましい。第１絶縁層４１の厚さは、例えば１０μｍ程度とすることができる。
第１絶縁層４１の材料として熱硬化性を有するシート状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に半導体チップ２０の突起電極２３を覆うようにシート状の第１絶縁層４１をラミネートする。そして、ラミネートした第１絶縁層４１を押圧した後、第１絶縁層４１を硬化温度以上に加熱して硬化させる。なお、第１絶縁層４１を真空雰囲気中でラミネートすることにより、第１絶縁層４１中へのボイドの巻き込みを防止することができる。
第１絶縁層４１の材料として熱硬化性を有する液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に半導体チップ２０の突起電極２３を覆うように液状又はペースト状の第１絶縁層４１を例えばスピンコート法等により塗布する。そして、塗布した第１絶縁層４１を硬化温度以上に加熱して硬化させる。
なお、液状又はペースト状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合には、図８に示す工程を省略することが可能である。すなわち、図７に示す工程の後に図９に示す工程を行うことにより、１つの工程で、空隙部５２に第１絶縁層４１の材料である樹脂を充填するとともに、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に、半導体チップ２０の突起電極２３を覆うように第１絶縁層４１を形成することができる。これにより、製造工程を簡略化し半導体パッケージ１０の製造コストを削減する効果が得られる。
なお、フィルム状のエポキシ系樹脂やポリイミド系樹脂等を用いた場合にも、図８に示す工程を省略することが可能である。すなわち、図７に示す工程の後に図９に示す工程で、空隙部５２に絶縁樹脂が充填されないまま、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に、フィルム状のエポキシ系樹脂やポリイミド系樹脂等を用いた第１絶縁層４１が形成される。この場合には、後述する図１７に示す工程で、半導体チップ２０の面２０ａ（主面）と接する配線構造体４０の面（第１絶縁層４１の表面）に、半導体チップ２０の裏面及び側面を覆うように絶縁樹脂３２が形成される。これにより、製造工程を簡略化し半導体パッケージ１０の製造コストを削減する効果が得られる。
一方、図８に示す工程を削除しない場合には半導体チップ２０の位置ずれ防止の効果が得られる。
次いで、図１０に示す工程では、第１絶縁層４１に、第１絶縁層４１を貫通し突起電極２３の上面を露出させる第１ビアホール４１ｘを形成する。第１ビアホール４１ｘは、例えばＣＯ２レーザ等を用いたレーザ加工法により形成することができる。なお、第１ビアホール４１ｘは、第１絶縁層４１として感光性樹脂を用い、フォトリソグラフィ法により第１絶縁層４１をパターニングすることにより形成しても構わない。又、第１ビアホール４１ｘは、第１ビアホール４１ｘに対応する位置をマスクするスクリーンマスクを介してペースト状の樹脂を印刷し硬化させることにより形成しても構わない。
次いで、図１１に示す工程では、第１絶縁層４１上に第１配線層４２を形成する。第１配線層４２は、第１ビアホール４１ｘ内に充填されたビアフィル、及び第１絶縁層４１上に形成された配線パターンを含んで構成されている。第１配線層４２は、第１ビアホール４１ｘ内に露出した突起電極２３と直接電気的に接続される。第１配線層４２の材料としては、例えば銅（Ｃｕ）等を用いることができる。
第１配線層４２は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成することができるが、一例としてセミアディティブ法を用いて第１配線層４２を形成する方法を以下に示す。
始めに、無電解めっき法又はスパッタ法により、第１ビアホール４１ｘ内に露出した突起電極２３の上面、及び第１ビアホール４１ｘの内壁を含む第１絶縁層４１上に銅（Ｃｕ）等からなるシード層（図示せず）を形成する。更に、シード層上に第１配線層４２に対応する開口部を備えたレジスト層（図示せず）を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅（Ｃｕ）等からなる配線層（図示せず）を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第１絶縁層４１上に第１配線層４２が形成される。
次いで、図１２に示す工程では、図９と同様の工程により、第１絶縁層４１上に、第１配線層４２を覆うように第２絶縁層４３を形成する。そして、図１０と同様の工程により、第２絶縁層４３に、第２絶縁層４３を貫通し第１配線層４２の上面を露出させる第２ビアホール４３ｘを形成する。第２絶縁層４３の材料や厚さは、第１絶縁層４１の材料や厚さと同様とすることができる。
次いで、図１３に示す工程では、図１１と同様の工程により、第２絶縁層４３上に第２配線層４４を形成する。第２配線層４４は、第２ビアホール４３ｘ内に充填されたビアフィル、及び第２絶縁層４３上に形成された配線パターンを含んで構成されている。第２配線層４４は、第２ビアホール４３ｘ内に露出した第１配線層４２と電気的に接続される。第２配線層４４の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層４４は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成することができる。
図９〜図１３の工程により、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に、２層のビルドアップ配線層（第１配線層４２及び第２配線層４４）が形成される。なお、ビルドアップ配線層は１層でもよいし、図１３の工程後に更に図１２及び図１３の工程を必要回数だけ繰り返すことにより、ｎ層（ｎは３以上の整数）のビルドアップ配線層を形成してもよい。
次いで、図１４に示す工程では、第２絶縁層４３上に、第２配線層４４を覆うように開口部４５ｘを有するソルダーレジスト層４５を形成する。具体的には、第２絶縁層４３上に、第２配線層４４を覆うように、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光、現像することで開口部４５ｘを形成する。これにより、開口部４５ｘを有するソルダーレジスト層４５が形成される。第２配線層４４の一部は、ソルダーレジスト層４５の開口部４５ｘ内に露出する。必要に応じ、開口部４５ｘ内に露出する第２配線層４４上に、金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
図９〜図１４の工程により、第１支持体５０の面５０ａ及び半導体チップ２０の面２０ａ（主面）に、配線構造体４０が形成される。図９〜図１４に示す工程において、第１支持体５０は、半導体チップ２０上に配線構造体４０を形成する際の基体の一部としての機能を有する。
次いで、図１５に示す工程では、ソルダーレジスト層４５の上面に、両面粘着剤５３を介して、第２支持体５４を貼り付ける。第２支持体５４としては、第１支持体５０と同程度の寸法の銅板等を用いることができるが、第１支持体５０とは異なる金属を用いると好適である。例えば、第１支持体５０として銅を用い、第２支持体５４として鉄又はニッケルを用いると、後述する図１６に示す工程で第１支持体５０をエッチングにより除去する際に、銅のみを溶解するエッチング液を用いれば、第２支持体５４を保護する必要がなく、工程を簡略化することができる。なお、第２支持体５４には凹部は形成されていない。
次いで、図１６に示す工程では、図１５に示す構造体から第１支持体５０及び両面粘着剤５１を除去する。第１支持体５０が銅板である場合には、第１支持体５０は、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。但し、第１支持体５０と第２支持体５４が同じ材料からなる場合には、エッチングマスクで第２支持体５４を保護してからエッチングを行う必要がある。第２支持体５４が第１支持体５０と異なる材料からなる場合には、第１支持体５０のみを溶解するエッチング液を用いれば、第２支持体５４を保護する必要がなく、工程を簡略化することができる。両面粘着剤５１は、第１支持体５０を除去した後、機械的に剥離することができる。なお、両面粘着剤５１は、必ずしもこの工程で除去しなくてもよい。後述する図１８に示す工程で、必然的に除去されるからである。
次いで、図１７に示す工程では、半導体チップ２０の面２０ａ（主面）と接する配線構造体４０の面（第１絶縁層４１の表面）に、半導体チップ２０の裏面及び絶縁樹脂３１を覆うように絶縁樹脂３２を形成する。絶縁樹脂３２の材料としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができる。絶縁樹脂３２は、後述する工程（図１８参照）で研削されるが、半導体パッケージ１０の基体の一部となる部分であるから、厚さの均一性や加工性よりも硬度や強度に優れた樹脂材を用いることが好ましい。絶縁樹脂３２は、例えばトランスファーモールド法等により形成することができる。
ところで、半導体チップ２０を封止樹脂３０（絶縁樹脂３２）で封止した後に、半導体チップ２０と封止樹脂３０とを基体として、その上に配線構造体４０を形成する工程も考えられる。しかしながら、配線構造体４０の第１絶縁層４１等を形成する際には例えば２００℃程度に加熱する工程が必要である。その工程では、半導体チップ２０と封止樹脂３０も加熱されるため、半導体チップ２０と封止樹脂３０との熱膨張係数の差により、第１絶縁層４１等に応力が加わり、位置ずれによる半導体チップ２０と配線構造体４０との接続信頼性の低下等の不具合を生じる虞がある。本実施の形態では、配線構造体４０を形成した後に半導体チップ２０の周囲を封止樹脂３０（絶縁樹脂３２）で封止するため、半導体チップ２０と封止樹脂３０との熱膨張係数の差により配線構造体４０に応力が加わることを防止可能となり、上記不具合を回避することができる。
又、半導体チップ２０を封止樹脂３０で封止した後に、半導体チップ２０と封止樹脂３０とを基体として、その上に配線構造体４０を形成する工程では、封止時の樹脂の流れだし等により、半導体チップ２０の位置ずれが生じる虞がある。半導体チップ２０の位置ずれが生じると、その上に配線構造体４０を形成する際に接続信頼性が低下する等の不具合がでる。本実施の形態では、半導体チップと配線構造体とを接続した後に半導体チップの周囲を樹脂で封止するため、封止時に半導体チップの位置ずれが生じることはない。
次いで、図１８に示す工程では、半導体チップ２０の半導体基板２１、絶縁樹脂３１、及び絶縁樹脂３２を半導体チップ２０の裏面側から研削して、半導体チップ２０の半導体基板２１、絶縁樹脂３１、及び絶縁樹脂３２を薄型化する。半導体チップ２０の半導体基板２１、絶縁樹脂３１、及び絶縁樹脂３２は、例えばバックサイドグラインダー等を用いて薄型化することができる。薄型化後の半導体チップ２０の半導体基板２１、絶縁樹脂３１、及び絶縁樹脂３２厚さＴ１は、例えば２００〜４００μｍ程度とすることができる。なお、この工程により、半導体チップ２０の裏面は、封止樹脂３０の他方の面から露出する。
図１７及び図１８に示す工程において、第２支持体５４は、半導体チップ２０及び絶縁樹脂３１の周囲を絶縁樹脂３２で封止し、半導体チップ２０等を薄型化する際に、配線構造体４０等を支持する機能を有する。配線構造体４０は極めて薄く十分な機械的強度を有していないため、第２支持体５４を用いずに、半導体チップ２０の封止や薄型化を行うことは困難である。
このように、本実施の形態では、薄型化されていない半導体チップ２０に配線構造体４０を形成し、半導体チップ２０の周囲を封止樹脂３０で封止する。そして、その後に半導体チップ２０を薄型化するため、前述の従来の半導体パッケージの製造方法のように、半導体チップ２０の取り扱いが困難となることはない。
次いで、図１９に示す工程では、図１８に示す構造体から第２支持体５４及び両面粘着剤５３を除去する。第２支持体５４が銅板である場合には、第２支持体５４は、例えば塩化第二鉄水溶液等を用いたエッチングにより除去することができる。両面粘着剤５３は、第２支持体５４を除去した後、機械的に剥離することができる。
次いで、図２０に示す工程では、開口部４５ｘ内に露出する第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）外部接続端子４９を形成する。本実施の形態において、半導体パッケージ１０は、外部接続端子４９の形成されている領域が半導体チップ２０の直上の領域の周囲に拡張された所謂ファンアウト構造を有する。但し、半導体パッケージ１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子４９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子４９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
外部接続端子４９は、例えば第２配線層４４上に（第２配線層４４上に金属層等が形成されている場合には、金属層等の上に）表面処理剤としてのフラックスを塗布した後、はんだボールを搭載し、２４０℃〜２６０℃程度の温度でリフローし、その後、表面を洗浄してフラックスを除去することにより形成できる。
但し、本実施の形態では外部接続端子４９を形成しているが、外部接続端子４９は必ずしも形成する必要はない。要は、必要なときに外部接続端子を形成できるように第２配線層４４の一部がソルダーレジスト層４５から露出していれば十分である。
次いで、図２１に示す工程では、図２０に示す構造体を所定の位置で切断することにより封止樹脂３０及び配線構造体４０を個片化し、半導体パッケージ１０が完成する。図２０に示す構造体の切断は、ダイシングブレード５７を用いたダイシング等によって行うことができる。なお、個片化は、隣接する半導体チップ２０間の封止樹脂３０及び配線構造体４０を切断することにより行うが、その際、複数の半導体チップ２０を有するように切断しても構わない。その場合には、複数の半導体チップ２０を有する半導体パッケージが作製される。
以上のように、本実施の形態によれば、一方の面に凹部が設けられた第１支持体を準備し、凹部に、主面の側に電極が形成された半導体チップを、電極が凹部の開口部から露出するように配置する。そして、第１支持体の一方の面及び半導体チップの主面に絶縁層及び配線層を含む配線構造体を形成する。そして、配線構造体上に第２支持体を配置した後、第１支持体を除去し、半導体チップの主面と接する配線構造体の面に、半導体チップを封止する封止樹脂を形成する。そして、封止樹脂及び半導体チップを、半導体チップの裏面側から研削して薄型化した後、第２支持体を除去する。これにより、前述の従来の半導体パッケージの製造方法のように薄型化された半導体チップを単独で取り扱う工程がなくなるため、半導体チップの取り扱いが困難となることはない。その結果、半導体パッケージに搭載する半導体チップを従来よりも薄型化することが可能となる。
又、半導体チップと配線構造体とを、はんだバンプ等を用いないで直接接続していることも、半導体パッケージの薄型化に寄与している。
又、半導体パッケージを薄型化することにより、半導体チップと配線構造体とを短い配線で接続することが可能となるため、ループインダクタンスの減少等の電気特性の向上を実現できる。
又、半導体チップ上に配線構造体を形成した後に半導体チップの周囲を封止樹脂で封止するため、半導体チップと封止樹脂との熱膨張係数の差により、配線構造体に応力が加わることを防止することができる。
又、半導体チップと配線構造体とを接続した後に半導体チップの周囲を封止樹脂で封止するため、封止時に半導体チップの位置ずれが生じることはない。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、半導体チップ２０において、電極パッド２２上に突起電極２３が形成されてなくても構わない。その場合には、図１１に示す工程において、第１配線層４２は、第１ビアホール４１ｘ内に露出した電極パッド２２と直接電気的に接続される。
１０ 半導体パッケージ
２０ 半導体チップ
２０ａ、５０ａ 面
２１ 半導体基板
２２ 電極パッド
２３ 突起電極
３０ 封止樹脂
３１、３２ 絶縁樹脂
４０ 配線構造体
４１ 第１絶縁層
４１ｘ 第１ビアホール
４２ 第１配線層
４３ 第２絶縁層
４３ｘ 第２ビアホール
４４ 第２配線層
４５ ソルダーレジスト層
４５ｘ 開口部
４９ 外部接続端子
５０ 第１支持体
５０ｘ 凹部
５１、５３ 両面粘着剤
５２ 空隙部
５４ 第２支持体
５７ ダイシングブレード
Ｄ 奥行き
Ｈ 深さ
Ｔ 厚さ
Ｗ 幅

Claims (12)

  1. 一方の面に凹部が設けられた第１支持体を準備し、
    前記凹部に、主面の側に電極が形成された半導体チップを、前記電極が前記凹部の開口部から露出するように配置する第１工程と、
    前記第１支持体の前記一方の面及び前記半導体チップの前記主面に絶縁層及び配線層を含む配線構造体を形成する第２工程と、
    前記配線構造体上に第２支持体を配置する第３工程と、
    前記第１支持体を除去する第４工程と、
    前記半導体チップの前記主面と接する前記配線構造体の面に、前記半導体チップを封止する封止樹脂を形成する第５工程と、
    前記封止樹脂及び前記半導体チップを、前記半導体チップの裏面側から研削して薄型化する第６工程と、
    前記第２支持体を除去する第７工程と、を有する半導体パッケージの製造方法。
  2. 前記第２工程は、前記電極を覆うように、前記第１支持体の前記一方の面及び前記半導体チップの前記主面に前記絶縁層を形成する第２Ａ工程と、
    前記絶縁層上に前記電極と電気的に接続する前記配線層を形成する第２Ｂ工程と、
    前記配線層を覆うように、前記絶縁層上に前記配線層の一部を露出する開口部を有するソルダーレジスト層を形成する第２Ｃ工程と、を含み
    前記第３工程では、前記配線構造体の前記ソルダーレジスト層上に第２支持体を配置する請求項１記載の半導体パッケージの製造方法。
  3. 前記第２Ａ工程では、液状又はペースト状の樹脂を用いて前記絶縁層を形成し、
    前記液状又はペースト状の樹脂は、前記半導体チップの側面と前記凹部の内壁面とが形成する空隙部を充填し、
    前記第５工程では、前記半導体チップの前記主面と接する前記配線構造体の面に、前記空隙部を充填した樹脂及び前記半導体チップの裏面を封止する封止樹脂を形成する請求項２記載の半導体パッケージの製造方法。
  4. 前記第２Ａ工程では、前記半導体チップの側面と前記凹部の内壁面とが形成する空隙部を残したまま、フィルム状の樹脂を用いて前記絶縁層を形成し、
    前記第５工程では、前記半導体チップの前記主面と接する前記配線構造体の面に、前記半導体チップの前記側面及び裏面を封止する封止樹脂を形成する請求項２記載の半導体パッケージの製造方法。
  5. 前記第２Ｂ工程では、前記絶縁層に、前記絶縁層を貫通して前記電極を露出する貫通孔を形成し、前記貫通孔を介して前記電極と電気的に接続する前記配線層を形成する請求項２乃至４の何れか一項記載の半導体パッケージの製造方法。
  6. 前記ソルダーレジスト層の前記開口部から露出する前記配線層上に外部接続端子を形成する第８工程を更に有する請求項２乃至５の何れか一項記載の半導体パッケージの製造方法。
  7. 前記外部接続端子は、平面視において前記半導体チップよりも外側の領域を含む領域に形成される請求項６記載の半導体パッケージの製造方法。
  8. 隣接する前記外部接続端子のピッチは、隣接する前記電極のピッチよりも広い請求項７記載の半導体パッケージの製造方法。
  9. 前記第１工程と前記第２工程との間に、前記半導体チップの側面と前記凹部の内壁面とが形成する空隙部に樹脂を充填する第９工程を更に有する請求項１又は２記載の半導体パッケージの製造方法。
  10. 前記第１支持体及び前記第２支持体は金属であり、前記第４工程及び前記第７工程において、それぞれ前記第１支持体及び前記第２支持体をエッチングにより除去する請求項１乃至９の何れか一項記載の半導体パッケージの製造方法。
  11. 前記第６工程では、前記半導体チップの裏面が前記封止樹脂から露出する請求項１乃至１０の何れか一項記載の半導体パッケージの製造方法。
  12. 前記第１工程では、一方の面に複数の凹部が設けられた第１支持体を準備し、
    前記複数の凹部に、主面の側に電極が形成された半導体チップを、前記電極が前記複数の凹部の開口部から露出するように配置し、
    その後、前記第２工程から前記第７工程を含む工程を行い、
    更に、少なくとも一つの前記半導体チップを有するように、前記配線構造体と前記封止樹脂を切断し、複数の半導体パッケージを作製する第１０工程を行う請求項１乃至１１の何れか一項記載の半導体パッケージの製造方法。
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