JP2008016508A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】従来のウエハレベル・チップサイズパッケージ（W-CSP）よりも製造コストを低く抑えた半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１は、シリコンウエハ１０３と、シリコンウエハ１０３上に設けられ、半田バンプ１０８が接続されるパッド１１２が上面に露出した再配線層１０６と、シリコンウエハ１０３に形成され、当該シリコンウエハ１０３を貫通する開口部１０７と、開口部１０７内に配置され、再配線層１０６の裏面に露出した再配線に接続された半導体チップ１００と、を備えている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
中間基材を使ってチップ上の微細パッドをより粗い面配列パッドに再分配し、フリップチップ実装を可能としたことを特徴とするチップサイズパッケージ(CSP)は、他のパッケージに比べ、小型、薄型という特長を有している。中でも、所謂ウエハレベルCSP(以下W-CSPと略す)は、半導体ウエハ上に直に再配線層を形成した後、チップに個片化することを特徴として製造される。ワイヤーボンディングを用いないため、他のCSPに比べても最も小さく薄く、また、寄生インダクタンスが抑制できる、熱伝導性が良いと言った優れた特長を有する。
特許文献１には、フリップチップ実装を行うための再配線層の形成についての技術が開示されている。これによれば高剛性を有し、かつ平坦性の高い支持基板を用意し、この基板表面にエッチバック層を形成した上で、その上に再配線層を形成した後、ステンレス鋼などで出来た補強枠を接着し、しかる後にエッチバック層をウェットエッチにより除去して再配線層と支持基板を分離し、補強枠の中に半導体チップを実装して完成する。
図５は、特許文献１とは別の従来技術に係るW-CSPを示す断面図である。第１領域３０１および第２領域３０２を有するシリコン基板に集積回路を形成した後、微細パッドをより粗いピッチの面配列パッドに再分配し、フリップチップ実装を可能とするための半田バンプを含む再配線層３０３を形成して完成する。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
特開２００３−３０９２１５号公報 特開２００３−３１７２４号公報 特開２００６−１９４３３号公報
図５のW-CSPにおける問題点は、実際の能動領域の面積が小さいにも拘らず、ピン数が多いときに顕在化する。すなわち、ピン数に応じたチップ面積が必要になることにある。
セットメーカーにおける実装基板へのLSI実装におけるピンピッチは、ウエハ製造プロセスのデザインルールの微細化に比較するとほとんど狭まっていないと言って過言ではなく、現状では、0.4〜0.65mmピッチと言ったところである。仮に0.5mmピッチでフルグリッドでピンを配置したとしても、36pin品で3mm□、49pin品で3.5mm□、64pin品で4mm□程度のチップ面積が必要となる。もし、トランジスタ等を含む能動領域およびボンディングパッド等を含む周辺領域からなる領域（第１領域３０１）の面積が上記面積より小さい場合には、ピン数を押し込むためだけに何も作り込まれていない無駄な領域（第２領域３０２）がチップ上に存在することになる。
これによりW-CSPでは、ピン数の増加がそのままチップ面積の増大につながり、ウエハ１枚あたりの収量が減少してしまうということになる。したがって、ウエハ1枚あたりの製造コストを収量で割って算出されるチップ当たりの製造コストは、ピン数が増えれば増えるほど増大してしまうことになる。
通常のパッケージに封入する場合には、チップ面積は能動領域と周辺領域との面積からなり、ピン数や回路機能の増加は、微細化によって吸収される。ところが、多ピンのW-CSPを形成しようとすると、上述したとおり素子が作り込まれていない無駄な領域ができてしまうことになり、この領域も各製造工程を通過するため、結果的にコストアップにつながることとなる。
以上述べた傾向は、ウエハ製造プロセスの微細化が進めば進むほど能動領域の面積は小さくなるため、顕著に現れることとなり、最先端プロセスで製造した半導体チップで多ピンのW-CSPを形成することはコストに適わないこととなりかねない。
一方、BGA(ボールグリッドアレイ)やLGA(ランドグリッドアレイ)などのパッケージでは、封入されるチップ自体は能動領域と周辺領域だけで形成されるため、チップ当たりの製造コストは必要最低限に抑えることが可能である。しかし、パッケージに仕上げるための製造工程はチップの拡散工程とは別工程となるため、パッケージ専用のラインを持つか、外部のサブコンに委託して製造する必要が生じる。また、基板などの資材も必要になってくる。これらは全て製品単価に乗ってくるためやはり結果的に高コストとなる。
この観点から見て、特許文献１に開示された技術は、能動領域および周辺領域を有する半導体チップと、フリップチップ実装するための半田バンプを含む再配線層とを別々に形成した後に接続しており、上記の課題解決の一手法として捉えることができる。しかしながら、この方法では、高剛性を有し、かつ平坦性の高い支持基板を用意せねばならず、また、ステンレス鋼などからなる補強枠が必要となる。更に言えば、再配線層と補強枠を絶縁性接着剤で接着する工程や支持基板と再配線層を分離するためのエッチバック工程なども必要で、これらは半導体ウエハ製造工程の中に組み込むことが出来るものではなく、したがって別の製造ラインが必要となってしまい、やはり結果的にコスト増加につながる。
本発明による半導体装置の製造方法は、半導体チップを備える半導体装置を製造する方法であって、当該半導体装置の外部電極端子が接続されるパッドが一方の面に露出した再配線層を、シリコンウエハ上に形成する工程と、上記再配線層の他方の面が露出するように、上記シリコンウエハの一部を除去する工程と、上記シリコンウエハの上記一部が除去されることにより生じた空間に上記半導体チップを配置し、上記再配線層の上記他方の面に露出した再配線に上記半導体チップを接続する工程と、を含むことを特徴とする。
本発明による半導体装置の製造方法は、半導体チップを備える半導体装置を製造する方法であって、シリコンウエハ上に、当該半導体装置の外部電極端子が接続されるパッドを形成し、前記パッド上に再配線層を形成する工程と、前記再配線層に前記半導体チップを接続する工程と、前記パッドが露出するように、前記シリコンウエハを除去する工程と、を含むことを特徴としてもよい。
また、本発明による半導体装置は、半導体チップを備える半導体装置であって、シリコンウエハと、上記シリコンウエハ上に設けられ、当該半導体装置の外部電極端子が接続されるパッドが上面に露出した再配線層と、上記シリコンウエハに形成され、当該シリコンウエハを貫通する開口部と、上記開口部内に配置され、上記再配線層の裏面に露出した再配線に接続された半導体チップと、を備えることを特徴とする。
本発明によれば、シリコンウエハを支持基板として形成される再配線層が能動領域形成のための拡散工程を経ないため、従来のW-CSPに比し安価に製造することが可能である。また、通常のシリコンウエハ製造ラインのみで製造することが可能であるため、特殊な支持基板や補強枠等を用意する必要は無く、これらの点からも安価に製造することが可能になる。
本発明によれば、製造コストを低く抑えることが可能な半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、シリコンウエハ１０３と、シリコンウエハ１０３上に設けられ、半田バンプ１０８が接続されるパッド１１２が上面に露出した再配線層１０６と、シリコンウエハ１０３に形成され、当該シリコンウエハ１０３を貫通する開口部１０７と、開口部１０７内に配置され、再配線層１０６の裏面に露出した再配線に接続された半導体チップ１００と、を備えている。
シリコンウエハ１０３上には、酸化膜１０４を介して再配線層１０６が形成されている。再配線層１０６の上面には、パッド１１２が形成されている。パッド１１２は、フルグリッドで配置されている、すなわち再配線層１０６の上面の略全体に渡って配置されていることが好ましい。パッド１１２は絶縁膜１１３で覆われている。絶縁膜１１３に形成された開口を通じて、パッド１１２に半田バンプ１０８が接続されている。半田バンプ１０８は、半導体装置１の外部電極端子として機能する。
図２（ａ）および図２（ｂ）を参照しつつ、本発明による半導体装置の製造方法の第１実施形態として、半導体装置１の製造方法の一例を説明する。まず、図２（ａ）に示す半導体チップ１００と、図２（ｂ）に示す、再配線層１０６が形成されたシリコンウエハ１０３とを準備する。
半導体チップ１００は、トランジスタ、抵抗素子または容量素子等を含む能動領域と、ボンディングパッドまたは静電保護素子等を含む周辺領域とを有している。シリコンウエハ１０１上に能動領域が形成され、その上にさらに周辺領域が形成されている。周辺領域にはボンディングパッド１１１が形成され、そのボンディングパッド１１１上に半田バンプ１０２が形成されている。ボンディングパッド１１１のサイズは、例えば数十〜100μｍ□程度である。ボンディングパッド１１１の配列ピッチも、例えば数十〜100μｍ程度である。半導体チップ１００は、微細バンプ（半田バンプ１０２）を形成する工程まではウエハ状態にあり、その後にダイシングにより個片化される。
一方、図２（ｂ）に示した、再配線層１０６が形成されたシリコンウエハ１０３は、以下のようにして製造される。まず、シリコンウエハ１０３を準備する。このシリコンウエハ１０３には能動素子が形成されていない。シリコンウエハ１０３の上面に酸化膜１０４を成長させた後、能動領域および周辺領域を作りこむための工程を経ることなく、通常の配線形成工程のみを経て再配線層１０６を形成する。この時点では、半田バンプ１０８は形成されていない。
次に、再配線層１０６の裏面（シリコンウエハ１０３側の面）が露出するように、シリコンウエハ１０３の一部を除去する。具体的には、再配線層１０６の形成が完了した状態で、シリコンウエハ１０３をその裏面から選択的にエッチングし、半導体チップ１００を埋め込むための開口部１０７を形成する。この開口部１０７は、シリコンウエハ１０３を貫通し、再配線層１０６の最下層配線に達している。このとき半導体チップ１００の半田バンプ１０２が接続されるランド１０５が開口部１０７に露出するように、予め再配線層１０６を設計しておく。
次に、シリコンウエハ１０３の一部が除去されることにより生じた空間（開口部１０７）に半導体チップ１００を配置する。この際、半導体チップ１００の半田バンプ１０２がシリコンウエハ１０３のランド１０５に接触するように目合わせが必要になるが、予め再配線層１０６の最下層に目合わせパターン（図示せず）を形成しておくことで、半田バンプ１０２とランド１０５とを互いにずれることなく、容易に接触させることができる。この後、熱処理を施し、半田バンプ１０２とランド１０５とを合金化する。これにより、半田バンプ１０２を介してランド１０５に半導体チップ１００が接続され、半導体チップ１００と再配線層１０６とが互いに電気的に接続される。なお、半導体チップ１００とシリコンウエハ１０３との間の隙間は、通常の半導体製造工程で用いられるポリイミド等の絶縁性樹脂封止材（図示せず）により封止されることが好ましい。
続いて、シリコンウエハ１０３の裏面を研削し、平坦化する。その後、再配線層１０６のパッド１１２に半田バンプ１０８を接続する。半田バンプ１０８は、半田ボールとして形成してもよいし、半田ペーストを用いた印刷法により形成してもよい。半田バンプ１０８を形成した後、必要に応じてダイシングを行う。以上により、図１の半導体装置１が得られる。
本実施形態の効果を説明する。本実施形態によれば、シリコンウエハ１０３を支持基板として形成される再配線層１０６が能動領域形成のための拡散工程を経ないため、従来のW-CSPに比し安価に製造することが可能である。また、通常のシリコンウエハ製造ラインのみで製造することが可能であるため、特殊な支持基板や補強枠等を用意する必要は無く、これらの点からも安価に製造することが可能になる。よって、製造コストを低く抑えることが可能な半導体装置１およびその製造方法が実現されている。
ところで、LSIのデザインルールは年々微細化の一途をたどっているが、セットメーカー側の実装技術は必ずしもこれに追随しているとは言えない。これにより今後は、従来に比べ機能は増加しチップも小さくなっているが、機能が増加した分ピン数が増えパッケージとしては大きくなってしまうというケースが出てくるものと思われる。この課題に対し、実装面に機能ピンをフルグリッドで配置することの出来るW-CSPは有効な対策となり得るが、既に述べたようにピン数が増加するとコストが増加してしまうという問題がある。この点、本実施形態は、コストアップを抑えることができ、LSIの微細化と実装ピッチとの乖離が進むであろう今後、益々その重要性が高まるものと思われる。
（第２実施形態）
図３は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、再配線層２０６と、再配線層２０６のランド２０５に接続された半導体チップ２００と、を備えている。半導体チップ２００の構成は、図２（ａ）に示した半導体チップ１００と同様である。第１実施形態では半導体チップ１００がシリコンウエハ１０３に形成された開口部１０７内に配置されている（図１参照）のに対し、本実施形態では半導体チップ２００が再配線層２０６の上面にフリップチップ実装されている。半導体チップ２００は、絶縁性樹脂封止材２１４で覆われている。絶縁性樹脂封止材２１４は、高い剛性を持っており、かつ半導体チップ２００と比べて充分に厚いことが好ましい。
再配線層２０６の裏面（図３において上側の面）には、パッド２１２が露出している。再配線層２０６の裏面上には、酸化膜２０４および絶縁膜２１３が順に積層されている。これらの酸化膜２０４および絶縁膜２１３に形成された開口を通じて、パッド２１２に半田バンプ２０８が接続されている。半田バンプ２０８は、半導体装置２の外部電極端子として機能する。
図４（ａ）および図４（ｂ）を参照しつつ、本発明による半導体装置の製造方法の第２実施形態として、半導体装置２の製造方法の一例を説明する。まず、シリコンウエハ２０３上に酸化膜２０４を介して再配線層２０６を形成する。その後、再配線層２０６の上面に露出した再配線（ランド２０５）に半導体チップ２００をフリップチップ接続する。続いて、半導体チップ２００を覆うように、絶縁性樹脂封止材２１４を再配線層２０６の上面の全面に形成した後、その表面を研磨して平坦化する（図４（ａ））。
次に、再配線層２０６の裏面が露出するように、シリコンウエハ２０３の全部を除去する。すなわち、シリコンウエハ２０３を研削により除去し、再配線層２０６の裏面を露出させる。このとき、絶縁性樹脂封止材２１４が支持基板となっている（図４（ｂ））。その後、パッド２１２上に半田バンプ２０８を形成する。したがって、半導体チップ２００の半田バンプ２０２が接続されるランド２０５は再配線層２０６の最上層に、半田バンプ２０８が接続されるパッド２１２は再配線層２０６の最下層に、それぞれ形成されるように設計されなければならない。その後、絶縁性樹脂封止材２１４および再配線層２０６をダイシングし、個々の半導体装置２に分離する。
本実施形態の効果を説明する。第１実施形態においては、シリコンウエハに半導体チップを埋め込むための溝（開口部）を形成する必要がある。この溝の位置を決めるためには、シリコンウエハ上に形成された再配線層の位置が認識できていなければならず、そのためにはフォトレジストの露光装置に赤外線のパターン認識機能を付属させる等の必要がある。これには、設備コストがかかることとなる。この点、本実施形態では、半導体チップ２００と再配線層２０６との接続を通常のフリップチップ実装で行えるため、特別な設備の追加を必要としない。したがって、製造コストを一層低く抑えることができる。本実施形態のその他の効果は、第１実施形態と同様である。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。
本発明による半導体装置の第１実施形態を示す断面図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を説明するための断面図である。 本発明による半導体装置の第２実施形態を示す断面図である。 （ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を説明するための断面図である。 従来の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
１００ 半導体チップ
１０１ シリコンウエハ
１０２ 半田バンプ
１０３ シリコンウエハ
１０４ 酸化膜
１０５ ランド
１０６ 再配線層
１０７ 開口部
１０８ 半田バンプ
１１１ ボンディングパッド
１１２ パッド
１１３ 絶縁膜
２００ 半導体チップ
２０２ 半田バンプ
２０３ シリコンウエハ
２０４ 酸化膜
２０５ ランド
２０６ 再配線層
２０８ 半田バンプ
２１２ パッド
２１３ 絶縁膜
２１４ 絶縁性樹脂封止材

Claims (9)

  1. 半導体チップを備える半導体装置を製造する方法であって、
    当該半導体装置の外部電極端子が接続されるパッドが一方の面に露出した再配線層を、シリコンウエハ上に形成する工程と、
    前記再配線層の他方の面が露出するように、前記シリコンウエハの一部を除去する工程と、
    前記シリコンウエハの前記一部が除去されることにより生じた空間に前記半導体チップを配置し、前記再配線層の前記他方の面に露出した再配線に前記半導体チップを接続する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 半導体チップを備える半導体装置を製造する方法であって、
    シリコンウエハ上に、当該半導体装置の外部電極端子が接続されるパッドを形成し、前記パッド上に再配線層を形成する工程と、
    前記再配線層に前記半導体チップを接続する工程と、
    前記パッドが露出するように、前記シリコンウエハを除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記シリコンウエハを除去する工程よりも前に、前記半導体チップを覆うように樹脂封止材を前記再配線層の上面に形成する工程を含む半導体装置の製造方法。
  4. 請求項１乃至３いずれかに記載の半導体装置の製造方法において、
    前記パッドは、前記再配線層の前記一方の面の略全体に渡って配置されている半導体装置の製造方法。
  5. 請求項１乃至４いずれかに記載の半導体装置の製造方法において、
    前記半導体チップを接続する工程よりも後に、前記パッドに前記外部電極端子を接続する工程を含む半導体装置の製造方法。
  6. 請求項１乃至５いずれかに記載の半導体装置の製造方法において、
    前記シリコンウエハには、能動素子が形成されていない半導体装置の製造方法。
  7. 請求項１乃至６いずれかに記載の半導体装置の製造方法において、
    前記半導体チップを接続する工程においては、半田バンプを介して、前記再配線層の再配線に前記半導体チップを接続する半導体装置の製造方法。
  8. 請求項１乃至７いずれかに記載の半導体装置の製造方法において、
    前記半導体チップは、トランジスタ、抵抗素子または容量素子を含む能動領域と、ボンディングパッドまたは静電保護素子を含む周辺領域とを有する半導体装置の製造方法。
  9. 半導体チップを備える半導体装置であって、
    シリコンウエハと、
    前記シリコンウエハ上に設けられ、当該半導体装置の外部電極端子が接続されるパッドが上面に露出した再配線層と、
    前記シリコンウエハに形成され、当該シリコンウエハを貫通する開口部と、
    前記開口部内に配置され、前記再配線層の裏面に露出した再配線に接続された半導体チップと、
    を備えることを特徴とする半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
JP2009252942A (ja) * 2008-04-04 2009-10-29 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011091216A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2013516060A (ja) * 2009-12-24 2013-05-09 アイメック 窓介在型ダイパッケージング
JP2015220727A (ja) * 2014-05-21 2015-12-07 三菱電機株式会社 ウィルキンソン型分配器及び高周波回路
JP2018152537A (ja) * 2017-03-15 2018-09-27 アオイ電子株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685177B1 (ko) * 2006-03-10 2007-02-22 삼성전기주식회사 보드 온 칩 패키지 및 그 제조 방법
SG155096A1 (en) 2008-03-03 2009-09-30 Micron Technology Inc Board-on-chip type substrates with conductive traces in multiple planes, semiconductor device packages including such substrates, and associated methods
FI20095557A0 (fi) * 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
US8143097B2 (en) * 2009-09-23 2012-03-27 Stats Chippac, Ltd. Semiconductor device and method of forming open cavity in TSV interposer to contain semiconductor die in WLCSMP
US9875911B2 (en) * 2009-09-23 2018-01-23 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interposer with opening to contain semiconductor die
US9484259B2 (en) * 2011-09-21 2016-11-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US9082832B2 (en) 2011-09-21 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming protection and support structure for conductive interconnect structure
US8963285B2 (en) 2013-03-08 2015-02-24 Infineon Technologies Ag Semiconductor device and method of manufacturing thereof
US10032702B2 (en) * 2016-12-09 2018-07-24 Dyi-chung Hu Package structure and manufacturing method thereof
CN108364948B (zh) * 2018-02-09 2020-09-25 上海珏芯光电科技有限公司 射频前端微系统模块及其制造方法
TWI680560B (zh) * 2018-05-16 2019-12-21 財團法人工業技術研究院 系統封裝結構及其靜電放電防護結構
US11387230B2 (en) 2018-05-16 2022-07-12 Industrial Technology Research Institute System in package structure for perform electrostatic discharge operation and electrostatic discharge protection structure thereof
CN111799182A (zh) * 2019-04-09 2020-10-20 矽品精密工业股份有限公司 封装堆叠结构及其制法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291822A (ja) * 2000-02-04 2001-10-19 Seiko Epson Corp 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器
JP2005317704A (ja) * 2004-04-28 2005-11-10 Nec Corp 半導体装置、配線基板および配線基板製造方法
WO2007000697A2 (en) * 2005-06-29 2007-01-04 Koninklijke Philips Electronics N.V. Method of manufacturing an assembly and assembly

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
US7169691B2 (en) * 2004-01-29 2007-01-30 Micron Technology, Inc. Method of fabricating wafer-level packaging with sidewall passivation and related apparatus
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4528062B2 (ja) * 2004-08-25 2010-08-18 富士通株式会社 半導体装置およびその製造方法
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291822A (ja) * 2000-02-04 2001-10-19 Seiko Epson Corp 半導体チップの製造方法および半導体装置の製造方法、半導体チップ、半導体装置、接続用基板、電子機器
JP2005317704A (ja) * 2004-04-28 2005-11-10 Nec Corp 半導体装置、配線基板および配線基板製造方法
WO2007000697A2 (en) * 2005-06-29 2007-01-04 Koninklijke Philips Electronics N.V. Method of manufacturing an assembly and assembly

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
JP2009252942A (ja) * 2008-04-04 2009-10-29 Dainippon Printing Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法
JP2011091216A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法
JP2013516060A (ja) * 2009-12-24 2013-05-09 アイメック 窓介在型ダイパッケージング
JP2017022398A (ja) * 2009-12-24 2017-01-26 アイメックＩｍｅｃ 窓介在型ダイパッケージング
JP2015220727A (ja) * 2014-05-21 2015-12-07 三菱電機株式会社 ウィルキンソン型分配器及び高周波回路
JP2018152537A (ja) * 2017-03-15 2018-09-27 アオイ電子株式会社 半導体装置および半導体装置の製造方法

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