JP5055900B2 - 印刷用マスクの拭き取り装置及び拭き取り方法 - Google Patents

印刷用マスクの拭き取り装置及び拭き取り方法 Download PDF

Info

Publication number
JP5055900B2
JP5055900B2 JP2006237437A JP2006237437A JP5055900B2 JP 5055900 B2 JP5055900 B2 JP 5055900B2 JP 2006237437 A JP2006237437 A JP 2006237437A JP 2006237437 A JP2006237437 A JP 2006237437A JP 5055900 B2 JP5055900 B2 JP 5055900B2
Authority
JP
Japan
Prior art keywords
printing mask
printing
wiping
resin
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006237437A
Other languages
English (en)
Other versions
JP2008060448A (ja
Inventor
修 山形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2006237437A priority Critical patent/JP5055900B2/ja
Publication of JP2008060448A publication Critical patent/JP2008060448A/ja
Application granted granted Critical
Publication of JP5055900B2 publication Critical patent/JP5055900B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83121Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/83132Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は印刷用マスクの拭き取り装置及び拭き取り方法に関し、特に半導体装置を構成する絶縁層を印刷するための印刷用マスクを用いた後で当該印刷用マスクに付着した樹脂ペーストを印刷用マスクから拭き取る、拭き取り装置及びその方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のVLSIなどの半導体装置においては3年で7割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板(プリント配線基板)上の部品実装密度をいかに向上させるかが重要な課題として研究及び開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、DIP(Dual Inline Package )などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ(突起電極)を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、インダクタンスやキャパシタなどの受動素子を内蔵し、整合回路やフィルタなどを取り込んだSiP(システムインパッケージ)と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
例えば、特許文献1に上記のSiP形態の半導体装置の構成が開示されている。
例えば、能動素子埋め込み型ウェハレベルSiPの製造方法としては、基板上に能動素子をマウントして感光性樹脂などからなる絶縁層で埋め込み、絶縁層をパターニングし、Cuの電解めっきなどにより能動素子に接続する配線を形成し、絶縁層と配線を多層積層して絶縁層中に埋め込まれた再配線層を形成して、多機能なSiPを構成する。
ここで、樹脂からなる絶縁層とCu層を含む配線を積層させるとウェハに反りが生じてしまう。このウェハの反りを低減するためには、絶縁層を感光性樹脂で形成し、パターニングを行うときにスクライブラインに存在する絶縁層を除去することが有効である。
また、上記のSiPを実装基板などに実装したとき、実装基板とSiPの間に発生する応力によってSiPが破壊されるのを防止するため、SiPの再配線上に応力緩和のためのバッファ層が形成された構造とする。
上記のバッファ層は一般的には印刷用マスクを使用する印刷により形成され、例えば高さが120μmの導電性ポストを埋め込んで全面に印刷して形成される。
しかし、全面印刷では上記のウェハの反りを増大させてしまい、次工程での製造装置のハンドリングによる吸着エラーが起こり、製造装置の駆動停止や破損を発生させてしまうことがある。
あるいは、ギャップ印刷での少量の樹脂の印刷を必要な膜厚となるまで繰り返して行うこともできる。しかし、数回の印刷を行う場合、アライメント精度の問題で徐々にスクライブラインへ樹脂が流れ込んでしまうという問題があり、また生産性が悪いので量産へは適さない。
上記の印刷においてスクライブラインに印刷されないように印刷用マスクに枠部分を設けている。
ここで、枠部分を有する印刷用マスクを用いてバッファ層を印刷して、印刷用マスクをウェハから外すと、印刷用マスクには、バッファ層となる樹脂の一部(残留ペースト)が、印刷用マスクの枠部の側面とウェハに接する面の一部に回り込んで残留してしまう。
従って、1回の印刷毎に、印刷用マスクの清掃を行って、残留ペーストを完全に除去する必要が生じていた。
特開2003−124236号公報
本発明の目的は、バッファ層など樹脂層の印刷時に印刷用マスクに残留する樹脂ペーストを容易に除去できる印刷用マスクの拭き取り装置及び拭き取り方法を提供することである。
本発明の印刷用マスクの拭き取り装置は、被印刷物に樹脂層を印刷する印刷用マスクに残留した樹脂ペーストを拭き取る印刷用マスクの拭き取り装置であって、印刷時に前記被印刷物側に向けられる前記印刷用マスクの一方の面を下向きにして前記印刷用マスクを保持する保持部と、前記印刷用マスクの他方の面上に残留した前記樹脂ペーストを前記印刷用マスクから掻き落とすスクレーパと、前記印刷用マスクの前記一方の面側から所定の領域で接触するように押し当てられ、前記一方の面上を摺動して、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る拭き取り部とを有し、前記スクレーパの前記樹脂ペーストの掻き落とし位置が前記所定の領域内となるように、前記スクレーパと前記拭き取り部が同期して動くことを特徴とする。
上記の本発明の印刷用マスクの拭き取り装置は、被印刷物に樹脂層を印刷する印刷用マスクに残留した樹脂ペーストを拭き取る印刷用マスクの拭き取り装置であり、保持部とスクレーパと拭き取り部を有する。
保持部は、印刷時に被印刷物側に向けられる印刷用マスクの一方の面を下向きにして印刷用マスクを保持する。
スクレーパは、印刷用マスクの他方の面上に残留した樹脂ペーストを印刷用マスクから掻き落とす。
拭き取り部は、印刷用マスクの一方の面側から所定の領域で接触するように押し当てられ、一方の面上を摺動して、印刷用マスクの一方の面側から樹脂ペーストを拭き取る。
ここで、スクレーパの樹脂ペーストの掻き落とし位置が所定の領域内となるように、スクレーパと拭き取り部が同期して動く。
本発明の印刷用マスクの拭き取り方法は、被印刷物に樹脂層を印刷する印刷用マスクに残留した樹脂ペーストを拭き取る印刷用マスクの拭き取り方法であって、印刷時に前記被印刷物側に向けられる前記印刷用マスクの一方の面を下向きにして前記印刷用マスクを保持する工程と、スクレーパにより前記印刷用マスクの他方の面上に残留した前記樹脂ペーストを掻き落とし、かつ、前記印刷用マスクの前記一方の面側から所定の領域で接触するように拭き取り部を押し当て、前記一方の面上を摺動させて、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る工程とを有し、前記スクレーパにより前記印刷用マスクから前記樹脂ペーストを掻き落とし、かつ、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る工程において、前記スクレーパの前記樹脂ペーストの掻き落とし位置が前記所定の領域内となるように、前記スクレーパと前記拭き取り部を同期して動かすことを特徴とする。
上記の本発明の印刷用マスクの拭き取り方法は、被印刷物に樹脂層を印刷する印刷用マスクに残留した樹脂ペーストを拭き取る印刷用マスクの拭き取り方法である。
まず、印刷時に被印刷物側に向けられる印刷用マスクの一方の面を下向きにして印刷用マスクを保持する。
次に、スクレーパにより印刷用マスクの他方の面上に残留した樹脂ペーストを掻き落とし、かつ、印刷用マスクの前記一方の面側から所定の領域で接触するように拭き取り部を押し当て、一方の面上を摺動させて、印刷用マスクの一方の面側から樹脂ペーストを拭き取る。
ここで、上記のスクレーパにより印刷用マスクから樹脂ペーストを掻き落とし、かつ、印刷用マスクの一方の面側から樹脂ペーストを拭き取る際に、スクレーパの樹脂ペーストの掻き落とし位置が所定の領域内となるように、スクレーパと拭き取り部を同期して動かす。
本発明の印刷用マスクの拭き取り装置は、バッファ層など樹脂層の印刷時に印刷用マスクに残留する樹脂ペーストについて、印刷用マスクの多方の面側から掻き落とし、同期して一方の面側から拭き取ることで、印刷用マスクに残留する樹脂ペーストを容易に除去できる。
本発明の印刷用マスクの拭き取り方法は、バッファ層など樹脂層の印刷時に印刷用マスクに残留する樹脂ペーストを、印刷用マスクの多方の面側から掻き落とし、かつ、同期して一方の面側から拭き取るので、印刷用マスクに残留する樹脂ペーストを容易に除去できる。
以下に、本発明に係る印刷用マスクの拭き取り装置及び拭き取り方法の実施の形態について、図面を参照して説明する。
まず、本実施形態に係る印刷用マスクの拭き取り装置及び拭き取り方法を用いて製造される半導体装置について説明する。
図1は上記の本実施形態に係るSiP形態の半導体装置の断面図である。
例えば、シリコン基板20に酸化シリコンからなる下地絶縁膜21が形成されている。下地絶縁膜21上に、例えば、能動素子が形成された回路面を有する第1半導体チップ24及び第2半導体チップ25がマウントされている。
第1半導体チップ24及び第2半導体チップ25の板厚は、それぞれ例えば25〜50μm程度である。
第1半導体チップ24は、半導体本体部分24aの回路面にパッド24bが形成され、パッド24bを除く領域は酸化シリコンなどの保護層24cで覆われた構成であり、ダイアタッチフィルム24dにより、フェースアップで、即ち、パッド24bの形成面が上面を向くようにしてマウントされている。
第2半導体チップ25も第1半導体チップ24と同様の構成であり、半導体本体部分25aの回路面にパッド25bが形成され、パッド25bを除く領域は酸化シリコンなどの保護層25cで覆われた構成であり、ダイアタッチフィルム25dにより、フェースアップでマウントされている。
例えば、第1半導体チップ24及び第2半導体チップ25の搭載位置の縁部近傍にTiCu層がパターン形成されており、これは上記の第1半導体チップ24及び第2半導体チップ25をマウントするためのアライメントマークM1である。
例えば、第1半導体チップ24及び第2半導体チップ25を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第1樹脂層26が形成されている。
第1樹脂層26には、第1半導体チップ24のパッド24b及び第2半導体チップ25のパッド25bに達する開口部26aが形成されている。
上記の開口部26a内に埋め込まれて、第1半導体チップ24のパッド24b及び第2半導体チップ25のパッド25bに接続するプラグ部分と一体になって、第1樹脂層26上にTiCuなどのシード層27及び銅層28からなる第1配線が形成されている。
また、例えば、第1配線(27,28)及び第1樹脂層26を被覆して、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第2樹脂層29が形成されている。
第2樹脂層29には、第1配線に達する開口部29aが形成されている。
上記の開口部29a内に埋め込まれて、第1配線に接続するプラグ部分と一体になって、第2樹脂層29上にTiCuなどのシード層30及び銅層31からなる第2配線が形成されている。
また、第2配線(30,31)に接続して、銅などからなる導電性ポスト32が形成されている。
導電性ポスト32の間隙における第2樹脂層29の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層11が形成されている。
さらに、バッファ層11の表面から突出して、導電性ポスト32に接続するようにバンプ(突起電極)33が形成されている。
上記の本実施形態のSiP形態の半導体装置は、半導体を含んでパッケージ化された半導体装置であって、シリコン基板20上に、積層された第1樹脂層26及び第2樹脂層29を含む絶縁層が形成されており、絶縁層中に埋め込まれて、第1配線(27,28)及び第2配線(30,31)を含む配線層が形成された構成となっている。
絶縁層中には、第1半導体チップ24及び第2半導体チップ25が埋め込まれており、これらのパッド電極(24b,25b)に第1配線(27,28)及び第2配線(30,31)を含む配線層が接続され、導電性ポスト32を介してバンプ33に接続された構成であり、上記の構成の配線層は、第1半導体チップ24及び第2半導体チップ25に対する、いわゆる再配線層となっている。
図面上は示されていないが、シリコン基板20にも能動素子を含む電子回路が形成され、配線層が接続している構成であってもよい。
次に、上記の本実施形態の半導体装置の製造方法について、図2〜7を参照して説明する。本実施形態においては全ての工程についてウェハレベルで行うことができる。
まず、図2(a)に示すように、例えば、725μmの厚さを有し、スクライブラインSLで区分されたシリコン基板20上に、熱酸化法、CVD(化学気相成長)法あるいはスパッタリング法などにより酸化シリコンなどからなる下地絶縁膜21を形成する。
次に、例えば、下地絶縁膜21の上層に全面に、スパッタリング法によりTiCu層(Tiが300nm、Cuが300nm)を形成し、半導体チップマウント用のアライメントマークM1を形成する。
アライメントマークM1は、例えば、半導体チップ搭載領域(CP1,CP2)のエッジから50μm離れた場所におけるL字形状のパターンとし、搭載方向により1辺か2辺に形成する。
次に、例えば、第1半導体チップ搭載領域において、予め別工程で形成された、半導体本体部分24aの能動素子が形成された回路面にパッド24bが形成され、パッド24bを除く領域は酸化シリコンなどの保護層24cで覆われた構成の第1半導体チップ24を、ダイアタッチフィルム24dにより、フェースアップで、即ち、パッド24bの形成面が上面を向くようにしてマウントする。
第1半導体チップ24は、保護膜24cまで形成した後、裏面側を#2000のホイールで50μmの厚みとなるまで研磨する。
また、スピード10mm/分、圧力10N/cm、温度65℃という条件でダイアタッチフィルム24dをラミネートし、ラミネート後に4000rpm、送りスピード10mm/秒の条件でダイシングして個片化する。また、第1半導体チップ24のマウントは、アライメントマークM1を認識し、フェースアップの状態で第1半導体チップを例えば荷重3.2N、温度160℃、時間2秒の条件で熱圧着によりマウントする。
一方、例えば、第2半導体チップ搭載領域においても第1半導体チップと同様にして第2半導体チップ25をマウントする。
なお、第1半導体チップ24と第2半導体チップ25は同一のものでもよく、異なった機能を有するものでもよい。
次に、例えば、スピンコート法あるいは印刷法などにより、ポリイミド樹脂、フェノール樹脂、エポキシ樹脂、シリコーン変性ポリイミド樹脂、BCB樹脂、PBO樹脂などの絶縁材料を供給し、第1半導体チップ24及び第2半導体チップ25を被覆する第1樹脂層26を硬化後に50μm程度の膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート:1000rpm(30秒)+2000rpm(40秒)+1000rpm(10秒)+1500rpm(10秒)
プリベーク:90℃(120秒)+100℃(120秒)
次に、例えば、半導体チップの有無による段差を平坦化するため、第1樹脂層26を15μm程度上面から研磨する。
次に、露光量125mJ/cm2でパターン露光及び現像し、第1半導体チップ24のパッド24b及び第2半導体チップ25のパッド25bに達する開口部26aを第1樹脂層26に形成する。開口部26aのサイズは、例えば直径50μm程度である。このとき、スクライブラインSLにおける樹脂も除去する。
現像後、300℃(60分)のポストキュア処理を行って第1絶縁層26を硬化させる。
次に、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第1樹脂層26の開口部26a内を被覆して全面にTiCu膜(例えばTiが160nm、Cuが600nm)を成膜してシード層27とする。
次に、例えば、第1樹脂層16に形成した開口部16aと第1配線の形成領域以外にメッキされるのを防止するパターンのレジスト膜を成膜し、シード層27を一方の電極とする電解メッキにより銅をメッキして、第1樹脂層26に形成した開口部26aと第1配線の形成領域に銅層28を形成する。
次に、例えば、銅層28をマスクとしてシード層27をエッチング加工して、シード層27及び銅層28からなる第1配線とする。
次に、例えば、スピンコート法などによりポリイミド樹脂などの感光性絶縁材料を供給し、第2樹脂層29を形成する。例えば、硬化後に78μmの膜厚となるように形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート:7000rpm(25秒)+1000rpm(125秒)+1000rpm(10秒)+1500rpm(10秒)
プリベーク:60℃(240秒)+90℃(240秒)+110℃(120秒)
次に、例えば、露光量300mJ/cm2でパターン露光及び現像し、第2配線に達する開口部29aを第2樹脂層29に形成する。スクライブラインSLにおける樹脂も除去する。
現像後、300℃(60分)のポストキュア処理を行って第2樹脂層29を硬化させる。
次に、例えば、デスカム処理を行い、スパッタリングの前処理エッチングを行い、さらにスパッタリングにより第2樹脂層29の開口部29a内を被覆して全面にTiCu膜(例えばTiが160nm、Cuが600nm)を成膜してシード層30を形成する。
次に、例えば、第2樹脂層29に形成した開口部29aと第2配線の形成領域以外にメッキされるのを防止するレジスト膜を成膜し、シード層30を一方の電極とする電解メッキ処理を行って銅層31を形成する。
次に、導電性ポスト用の開口部を有するレジスト膜をパターン形成し、シード層30を一方の電極とする電解メッキ処理を行って導電性ポスト32を形成する。導電性ポスト32は、例えば直径250μm、高さ80μmとする。
次に、導電性ポスト32及び銅層31をマスクとしてシード層をエッチング加工して、シード層30及び銅層31からなる第2配線と、その上層に形成された導電性ポストという構成とする。
また、スクライブラインの交差点などにおいても第2配線となる銅層を所定のパターンで析出させて、アライメントマークM2を形成する。
上記のようにして、図2(a)に示すような構成とする。
次に、図2(b)に示すように、例えば、印刷用マスク10の枠部10aがスクライブラインSLを保護するようにして、枠部10aが第1樹脂層26上に接するようにして、スキージSQなどを用いて、エポキシ系樹脂、ポリイミド系樹脂、シリコーン系樹脂、ポリアミドイミド樹脂、ポリイミド樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの樹脂11aを供給、印刷し、導電性ポスト32を完全に覆うような膜厚で絶縁性のバッファ層11を形成する。
スキージSQと印刷用マスク10のギャップは、例えば150μmとする。
次に、図2(c)に示すように、印刷用マスク10を、スクライブラインSL上から取り外すことで、バッファ層11の印刷が完了する。
ここで、上記のバッファ層の形成工程についてさらに詳細に説明する。
まず、印刷用マスク10について説明する。
図3(a)は本実施形態に係る印刷用マスクの拭き取り装置で樹脂ペーストを拭き取られる印刷用マスクの斜視図であり、図3(b)は断面図である。
印刷用マスク10は、半導体装置を構成する樹脂絶縁層を印刷するための印刷用マスクであって、マスクとなる枠部10aを有する。
また、印刷用マスク10において、枠部10aで囲まれた領域が貫通開口部10bとなっている。
例えば、本実施形態の印刷用マスクは、板厚300μmのSUSからなり、枠部は200μm程度の幅となっている。即ち、枠部の幅aは200μm程度であり、高さbは300μm程度である。
次に、上記の印刷用マスクを用いてバッファ層を形成する工程について説明する。
まず、図4(a)に示すように、例えば、印刷用マスク10の枠部10aがスクライブラインSLを保護するようにして、印刷用マスクを配置する。
例えば、第1樹脂層26間のスクライブラインSLの幅W1は96μm程度、第2樹脂層29間のスクライブラインSLの幅W2は196μm程度であり、このような形状のスクライブラインに対して、例えば図3に示すような枠部の幅aが200μm程度となっている枠部10aを、一部が第2樹脂層29の上面と接するようにして配置する。
さらに、樹脂ペーストを供給し、スキージを用いて樹脂を印刷用マスクの開口部へと押し込み、バッファ層11を形成する。
ここで、例えば樹脂ペーストのNv値は26、粘度は110Pa・s、一回の樹脂供給量は15g、スキージはJで90°、スピードは5mm/秒とし、また、印圧は0MPa、背圧は0.07MPa程度とする。
例えば、スキージと印刷用マスク10のギャップは150μm程度として、バッファ層として必要な膜厚が得られるように設定し、これにより、印刷用マスク10の上端よりさらに150μm程度高い表面となるようにバッファ層11を形成する。
ここで、枠部10aの被印刷物側に面する表面が第2樹脂層29の上面にかかっているので、印刷時に樹脂がスクライブラインSLにまわりこんでしまうのを防止することができる。
次に、図4(b)に示すように、印刷用マスク10を、スクライブラインSL上から取り外すことで、バッファ層11の印刷が完了する。
このとき、バッファ層として供給された樹脂の一部の樹脂ペースト11rが、印刷時に被印刷物(ウェハ)側に向けられる印刷用マスク10の面の反対側の面上に、また、印刷用マスク10の枠部10aの側面から被印刷物側(ウェハ)に向けられる面に回り込んで、残留する。
上記のように印刷用マスクに残留した樹脂ペーストは、以下のようにして除去される。
図5は、本実施形態に係る印刷用マスクの拭き取り装置の模式構成図である。
例えば、印刷用マスクの保持部(不図示)、スクレーパSC、拭き取り部Hなどから構成される。
印刷用マスクの保持部は、印刷時に印刷物側(ウェハ)に向けられていた印刷用マスク10の一方の面を下向きにして保持する。即ち、印刷時において使用されたままの姿勢で保持される。
スクレーパSCは、印刷用マスクの他方の面上、即ち、印刷時に印刷物側(ウェハ)に向けられていた面の反対側の面上に残留した樹脂ペーストを、印刷用マスクから掻き落とす。
ここで、例えば、スクレーパSCと印刷用マスク10のギャップをゼロ、印圧は0MPaとする。
また、拭き取り部Hは、印刷用マスクの一方の面側、即ち、印刷時に印刷物側(ウェハ)に向けられていた面側から所定の領域Rで接触するように押し当てられ、この一方の面上を摺動して、印刷用マスクの一方の面側から樹脂ペーストを拭き取る。
ここで、スクレーパSCの樹脂ペーストの掻き落とし位置が、所定の領域R内となるように、スクレーパSCと拭き取り部Hが同期して動くように構成されている。
例えば、スクレーパSCを保持する部材の軸が、拭き取り部Hが印刷用マスクに接触する所定の領域Rの範囲内となるように、位置制御される。
上記の本実施形態に係る印刷用マスクの拭き取り装置において、拭き取り部Hは、例えば、印刷用マスクの一方の面側、即ち、印刷時に印刷物側(ウェハ)に向けられていた面側に丸みをもって突出した形状の基台12と、基台12上で摺動可能に取り付けられた不織布13とを有する構成となっている。
また、上記の不織布13は、例えば、使用前の不織布ロール13aから引き出され、制御ロール14a,14b,14cなどにより導かれ、基台12上に引き回されて使用後ロール13bに巻き取られるロール状の不織布である。
ロールから連続的に引き出されて、基台上を摺動することにより、印刷用マスクに押し当てられる領域Rにおいて、常に使用前の不織布が供給され、樹脂ペーストの十分な拭き取りがなされる。不織布は、けばがほとんどでないことから、拭き取りを良好に行うことができる。
図6(a)及び(b)は、本実施形態に係る印刷用マスクの拭き取り装置を用いた拭き取り方法について説明する模式図である。
まず、保持部(不図示)により、上記のようにして使用し、樹脂ペースト11rが残留した印刷用マスク10を、印刷時に印刷物側(ウェハ)に向けられていた印刷用マスク10の一方の面を下向きにして保持する。
次に、図6(a)に示すように、スクレーパSCにより印刷用マスクの他方の面上に残留した樹脂ペースト11rを掻き落とし、かつ、印刷用マスクの一方の面側から所定の領域Rで接触するように拭き取り部Hを押し当て、一方の面上を摺動させて、印刷用マスクの一方の樹脂ペースト11rを拭き取る。
樹脂ペーストは、粘性が過度に高くなければ、重力の作用も働いて拭き取り部H側へ異動しやすいこともあり、拭き取り部Hを構成する不織布が毛細管現象などにより樹脂ペーストを吸収するので、拭き取り部Hが押し当てられた領域Rにおいて、残留している樹脂ペーストを十分清浄に拭き取ることが可能となっている。
ここで、図6(a)から図6(b)の状態へと動作するように、スクレーパSCにより印刷用マスク10から樹脂ペースト11rを掻き落とし、かつ、拭き取り部Hで印刷用マスク10の一方の面側から樹脂ペーストを拭き取る際に、スクレーパSCの樹脂ペーストの掻き落とし位置が所定の領域R内となるように、スクレーパCと拭き取り部を同期して動かす。掻き落とされた樹脂ペーストが拭き取り部Hに拭き取られると、樹脂ペーストの流れが発生して、速やかに不織布に吸収されていき、このようにして樹脂の残留量を格段に低減することができる。
即ち、例えば、スクレーパSCを保持する部材の軸が、拭き取り部Hが印刷用マスクに接触する所定の領域Rの範囲内となるように、位置制御して、スクレーパSCと拭き取り部Hを動かす。
例えば、拭き取り部Hとして、一方の面側に丸みをもって突出した形状の基台12と、基台上で摺動可能に取り付けられた不織布13とを有する拭き取り部を用いる。
また、不織布13として、使用前の不織布のロール13aから引き出され、基台12上に引き回され、使用後ロール13bに巻き取られるロール状の不織布を用いる。
上記のようにしてバッファ層を形成した後、図7(a)に示すように、例えば、バッファ層11の樹脂硬化後に、研削により導電性ポスト32の頭出しを行う。このときの条件は、例えば#600のホイールを用い、3500rpm、0.5mm/秒とする。
次に、図7(b)に示すように、例えば、導電性ポスト32に接続するように、例えばハンダボールの搭載、あるいはハンダペーストの印刷などにより、バンプ(突起電極)33を形成する。
次に、図7(c)に示すように、例えば、シリコン基板20の裏面側からBGRにより所望の薄さまで薄型化し、さらにブレードBによりシリコン基板20をダイシングして薄型個片化する。
特に、ダイシング工程においては、スクライブライン上のアライメントマークM2を参照して基板を位置合わせして行うことが可能であり、例えばスクライブラインの位置を自動的に認識して、ダイシングを自動的に行うことが可能となり、製造コストを抑制することができる。
以上で、図1に示す構成のSiP形態の半導体装置を形成することができる。
上記の本実施形態の印刷用マスクの拭き取り装置及び拭き取り方法により、バッファ層など樹脂層の印刷時に印刷用マスクに残留する樹脂ペーストを、印刷用マスクの他方の面側から掻き落とし、かつ、同期して一方の面側から拭き取るので、印刷用マスクに残留する樹脂ペーストを容易に除去できる。
上記のように印刷用マスクを清浄に拭き取ることができ、一度の樹脂印刷で埋め込み可能となり、生産性が向上する。
また、枠部の被印刷物との接触面に対する樹脂の回りこみがないので、例えば15gの樹脂ペーストの供給後、極少量の追加で連続印刷が可能である。
スクライブラインへの樹脂の回り込みが低減し、スクライブラインに樹脂が残らないことでダイシング性が向上する。
また、印刷用マスクの開口部を選択することで、ウェハ外周部に印刷をおこなわないことが可能となり、バッファ層印刷後の反りの低減に寄与する。
残留した樹脂があると、印刷用マスクの枠が次第に太くなり、スクライブラインが広がってくるなどの不具合があるが、印刷用マスクに残留する樹脂ペーストが減って、より清浄な印刷用マスクを使用できるので、より設計通りに樹脂絶縁層を印刷できるようになり、チップ外周部における配線露出を防止する。
図8は本実施形態の変形形態を示す模式図である。
例えば、例えば、互いに対向して配置された2つのスキージについて、図8に示すように、一方を本実施形態に係るスクレーパSCとして用い、他方を本来のスキージSQとして用いることができる。
例えば、スキージSQを用いて図面上右から左へと移動させて印刷を行い、次に、被印刷物から放された印刷用マスクに対して、スクレーパSCを用いて図面上左から右へ、残留した樹脂ペーストを掻き落とす構成である。
例えば、スクレーパSCを傾けて使用することも可能であり、掻き落とす効率の高い姿勢を選択できる。
このような場合は、拭き取り部の中心も適当な距離ずらすことで、掻き落とされた樹脂が吸収されやすい位置に拭き取り部を配置する。
本発明は上記の説明に限定されない。
例えば、SiPとして、第1及び第2配線などに、インダクタンスやキャパシタなどの受動素子が形成されていてもよい。
実施形態においては、絶縁層中の配線として2層の配線(第1配線及び第2配線)が形成されているが、これに限らない。樹脂の絶縁層の層数も上記のような層数などに限定されない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の印刷用マスクの拭き取り装置は、システムインパッケージ形態など、半導体装置の樹脂絶縁層を印刷する際に用いられる印刷用マスクに残留する樹脂ペーストを拭き取る装置に適用できる。
本発明の印刷用マスクの拭き取り方法は、システムインパッケージ形態など、半導体装置の樹脂絶縁層を印刷する際に用いられる印刷用マスクに残留する樹脂ペーストを拭き取る方法に適用できる。
図1は本発明の実施形態に係るSiP形態の半導体装置の断面図である。 図2(a)〜(c)は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図3(a)は本発明の実施形態に係る印刷用マスクの拭き取り装置で樹脂ペーストを拭き取られる印刷用マスクの斜視図であり、図3(b)は断面図である。 図4(a)及び図4(b)は本発明の実施形態に係るバッファ層を形成する工程を示す断面図である。 図5は本発明の実施形態に係る印刷用マスクの拭き取り装置の模式構成図である。 図6(a)及び(b)は、本実施形態に係る印刷用マスクの拭き取り装置を用いた拭き取り方法について説明する模式図である。 図7(a)〜(c)は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図8は本発明の実施形態の変形形態の模式図である。
符号の説明
10…印刷用マスク、10a…枠部、10b…貫通開口部、11…バッファ層、11r…残留ペースト、12…基台、13…不織布、13a,13b…不織布ロール、14a、14b、14c…制御ローラー、20…シリコン基板、21…下地絶縁膜、24…第1半導体チップ、24a…半導体本体部分、24b…パッド、24c…保護層、24d…ダイアタッチフィルム、25…第2半導体チップ、25a…半導体本体部分、25b…パッド、25c…保護層、25d…ダイアタッチフィルム、26…第1樹脂層、26a…開口部、27…シード層、28…銅層、29…第2樹脂層、29a…開口部、30…シード層、31…銅層、32…導電性ポスト、33…バンプ、B…ブレード、M1,M2…アライメントマーク、SC…スクレーパ、SQ…スキージ

Claims (4)

  1. 印刷時に被印刷物側に向けられる印刷用マスクの一方の面を下向きにして前記印刷用マスクを保持する保持部と、
    前記印刷用マスクの他方の面上に残留した樹脂ペーストを前記印刷用マスクから掻き落とすスクレーパと、
    前記印刷用マスクの前記一方の面側に丸みをもって突出した形状の基台と、前記基台上で摺動可能に取り付けられた不織布とを有し、前記一方の面側から所定の領域で接触するように押し当てられ、前記一方の面上を摺動して、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る拭き取り部と
    を有し、
    前記スクレーパの前記樹脂ペーストの掻き落とし位置が前記所定の領域内となるように、前記スクレーパと前記拭き取り部が同期して動き、
    前記被印刷物に樹脂層を印刷する前記印刷用マスクに残留した前記樹脂ペーストを拭き取る
    印刷用マスクの拭き取り装置。
  2. 前記不織布が、使用前ロールから引き出され、前記基台上に引き回され、使用後ロールに巻き取られるロール状の不織布である
    請求項1に記載の印刷用マスクの拭き取り装置。
  3. 被印刷物に樹脂層を印刷する印刷用マスクに残留した樹脂ペーストを拭き取るために、
    印刷時に前記被印刷物側に向けられる前記印刷用マスクの一方の面を下向きにして前記印刷用マスクを保持する工程と、
    スクレーパにより前記印刷用マスクの他方の面上に残留した前記樹脂ペーストを掻き落とし、かつ、前記印刷用マスクの前記一方の面側から所定の領域で接触するように、前記一方の面側に丸みをもって突出した形状の基台と、前記基台上で摺動可能に取り付けられた不織布とを有する拭き取り部を押し当て、前記一方の面上を摺動させて、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る工程と
    を有し、
    前記スクレーパにより前記印刷用マスクから前記樹脂ペーストを掻き落とし、かつ、前記印刷用マスクの前記一方の面側から前記樹脂ペーストを拭き取る工程において、前記スクレーパの前記樹脂ペーストの掻き落とし位置が前記所定の領域内となるように、前記スクレーパと前記拭き取り部が同期して動かす
    刷用マスクの拭き取り方法。
  4. 前記不織布として、使用前ロールから引き出され、前記基台上に引き回され、使用後ロールに巻き取られるロール状の不織布を用いる
    請求項に記載の印刷用マスクの拭き取り方法。
JP2006237437A 2006-09-01 2006-09-01 印刷用マスクの拭き取り装置及び拭き取り方法 Expired - Fee Related JP5055900B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006237437A JP5055900B2 (ja) 2006-09-01 2006-09-01 印刷用マスクの拭き取り装置及び拭き取り方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006237437A JP5055900B2 (ja) 2006-09-01 2006-09-01 印刷用マスクの拭き取り装置及び拭き取り方法

Publications (2)

Publication Number Publication Date
JP2008060448A JP2008060448A (ja) 2008-03-13
JP5055900B2 true JP5055900B2 (ja) 2012-10-24

Family

ID=39242811

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006237437A Expired - Fee Related JP5055900B2 (ja) 2006-09-01 2006-09-01 印刷用マスクの拭き取り装置及び拭き取り方法

Country Status (1)

Country Link
JP (1) JP5055900B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120279651A1 (en) * 2011-05-05 2012-11-08 Wei Gu Epoxy coating on substrate for die attach

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2547018B2 (ja) * 1987-05-29 1996-10-23 松下電器産業株式会社 スクリ−ン印刷機のクリ−ニング装置
JP2003334923A (ja) * 2002-05-17 2003-11-25 Nec Kagoshima Ltd スクリ−ン印刷装置のクリ−ニング方法およびクリ−ニング機構
JP3953027B2 (ja) * 2003-12-12 2007-08-01 ソニー株式会社 半導体装置およびその製造方法
JP4246110B2 (ja) * 2004-05-17 2009-04-02 パナソニック株式会社 印刷用マスクのクリーニング装置

Also Published As

Publication number Publication date
JP2008060448A (ja) 2008-03-13

Similar Documents

Publication Publication Date Title
JP3953027B2 (ja) 半導体装置およびその製造方法
US7981722B2 (en) Semiconductor device and fabrication method thereof
US8410614B2 (en) Semiconductor device having a semiconductor element buried in an insulating layer and method of manufacturing the same
US8492896B2 (en) Semiconductor apparatus and semiconductor apparatus unit
JP2005322858A (ja) 半導体装置の製造方法
JP2008016508A (ja) 半導体装置およびその製造方法
JP4403407B2 (ja) 半導体装置およびその製造方法
JP5830702B2 (ja) 回路装置の製造方法
WO2012059003A1 (zh) 芯片封装方法
JP4380551B2 (ja) 半導体装置およびその製造方法
US20090218686A1 (en) Semiconductor, semiconductor module, method for manufacturing the semiconductor module, and mobile apparatus
JP5055900B2 (ja) 印刷用マスクの拭き取り装置及び拭き取り方法
JP5466096B2 (ja) 半導体装置及びその製造方法
JP5067056B2 (ja) 半導体装置
JP4591100B2 (ja) 半導体装置およびその製造方法
JP5055895B2 (ja) 印刷用マスク、印刷用マスクの使用方法及び半導体装置の製造方法
JP2005175319A (ja) 半導体装置およびその製造方法
JP4052237B2 (ja) 半導体装置およびその製造方法
JP6216157B2 (ja) 電子部品装置及びその製造方法
JP4894343B2 (ja) 半導体装置の製造方法
JP5098211B2 (ja) 半導体装置及びその製造方法
KR100596797B1 (ko) 웨이퍼 레벨 패키지의 제조방법
JP2007103717A (ja) 半導体装置及びその製造方法
JP2007103715A (ja) 半導体装置及びその製造方法
JP2005340500A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090828

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100118

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120319

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120703

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120716

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150810

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees