JP2005175319A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005175319A
JP2005175319A JP2003415526A JP2003415526A JP2005175319A JP 2005175319 A JP2005175319 A JP 2005175319A JP 2003415526 A JP2003415526 A JP 2003415526A JP 2003415526 A JP2003415526 A JP 2003415526A JP 2005175319 A JP2005175319 A JP 2005175319A
Authority
JP
Japan
Prior art keywords
wiring
post
resin
opening
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003415526A
Other languages
English (en)
Other versions
JP4599834B2 (ja
Inventor
Osamu Yamagata
修 山形
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2003415526A priority Critical patent/JP4599834B2/ja
Publication of JP2005175319A publication Critical patent/JP2005175319A/ja
Application granted granted Critical
Publication of JP4599834B2 publication Critical patent/JP4599834B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】ＳｉＰ形態の半導体装置における配線と半導体チップを被覆して形成された絶縁層に対して、配線と半導体チップのパッドに達する開口を良好に行われた半導体装置とその製造方法を提供する。
【解決手段】基板１０に下層配線（１６、１８、２０）が形成され、また、能動素子を含み、半導体チップ２１がパッド２０ｂを上面にしてマウントされている。ここで、下層配線の近傍に樹脂ポストＰRが形成され、その上層にポスト部配線２０’が形成されている。半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層２３が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部Ｈaが開口され、一方、ポスト部配線に達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線２４に形成されている構成とする。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package ）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設け、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれる複雑な形態のパッケージへと開発が進んでいる。
図１０は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンがらなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子（Ｃ1，Ｃ2）が構成されている。
静電容量素子を被覆してポリイミド樹脂からなる第１絶縁層１０６が形成されており、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部が形成されている。
上記の開口部内に埋め込まれて下部電極接続電極１０５ａおよび上部電極１０５ｂに接続するプラグ部分と一体になって、第１絶縁層１０６上に銅からなる第１配線１０７が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。
第１絶縁層１０６および第１配線１０７の上層に、能動素子が設けられた半導体チップ１０８がダイアタッチフィルム１０９により接着されている。半導体チップ１０８は、半導体本体部分１０８ａにパッド１０８ｂが形成され、パッド１０８ｂを除く領域は酸化シリコンの保護層１０８ｃで覆われた構成であり、フェースアップで、即ち、パッド１０８ｂ形成面の反対側の面側からマウントされている。
第１配線１０７や半導体チップ１０８を被覆して、ポリイミド樹脂からなる第２絶縁層１１０が形成されており、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3が形成されている。
上記の開口部（Ｈ1，Ｈ2）内に埋め込まれてパッド１０８ｂおよび第１配線１０７に接続するプラグ部分と一体になって、第２絶縁層１１０上に銅からなる第２配線１１１が形成されている。ここで、開口部の内壁面に通常形成されるバリアメタルの図示は省略している。
第２配線１１１に接続して、銅からなるポスト１１２が形成されており、その間隙における第２絶縁層１１０の上層にポリイミド樹脂からなる絶縁性のバッファ層１１３が形成されている。
さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。
上記のＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図１１（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成し、次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体層１０３を形成し、さらに酸化シリコンを堆積して誘電体層の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行い、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子（Ｃ1，Ｃ2）が構成される。
次に、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。
次に、図１１（ｂ）に示すように、第１絶縁膜１０６にパターン露光および現像をして、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部Ｈ1を第１絶縁膜１０６に形成する。
次に、図１１（ｃ）に示すように、シードスパッタリングによりＴｉ／Ｃｕからなる不図示のバリアメタル膜を形成し、さらに開口部Ｈ1と配線形成領域を開口するパターンのレジスト膜（不図示）を成膜し、レジスト膜をマスクとしてバリアメタル膜に通電する電解メッキにより銅をメッキする。次に、レジスト膜を除去し、さらに銅をマスクとしてバリアメタル膜をエッチング除去する。これにより、開口部Ｈ1内のプラグと一体に第１配線１０７を形成する。この工程においてインダクタンスＬも同時にパターン形成する。
次に、図１２（ａ）に示すように、第１絶縁層１０６および第１配線１０７上に別工程で予め形成された半導体チップ１０８をダイアタッチフィルム１０９により接着する。半導体チップ１０８にはパッド１０８ｂが形成されており、フェースアップでマウントする。
次に、図１２（ｂ）に示すように、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第２絶縁層１１０を形成する。
次に、第２絶縁膜１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁膜１１０に形成する。
次に、第１配線１０７と同様にして、開口部（Ｈ2，Ｈ3）内のプラグと一体に第２配線１１１をパターン形成する。
このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。
次に、第２絶縁層１１０および第２配線１１１上に感光性ドライフィルムをラミネートし、パターン露光および現像によりポスト用の開口部を形成し、これをマスクとし、第２配線１１１のバリアメタル膜に通電する電解メッキにより、開口部内に銅のポスト１１２を形成し、ドライフィルムの剥離およびバリアメタル膜のエッチングを行う。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１０に示す構成のＳｉＰ形態の半導体装置が形成される。
上記のＳｉＰ形態の半導体装置の製造方法において、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を開口するための第２絶縁層１１０のパターン露光は、ウェハ一括で行っている。
このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に対する開口不良が発生する問題があった。
これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の開口が困難となってしまう。
特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ｂに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ｂに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の開口の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。
解決しようとする問題点は、ＳｉＰ形態の半導体装置における配線と半導体チップを被覆して形成された絶縁層に対して、配線と半導体チップのパッドに達する開口を良好に行うことが困難である点である。
本発明の半導体装置は、基板と、前記基板に形成された下層配線と、能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、前記基板上において前記下層配線の近傍に形成された樹脂ポストと、前記下層配線に接続して前記樹脂ポスト上に形成されたポスト部配線と、前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して形成された絶縁樹脂層と、前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、前記ポスト部配線に達するように前記絶縁樹脂層に開口された第２開口部と、前記第１開口部および第２開口部を埋め込み、前記絶縁樹脂層上に形成された上層配線とを有する。
上記の本発明の半導体装置は、基板に下層配線が形成され、また、能動素子を含み、表面にパッドが形成された半導体チップがパッド形成面の反対側の面からマウントされている。さらに、基板上の下層配線の近傍に樹脂ポストが形成され、下層配線に接続して樹脂ポスト上にポスト部配線が形成されている。
半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層が形成され、絶縁樹脂層には、半導体チップのパッドに達するように第１開口部が開口され、一方、ポスト部配線に達するように第２開口部が開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線に形成されている。
本発明の半導体装置の製造方法は、基板に下層配線を形成する工程と、前記基板上において前記下層配線の近傍に樹脂ポストを形成する工程と、前記下層配線に接続して前記樹脂ポスト上にポスト部配線を形成する工程と、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して絶縁樹脂層を形成する工程と、前記半導体チップの前記パッドに達する第１開口部と前記ポスト部配線に達する第２開口部とを、前記絶縁樹脂層に開口する工程と、前記第１開口部および第２開口部を埋め込み、前記絶縁樹脂層上に上層配線を形成する工程とを有する。
上記の本発明の半導体装置の製造方法は、基板に下層配線を形成し、基板上において下層配線の近傍に樹脂ポストを形成し、下層配線に接続して樹脂ポスト上にポスト部配線を形成する。
次に、能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面からマウントする。
次に、半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層を形成し、半導体チップのパッドに達する第１開口部とポスト部配線に達する第２開口部とを絶縁樹脂層に開口し、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線を形成する。
本発明の半導体装置は、絶縁樹脂層には下層配線に対する開口部の代わりに樹脂ポスト上のポスト部配線に対する開口部が開口されているので、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が樹脂ポストの高さの分だけ緩和されている。これにより、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口がともに良好になされている。
本発明の半導体装置の製造方法は、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差を樹脂ポストの高さの分緩和して開口するので、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口をともに良好に行うことできる。
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
静電容量素子を被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンス（Ｌa，Ｌb）が構成されている。
また、第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層１８ａおよび銅層１８ｂからなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬcが構成されている。
さらに、第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層２０ａおよび銅層２０ｂからなる第３配線２０が形成されている。
第３配線２０の一部はらせん状に形成され、インダクタンス（Ｌd，Ｌe）が構成されている。
第３絶縁層１９および第３配線２０の上層に、能動素子が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
一方、第３配線２０の近傍に、例えばポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの絶縁性樹脂材料から構成される柱状の樹脂ポストＰRが形成されている。
さらに、第３配線２０に接続して樹脂ポストＰR上に、バリアメタル層２０ｃおよび銅層２０ｄからなるポスト部配線２０’が形成されている。
第３配線２０、半導体チップ２１および樹脂ポストＰR上のポスト部配線２０’を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２３が形成されている。
第４絶縁層２３には、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbが形成されている。
上記の第１および第２開口部（Ｈa，Ｈb）内に埋め込まれてパッド２１ｂおよびポスト部配線２０’に接続するプラグ部分と一体になって、第４絶縁層２３上にバリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成されている。
第４配線２４の一部はらせん状に形成され、インダクタンスＬfが構成されている。
第４配線２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面において導電性ポスト２５に接続するようにバンプ（突起電極）２７が形成されている。
本実施形態においては、例えば、樹脂ポストＰRより下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線と称し、樹脂ポストＰRより上層に形成されている第４配線２４などの配線を上層配線と称する。
上記の本実施形態の半導体装置は、シリコン基板１０に上記のような下層配線（第１配線１６、第２配線１８および第３配線２０）が形成され、また、半導体チップ２１がフェースアップでマウントされており、また、下層配線の近傍に樹脂ポストＰRが形成され、その上層に下層配線に接続してポスト部配線２０’が形成されている。半導体チップ、ポスト部配線および下層配線を被覆して絶縁樹脂層（第４絶縁層２３）が形成され、絶縁樹脂層には、半導体チップ２１のパッド２１ｂに達するように第１開口部Ｈaが開口され、一方、樹脂ポストＰR上のポスト部配線２０’に達するように第２開口部Ｈbが開口され、第１開口部および第２開口部の内部および絶縁樹脂層上に上層配線（第４配線２４）に形成されている構成となっている。
上記の本実施形態の半導体装置によれば、絶縁樹脂層には下層配線に対する開口部の代わりに樹脂ポスト上に形成されたポスト部配線に対する開口部が開口されているので、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップとの差が樹脂ポストの高さの分だけ緩和されている。これにより、下層配線に接続するためのポスト部配線部分での開口と半導体チップのパッドに達する開口がともに良好になされている。
上記のような樹脂ポストとポスト部配線を用いた接続方法では、配線容量を小さく保って厚膜の絶縁層（第４絶縁層）を貫通する配線を設けることができ、例えば信号の入出力（Ｉ／Ｏ）に用いる配線に好ましく適用できる。
上記の本実施形態の半導体装置において、好ましくは、ポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面とが略同じ高さとなるように、樹脂ポストＰRの高さおよびポスト部配線２０’の厚さが設定されている。
略同じ高さであることにより、ポスト部配線部分におけるギャップと半導体チップのパッド部分におけるギャップが略等しくなり、両部分に対する開口は良好になされる。
上記の樹脂ポストＰRのアスペクト比が１以下であることが好ましい。上記の製造工程において第４絶縁層２３を形成する時に樹脂ポストＰRが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
樹脂ポストＰRの高さは、後述のように、例えば半導体チップの高さ＋１０μｍ程度の高さとする。
また、樹脂ポストＰRは、基板と平行な面での断面における径が上方程小さくなるように側面にテーパ形状が設けられており、テーパ形状の側面の幅は５μｍ程度である。従って、樹脂ポストＰRの底面の径と上面の径は１０μｍ程度の差が設けられている。ここで、樹脂ポストＰRの底面の径は、ポスト部配線２０’に達するように開口された第２開口部Ｈbの開口径より２０μｍ以上大きく形成されていることが好ましい。これにより、上記のテーパ形状の側面の幅を考慮しても、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、樹脂ポストＰRは、応力緩和機能を有する樹脂で形成されていることが好ましい。これにより、応力緩和させるために形成されるバッファ層２６を薄膜化できる。
また、上記の下層配線および上層配線を含む配線の一部が、受動素子を構成していることが好ましい。静電容量素子（Ｃa，Ｃb）やインダクタンス（Ｌa〜Ｌf）などの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２１に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。
ここで、本実施形態にように、例えばシリコン基板１０と絶縁樹脂層（第４絶縁層２３）の間に、例えば複数の樹脂層（第１絶縁層１５、第２絶縁層１７、第３絶縁層１９）の積層体からなる下層絶縁樹脂層が形成されており、下層配線の一部が下層絶縁樹脂層に埋め込まれて形成されている構成として、下層絶縁樹脂層に埋め込まれた受動素子を下層配線の一部から構成することができる。
次に、上記の本実施形態の半導体装置の製造方法について図２〜９を参照して説明する。本実施形態においては、例えば図２〜９に示す全ての工程についてウェハレベルで行うことができる。
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、下地絶縁膜１１とする。
次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子（Ｃa，Ｃb）が構成される。
次に、図２（ｃ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１絶縁層１５を形成する。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（２０秒）＋３００ｒｐｍ（５秒）＋１０００ｒｐｍ（１０秒）
プリベーク：９０℃（１２０秒）＋１００℃（１２０秒）＋室温（３０秒）
次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。
現像後、例えば以下の条件で第１絶縁層１５を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
次に、図３（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層１６ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、図３（ｂ）に示すように、例えば、第１絶縁層１５に形成した開口部と第１配線の形成領域以外にメッキされるのを防止するために、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜Ｒ１を成膜する。
次に、図３（ｃ）に示すように、例えば、レジスト膜をマスクとし、バリアメタル層１６ａをシードとする１．５Ａ、９０分の電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層１６ｂを形成する。
次に、図４（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、さらに図４（ｂ）に示すように、銅層１６ｂをマスクとしてバリアメタル層１６ａをエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜Ｒ１のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上で、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層１６ａおよび銅層１６ｂからなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンス（Ｌa，Ｌb）も第１配線１６の一部として同時にパターン形成する。
次に、上記のようなセミアディティブ方式による配線の形成を３回繰り返して、絶縁膜を３層積層させ、各層に配線を形成する。即ち、第１絶縁膜１５の形成、第１絶縁膜１５に対する開口部の開口および第１配線１６の形成の各工程の後、第２絶縁膜１７の形成、第２絶縁膜１７に対する開口部の開口、第２配線１８の形成、第３絶縁膜１９の形成、第３絶縁膜１９に対する開口部の開口、および、第３配線２０の形成の各工程を行い、図５（ａ）に示す状態とする。
第２配線１８の形成時には、受動素子の１つであるインダクタンスＬcも第２配線１８の一部として同時にパターン形成し、また、第３配線２０の形成時にはインダクタンス（Ｌd，Ｌe）も第３配線２０の一部として同時にパターン形成する。
次に、図５（ｂ）に示すように、例えば、第３配線２０の近傍に、樹脂ポストＰRをパターン形成する。即ち、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂、アクリル樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などの感光性絶縁材料を所定の膜厚で、例えば７５μｍ以下の膜厚となるように供給し、パターン露光および現像を行って形成する。
ここで、樹脂ポストＰRの側面Ｓはテーパ形状に傾いて形成され、その幅Ｗが５μｍ程度となる。これにより、上面の径と底面の径の差は１０μｍ程度となる。
次に、図６（ａ）に示すように、例えば、全面にシードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜してバリアメタル層２０ｃを形成し、樹脂ポストＰR上のポスト部配線形成領域を開口する不図示のレジスト膜をパターン形成し、バリアメタル層２０ｃをシードとする電解メッキにより、膜厚が５μｍ程度となるように銅をメッキして、銅層２０ｂを形成する。レジスト膜を除去した後、銅層２０ｂの下部を除いて全面にバリアメタル層２０ｃを除去し、バリアメタル層２０ｃと銅層２０ｄからなるポスト部配線２０’を形成する。
次に、図６（ｂ）に示すように、例えば、第３絶縁層１９および第３配線２０の上層に、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２１をマウントする。
半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側から、ダイアタッチフィルム２２を介して積層させ、６０〜７０℃の温度で１．０〜１．３Ｎの荷重を０．７〜１秒間かけて接着する。半導体チップ２１の搭載面に設けられたアライメントマークと半導体チップ２１の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
次に、図７（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２３を形成する。例えば硬化後に例えば５０μｍの膜厚となるように形成するが、これは半導体チップ２１および樹脂ポストＰR上のポスト部配線２０’を被覆するような厚さとすればよい。
感光性ポリイミド樹脂の場合、例えば以下の条件で成膜する。
未硬化の感光性ポリイミド樹脂の粘度：３１．５Ｐａ・ｓ
スピンコート：５０ｒｐｍ（１秒）＋５０ｒｐｍ（３０秒）＋３００ｒｐｍ（３０秒）＋１２００ｒｐｍ（２０秒）
プリベーク：６０℃（２４０秒）＋９０℃（２４０秒）＋１１０℃（２４０秒）＋室温（３０秒）
次に、露光量１５０ｍＪでパターン露光および現像し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbを第４絶縁層２３に形成する。
現像後、例えば以下の条件で第４絶縁層２３を硬化（キュア）させる。
ポストキュア：１５０℃（２０分）＋１５０℃（３０分）＋３００℃（２０分）＋３００℃（１２０分）
例えば、第３配線２０の膜厚が５μｍ程度、ダイアタッチフィルム２２の接着層部分の厚さが１２．５μｍ程度であるとすると、第３配線２０の凹凸に対してダイアタッチフィルム２２が変形してカバレッジすることから、半導体チップ２１のパッド２１ｂの位置は第３絶縁層１９の表面から半導体チップ２１の厚さ＋１５μｍ程度となる。
従って、樹脂ポストＰR上に形成される膜厚が５μｍ程度のポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面の高さを合わせるためには、樹脂ポストのＰRの高さを半導体チップ２１の厚さ＋１０μｍ程度に合わせることが好ましい。
例えば、半導体チップ２１の厚さが２５μｍ程度の場合には、樹脂ポストＰRの高さを３５μｍ程度とし、半導体チップ２１の厚さが５０μｍ程度の場合には、樹脂ポストＰRの高さを６０μｍ程度とする。樹脂ポストＰRの高さのウェハ面内のバラツキは±２．５％程度である。樹脂ポストＰRの高さに対する目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
上記のように樹脂ポストＰR上のポスト部配線２０’の表面と半導体チップ２１のパッド２１ｂの表面の高さを略合わせた場合、半導体チップ２１のパッド２１ｂ部分とポスト部配線２０’部分におけるギャップ（両部分における第４絶縁層２３の膜厚）は略同じ値となり、本実施気形態においては、例えば、半導体チップ２１のパッド２１ｂ部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）、ポスト部配線２０’部分におけるギャップが７〜１３μｍ（平均で１０μｍ程度）と、どちらも１０μｍ程度の同じ値となる。
このとき、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbとしては、どちらも例えば３０μｍの径で良好に開口することができる。
上記の樹脂ポストＰRを形成する工程において、樹脂ポストＰRのアスペクト比が１以下となるように形成することが好ましい。上記の製造工程において第４絶縁層２３を形成する時に樹脂ポストＰRが転倒したり、ボイドが形成されるのを防止あるいは低減することができる。
また、樹脂ポストＰRを形成する工程において、樹脂ポストＰRの底面の径がポスト部配線２０’に達するように開口された第２開口部Ｈbの開口径より２０μｍ以上大きく形成することが好ましい。樹脂ポストＰRの側面Ｓはテーパ形状に傾いて形成され、その幅Ｗが５μｍ程度となるので、第２開口部Ｈbの開口工程において、半径あたり５μｍづつの合わせずれ余裕を確保することができる。
また、樹脂ポストＰRを形成する工程において、応力緩和機能を有する樹脂で形成することが好ましい。これにより、応力緩和させるために形成されるバッファ層２６を薄膜化できる。
次に、図７（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbの内壁を被覆して、全面にバリアメタル層２４ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
次に、レジスト塗布および現像処理を行い、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbと第４配線の形成領域を開口するパターンのレジスト膜（不図示）を成膜し、これをマスクとし、バリアメタル層２４ａをシードとする１．５Ａ、９０分の電解メッキにより、第４絶縁層２３上での膜厚が５μｍ程度となるように銅をメッキして、半導体チップ２１のパッド２１ｂに達する第１開口部Ｈaおよびポスト部配線２０’に達する第２開口部Ｈbと第４配線の形成領域に銅層２４ｂを形成する。この後、上記のレジスト膜を除去する。
次に、図８（ａ）に示すように、例えば、感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して導電性ポスト用の開口部を形成し、バリアメタル膜２４ａを用いた銅の電解メッキにより、高さ１００μｍ、径１５０μｍの導電性ポスト２５を形成する。その後ドライフィルムあるいはレジスト膜を除去する。
次に、図８（ｂ）に示すように、導電性ポスト２５および銅層２４ｂをマスクとしてバリアメタル層２４ａをエッチング加工する。これにより、バリアメタル層２４ａおよび銅層２４ｂからなる第４配線２４が形成される。
次に、図９（ａ）に示すように、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などをスピンコートまたは印刷などにより成膜し、１２０μｍの膜厚で絶縁性のバッファ層２６を形成する。
例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。
次に、図９（ｂ）に示すように、バッファ層２６の樹脂硬化後に、研削により導電性ポスト２５の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。
次に、導電性ポスト２５に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）２６を形成する。
ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
上記の本実施形態に係る半導体装置の製造方法によれば、樹脂ポストＰR上のポスト部配線２０’部分におけるギャップと半導体チップ２１のパッド２１ｂ部分におけるギャップとの差を、樹脂ポストＰRの高さの分緩和して開口するので、下層配線（第１配線１６、第２配線１８および第３配線２０）に接続するためのポスト部配線２０’部分での開口と半導体チップ２１のパッド２１ｂに達する開口をともに良好に行うことできる。
さらに、本実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）絶縁樹脂層中に内蔵する半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口か可能となる。
（２）絶縁樹脂層中に内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口か可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、絶縁樹脂層中に内蔵する半導体チップのパッドに対する安定した開口か可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
本発明は上記の説明に限定されない。
例えば、樹脂ポストの高さとしては、その上層に形成するポスト部配線の表面の高さが半導体チップのパッドの表面に合うようにすることが好ましいが、必ずしもこれに限らない。樹脂ポスト上のポスト部配線部分のギャップと半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
実施形態においては、樹脂ポストをポスト部配線を形成する領域にのみ形成しているが、これに限らず、ポスト部配線を形成しない領域にまで広く形成し、その上層にポスト部配線をパターン形成することも可能であり、樹脂ポストのパターンは自由度を広く形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
図１は本発明の実施形態に係る半導体装置の断面図である。 図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図４（ａ）および図４（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図５（ａ）および図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図６（ａ）および図６（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図７（ａ）および図７（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図８（ａ）および図８（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図９（ａ）および図９（ｂ）は本発明の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。 図１０は従来例に係る半導体装置の断面図である。 図１１（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。 図１２（ａ）および図１２（ｂ）は従来例に係る半導体装置の製造方法の製造工程を示す断面図である。
符号の説明
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１６ａ，１８ａ，２０ａ，２０ｃ，２４ａ…バリアメタル層、１６ｂ，１８ｂ，２０ｂ，２０ｄ，２４ｂ…銅層、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２０’…ポスト部配線、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４絶縁層、２４…第４配線、２５…導電性ポスト、２６…バッファ層、２７…バンプ、ＰR…樹脂ポスト、Ｃa，Ｃb…静電容量素子、Ｌa，Ｌb，Ｌc，Ｌd，Ｌe，Ｌf…インダクタンス、Ｈa…第１開口部、Ｈb…第２開口部、１００…シリコン基板、１０１…下地絶縁膜、１０２…下部電極、１０３…誘電体膜、１０４…保護層、１０５ａ…下部電極取り出し電極、１０５ｂ…上部電極、１０６…第１絶縁層、１０７…第１配線、１０８…半導体チップ、１０８ａ…半導体本体部分、１０８ｂ…パッド、１０８ｃ…保護層、１０９…ダイアタッチフィルム、１１０…第２絶縁層、１１１…第２配線、１１２…ポスト、１１３…バッファ層、１１４…バンプ、Ｃ1，Ｃ2…静電容量素子、Ｌ…インダクタンス、Ｈ1〜Ｈ3…開口部。

Claims (13)

  1. 基板と、
    前記基板に形成された下層配線と、
    能動素子を含み、表面にパッドが形成され、パッド形成面の反対側の面から前記基板にマウントされた半導体チップと、
    前記基板上において前記下層配線の近傍に形成された樹脂ポストと、
    前記下層配線に接続して前記樹脂ポスト上に形成されたポスト部配線と、
    前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して形成された絶縁樹脂層と、
    前記半導体チップの前記パッドに達するように前記絶縁樹脂層に開口された第１開口部と、
    前記ポスト部配線に達するように前記絶縁樹脂層に開口された第２開口部と、
    前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に形成された上層配線と
    を有する半導体装置。
  2. 前記ポスト部配線の表面と前記パッドの表面とが略同じ高さとなるように、前記樹脂ポストの高さおよび前記ポスト部配線の厚さが設定されている
    請求項１に記載の半導体装置。
  3. 前記樹脂ポストのアスペクト比が１以下である
    請求項１に記載の半導体装置。
  4. 前記樹脂ポストの底面の径は前記第２開口部の開口径より２０μｍ以上大きく形成されている
    請求項１に記載の半導体装置。
  5. 前記樹脂ポストが応力緩和機能を有する樹脂で形成されている
    請求項１に記載の半導体装置。
  6. 前記下層配線および前記上層配線を含む配線の一部が受動素子を構成している
    請求項１に記載の半導体装置。
  7. 前記基板と前記絶縁樹脂層の間に下層絶縁樹脂層が形成されており、前記下層配線の一部が前記下層絶縁樹脂層に埋め込まれて形成されている
    請求項１に記載の半導体装置。
  8. 前記下層絶縁樹脂層が複数の樹脂層の積層体からなる
    請求項７に記載の半導体装置。
  9. 基板に下層配線を形成する工程と、
    前記基板上において前記下層配線の近傍に樹脂ポストを形成する工程と、
    前記下層配線に接続して前記樹脂ポスト上にポスト部配線を形成する工程と、
    能動素子を含み、表面にパッドが形成された半導体チップをパッド形成面の反対側の面から前記基板にマウントする工程と、
    前記半導体チップ、前記ポスト部配線および前記下層配線を被覆して絶縁樹脂層を形成する工程と、
    前記半導体チップの前記パッドに達する第１開口部と前記ポスト部配線に達する第２開口部とを、前記絶縁樹脂層に開口する工程と、
    前記第１開口部および前記第２開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
    を有する半導体装置の製造方法。
  10. 前記樹脂ポストを形成する工程および前記ポスト部配線を形成する工程において、前記ポスト部配線の表面と前記パッドの表面とが略同じ高さとなるように、前記樹脂ポストの高さおよび前記ポスト部配線の厚さを設定して形成する
    請求項９に記載の半導体装置の製造方法。
  11. 前記樹脂ポストを形成する工程において、アスペクト比が１以下となるように前記樹脂ポストを形成する
    請求項９に記載の半導体装置の製造方法。
  12. 前記樹脂ポストを形成する工程において、前記樹脂ポストの底面の径が前記第２開口部の開口径より２０μｍ以上大きくなるように前記樹脂ポストを形成する
    請求項９に記載の半導体装置の製造方法。
  13. 前記樹脂ポストを形成する工程において、応力緩和機能を有する樹脂で前記樹脂ポストを形成する
    請求項９に記載の半導体装置の製造方法。
JP2003415526A 2003-12-12 2003-12-12 半導体装置およびその製造方法 Expired - Fee Related JP4599834B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003415526A JP4599834B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003415526A JP4599834B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2005175319A true JP2005175319A (ja) 2005-06-30
JP4599834B2 JP4599834B2 (ja) 2010-12-15

Family

ID=34734993

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003415526A Expired - Fee Related JP4599834B2 (ja) 2003-12-12 2003-12-12 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP4599834B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429793B2 (en) 2005-10-05 2008-09-30 Sony Corporation Semiconductor device having an electronic circuit disposed therein
JP2008300560A (ja) * 2007-05-30 2008-12-11 Sony Corp 半導体装置及びその製造方法
JP2009026945A (ja) * 2007-07-19 2009-02-05 Sony Corp 半導体装置及びその製造方法
JP2009043835A (ja) * 2007-08-07 2009-02-26 Fujikura Ltd 電気回路素子およびその製造方法
JP2010118679A (ja) * 2010-01-25 2010-05-27 Casio Computer Co Ltd 半導体装置の製造方法
JP2011129767A (ja) * 2009-12-18 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2018085413A (ja) * 2016-11-22 2018-05-31 株式会社村田製作所 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196403A (ja) * 2000-01-06 2001-07-19 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2001298149A (ja) * 2000-04-14 2001-10-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003248309A (ja) * 2001-12-19 2003-09-05 Hitachi Chemical Dupont Microsystems Ltd 感光性樹脂組成物、これを用いたパターン製造法及び電子部品

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196403A (ja) * 2000-01-06 2001-07-19 Texas Instr Japan Ltd 半導体装置及びその製造方法
JP2001257310A (ja) * 2000-03-09 2001-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法およびその試験方法
JP2001298149A (ja) * 2000-04-14 2001-10-26 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003248309A (ja) * 2001-12-19 2003-09-05 Hitachi Chemical Dupont Microsystems Ltd 感光性樹脂組成物、これを用いたパターン製造法及び電子部品

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7429793B2 (en) 2005-10-05 2008-09-30 Sony Corporation Semiconductor device having an electronic circuit disposed therein
US7892887B2 (en) 2005-10-05 2011-02-22 Sony Corporation Semiconductor device and fabrication method thereof
US7981722B2 (en) 2005-10-05 2011-07-19 Sony Corporation Semiconductor device and fabrication method thereof
JP2008300560A (ja) * 2007-05-30 2008-12-11 Sony Corp 半導体装置及びその製造方法
JP2009026945A (ja) * 2007-07-19 2009-02-05 Sony Corp 半導体装置及びその製造方法
JP2009043835A (ja) * 2007-08-07 2009-02-26 Fujikura Ltd 電気回路素子およびその製造方法
JP2011129767A (ja) * 2009-12-18 2011-06-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP2010118679A (ja) * 2010-01-25 2010-05-27 Casio Computer Co Ltd 半導体装置の製造方法
JP2018085413A (ja) * 2016-11-22 2018-05-31 株式会社村田製作所 半導体装置

Also Published As

Publication number Publication date
JP4599834B2 (ja) 2010-12-15

Similar Documents

Publication Publication Date Title
US7981722B2 (en) Semiconductor device and fabrication method thereof
JP3953027B2 (ja) 半導体装置およびその製造方法
JP4790297B2 (ja) 半導体装置およびその製造方法
JP4403407B2 (ja) 半導体装置およびその製造方法
JP2005327984A (ja) 電子部品及び電子部品実装構造の製造方法
JP2007103716A (ja) 半導体装置及びその製造方法
JP4380551B2 (ja) 半導体装置およびその製造方法
JP4599834B2 (ja) 半導体装置およびその製造方法
US20080284040A1 (en) Semiconductor device and method of manufacturing same
JP5245209B2 (ja) 半導体装置及びその製造方法
JP4654598B2 (ja) 半導体装置およびその製造方法
JP4591100B2 (ja) 半導体装置およびその製造方法
JP4052237B2 (ja) 半導体装置およびその製造方法
JP2007173749A (ja) 半導体装置及びその製造方法
JP4200812B2 (ja) 半導体装置とその製造方法および電子回路装置
JP4329524B2 (ja) 半導体装置およびその製造方法
JP5098211B2 (ja) 半導体装置及びその製造方法
JP4325478B2 (ja) 半導体装置およびその製造方法
JP4894343B2 (ja) 半導体装置の製造方法
JP2007318060A (ja) 半導体装置及びその製造方法
JP2007103715A (ja) 半導体装置及びその製造方法
JP2006216769A (ja) 半導体装置およびその製造方法
JP2005340500A (ja) 半導体装置およびその製造方法
JP2007103717A (ja) 半導体装置及びその製造方法
JP2007294609A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081112

A131 Notification of reasons for refusal

Effective date: 20100608

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Effective date: 20100730

Free format text: JAPANESE INTERMEDIATE CODE: A523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Effective date: 20100831

Free format text: JAPANESE INTERMEDIATE CODE: A01

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100913

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20131008

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20131008

LAPS Cancellation because of no payment of annual fees