JP4739292B2 - イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法 - Google Patents

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Description

本発明は、イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法に関する。
現在、半導体産業の主要傾向の一つは、できるだけ半導体素子を小型化することである。小型化の要求は、特に半導体チップパッケージ産業において顕著であるが、パッケージ(package)とは、微細回路が形成された集積回路チップを実際の電子機器に実装して使用できるようにプラスチック樹脂やセラミックでシールした形態のことをいう。
従来の典型的なパッケージは、その中に内蔵される集積回路チップに比べてはるかに大きなサイズを有する。したがって、パッケージのサイズをチップと同等のサイズに縮小することがパッケージ技術者らの関心事の一つであった。
このような背景によって、最近開発された新しいパッケージ類型がチップスケールパッケージ(又はチップサイズパッケージともいう)である。その中で、特にウエハレベルチップスケールパッケージ(wafer level chip scale package)は、個別チップ単位でパッケージの組立を行う典型的なパッケージ製造方法とは異なり、ウエハのままの状態で一括してパッケージを組み立て、製造するという点に特徴がある。
半導体集積回路チップの発達は、パッケージ技術の発達につながり、高密度化、高速化、小型化及び薄型化が実現され続けている。特に、パッケージ素子の構造的側面での変遷を見れば、ピン挿入型(pin insert type or through hole mount type)から表面実装型(surface mount type)に発展し、回路基板に対する実装密度の向上が図られてきたのであり、最近では、ベアチップ(bare chip)の特性をパッケージの状態でもそのまま保持し、かつパッケージのサイズをチップと同等のサイズに縮小することができるチップサイズパッケージ(chip size package;CSP)に対する研究が盛んに進められている。
チップサイズパッケージの中で、特に、チップ表面でチップパッドを再配線(rerouting or redistribution)した後にソルダーボールを形成した類型を、ウエハレベルチップサイズパッケージ(wafer level chip scale package;WLCSP)という。前記ウエハレベルチップサイズパッケージでは、いわゆるフリップチップ(flip chip)と呼ばれる方式によりチップ(chip又はdie)が回路基板に直接実装され、チップの再配線された回路上に形成されたソルダーボールが回路基板の導電性パッドに接合される。このとき、導電性パッドにもソルダーボールが形成されているから、パッケージのソルダーボールと接合をなすこともある。
最近では、半導体チップとパッケージとでサイズの差がほとんどない程度に小さな種々のCSP(Chip Size Package)の技術が登場し始めており、この技術は、半導体の小型化、高速化、高集積化の傾向により、予想よりはるかに速く広まっている。
これと共に、個々のチップに切断されていないウエハのままの状態で全ての組立工程を終えるウエハレベルパッケージ技術が次世代CSP技術として注目されつつある。現在までの半導体組立工程は、ウエハを各々のチップに切断した後に行われているのに対し、ウエハレベルパッケージ技術では、種々のチップが接続されているウエハの状態のまま、ダイボンディング(die bonding)、ワイヤボンディング(wire bonding)、モールディング(molding)などの一連の組立工程を終えた後に、これを切断し直ちに完成品を作る。
したがって、この技術を適用する場合、現在導入されているCSP技術より全パッケージ費用をさらに一層低減することができる。
このようなウエハレベルチップスケールパッケージでは、半導体チップの活性面にソルダーボールが形成されるのが一般的であり、このような構造では、ウエハレベルチップスケールパッケージを積層したり又は電荷結合素子(CCD;Charge Coupled Device)のようなセンサパッケージ(Sensor Package)などの製作に応用したりするときに、構造的に相当な困難が生じる。
上記のウエハレベルチップスケールパッケージ技術を利用してイメージセンサのパッケージを製造した従来のパッケージされた集積回路素子が、特許文献1に開示されており、前記パッケージされた集積回路素子の構造を、図1に示す。
図1には、結晶質基材に形成されたマイクロレンズアレイ100を備える集積回路素子が示されている。
表面にマイクロレンズアレイ100の形成された基材102の下には、通常、ガラスで形成されたパッケージ層106がエポキシ104により接合されており、前記パッケージ層106のエッジに沿って電気コンタクト108が形成されている。前記電気コンタクト108は、前記パッケージ層106の下面に形成されている通常のバンプ110と接続され、前記基材102の上面に形成された導電性パッド112に電気的に接続している。
通常、ガラスで形成されたパッケージ層114とこれと関連したスペーサ要素116が、基材102上にエポキシ118などの接着剤で接合されて、マイクロレンズアレイ100とパッケージ層114との間にキャビティ120が形成されている。
前記電気コンタクト108は、前記エポキシ104及びパッケージ層106の傾斜面にメッキなどの方法により形成されている。
上述の従来の集積回路素子では、前記基材102の導電性パッド112と前記バンプ110とを電気的に接続させるために、前記電気コンタクト108が形成されているが、前記導電性パッド112と前記電気コンタクト108とが互いに接している形態に接続されることから、接続の信頼性が低く、前記集積回路素子は、複数の構造体が積層される工程を経て製作されるため、構造及び工程が複雑になるという短所がある。
また、上記のウエハレベルチップスケールパッケージ技術を利用して形成された信頼性の高いBGA(BALL GRID ARRAY)を有する従来の代表的な半導体装置が、特許文献2、特許文献3、特許文献4に記載されている。これらの半導体装置は、共通して、パッド電極との電気的な接続のために、ソルダーボールを備えるソルダーバンプが形成された構造になっており、前記ソルダーボールを形成するために工数が多く、工程が複雑になり、そのために、量産速度が遅くなり、生産性が低下するという問題点が指摘されている。
また、ソルダーボールの装着された従来のチップスケールパッケージは、パッケージの下部に複数のソルダーボールが突出形成された構造とならざるを得ないことから、ソケットタイプのカメラモジュールの製作時に行われるホットバー(HOT BAR)工程中に、別途のPCB基板又はセラミック基板上にパッケージの側面や底面を直接結合させることができないことから、パッケージの電気的な接続のための別途のコンタクトを介在されなければならないという短所がある。
韓国特許公開第2002−74158号明細書 国際公開第99/040624号パンフレット 韓国公開特許第2000−2962号明細書 韓国公開特許第2002−49940号明細書
そこで、本発明は、従来のウエハレベルチップスケールパッケージで提起されている前記諸短所と問題点を解決するためになされたものであって、その目的は、複雑なソルダーボール製造工程を省略して量産性を向上させることができ、異物不良を最小限に抑えることができ、また、パッケージの小型化及びスリム化を実現できる、イメージセンサのウエハレベルチップスケールパッケージ及びその製造方法を提供することにある。
上記の目的を達成すべく、本発明によるイメージセンサのウエハレベルチップスケールパッケージは、上面にイメージセンサ及びパッドが備えられ、両側端部に傾斜面が備えられたウエハと、前記パッドと電気的に接続されるように、前記パッド上から前記ウエハの傾斜面上にわたって形成され、その底面が前記ウエハの底面と同一平面上に形成された拡張パッドと、前記拡張パッド上に形成されて、ガラスの底面の両側部を支持し、エアキャビティとなる空間を確保できる高さを有するように形成された支持部と、前記ウエハの上部に前記エアキャビティを形成するように前記支持部上に固定されたガラスと、を含む。
ここで、他の態様は、前記拡張パッドは、前記ウエハの両側端部の傾斜面の表面に沿って均一な厚さに形成されていることを特徴とする。
また、他の態様は、前記ウエハの両側端部の傾斜面の表面に沿って均一な厚さに形成された前記拡張パッド上に、前記拡張パッドの表面の段差をなくすように形成された第2拡張パッドをさらに含むことを特徴とする。
また、他の態様は、前記拡張パッドと前記ウエハとの間に形成されたシードメタル層をさらに含むことを特徴とする。
また、他の態様は、前記ガラスが、IRフィルタガラスであることを特徴とする。
そして、上記の目的を達成すべく、本発明によるイメージセンサのウエハレベルチップスケールパッケージの製造方法は、上面にイメージセンサが備えられたウエハ上に等間隔にパッドを形成するステップと、前記パッド間のスクライブラインと対応する位置で前記ウエハの上面をエッチングすることにより段差部を形成するステップと、前記パッドと電気的に接続されるように、前記パッド上から前記ウエハの段差部上にわたって拡張パッドを形成するステップと、前記拡張パッド上にエアキャビティとなる空間を確保できる高さの支持部を形成するステップと、前記ウエハの上部に前記エアキャビティを形成するように、前記支持部の上面にガラスを取り付けるステップと、前記段差部の底面に形成された前記拡張パッドの底面が露出するように、前記ウエハの下面に薄型化処理を行うステップと、前記底面が露出した拡張パッドの中央部に沿ってダイシングを行うステップと、を含む。
ここで、他の態様は、前記段差部を、側面が傾斜面をなすように形成することを特徴とする。
また、他の態様は、前記段差部を、50μm〜200μmの範囲の深さに形成することを特徴とする。
また、他の態様は、前記段差部を形成するステップが、前記ウエハ上に前記イメージセンサ及び前記パッドを覆う第1レジスト層を形成するステップと、フォトリソグラフィ工程により前記第1レジスト層をパターニングして、前記パッド間のスクライブラインと対応する位置で前記ウエハの上面を露出させる第1レジストパターンを形成するステップと、前記第1レジストパターンをエッチングマスクとして利用して前記ウエハの上面をエッチングすることにより、前記段差部を形成するステップと、前記第1レジストパターンを除去するステップと、を含むことを特徴とする。
また、他の態様は、前記拡張パッドを形成するステップにおいて、前記拡張パッドを前記段差部の表面に沿って均一な厚さに形成することを特徴とする。
また、他の態様は、前記段差部の表面に沿って形成された前記拡張パッド上に、前記拡張パッドの表面の段差をなくす第2拡張パッドを形成するステップをさらに含むことを特徴とする。
また、他の態様は、前記拡張パッドを形成するステップが、前記段差部の形成された前記ウエハの全面にシードメタル層を形成するステップと、前記シードメタル層上に第2レジスト層を形成するステップと、フォトリソグラフィ工程により前記第2レジスト層をパターニングして、前記パッド間のイメージセンサ部分を覆い、前記パッド上から前記ウエハの段差部上にわたる部分を露出させる第2レジストパターンを形成するステップと、前記第2レジストパターンから露出した前記パッド上から前記ウエハの段差部上にわたる部分に前記拡張パッドを形成するステップと、前記第2レジストパターン及びその下部に形成されているシードメタル層部分を除去するステップと、を含むことを特徴とする。
本発明によるイメージセンサのウエハレベルチップスケールパッケージは、イメージセンサ及びパッドが備えられたウエハの両側端部の傾斜面上に前記パッドと電気的に接続され、その底面が前記ウエハの底面と同一平面上に形成された拡張パッドを形成することによって、カメラモジュールにパッケージを結合する際に別途のPCB基板やセラミック基板を用いなくても直接装着が可能であることによって、モジュールの占有空間を減らして製品の小型化を図ることができ、種々の基板の製造費用を低減して、製品の単価を低減させることができるという長所がある。
また、本発明は、その底面がウエハの底面と同一平面をなして露出している前記拡張パッドがソルダーボールの機能を代替することから、ソルダーボール及びソルダーボールと導電ラインを形成するための再分配線の形成工程が省略されることによって、パッケージを製造するための工程が画期的に簡素化され、これによって製造時間が短縮され、かつ、量産性が向上するという利点がある。
また、本発明に係るイメージセンサのウエハレベルチップスケールパッケージは、ウエハの状態でガラスが直接取り付けられることから、異質物による不良を最小限に抑えることができるという作用効果も期待することができる。
本発明のイメージセンサのウエハレベルチップスケールパッケージ及びその製造方法の上記の目的に対する技術的構成およびその作用効果は、本発明の好ましい実施形態が示された図面を参照した下記の詳細な説明によって明確に理解できるはずである。
<第1の実施形態>
まず、図2を参照して、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージについて詳細に説明する。
図2は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの断面図である。
図2に示すように、本発明の第1の実施形態によるイメージセンサのウエハレベルチップスケールパッケージは、上面にイメージセンサ11及びパッド12が備えられ、両側端部に傾斜面の備えられたウエハ10、前記パッド12と電気的に接続されるように前記パッド12上から前記ウエハ10の傾斜面上にわたって形成され、その底面が前記ウエハ10の底面と同一平面上に形成されている拡張パッド17、前記拡張パッド17上に形成され、ガラス20の底面の両側部を支持して、エアキャビティ18となる空間を確保できる高さを有するように形成された支持部19、及び前記ウエハ10の上部にエアキャビティ18を形成するように前記支持部19上に固定されたガラス20を含んで構成される。
前記ウエハ10は、通常のシリコンから作られ、上面の中央部にイメージセンサ(マイクロレンズ)11が形成され、前記イメージセンサ11の両側に一対のパッド12が形成されている。前記パッド12上には、その上部に取り付けられるガラス20の底面の両側部を支持する支持部19が形成されている。
前記支持部19は、イメージセンサ11の上面とガラス20の底面との間に、エアキャビティ18となる空間を確保するための適切な高さを有するように、感光性樹脂を使用したフォトリソグラフィ工程によって形成することができる。
前記ガラス20は、前記支持部19上に塗布された接着剤(図示せず)によって取り付けることができる。前記接着剤としては、硬化時に発生するアウトガス(out gassing)の少ない樹脂が使用され、例えばUV硬化型の接着剤、エポキシ系接着剤又はシリコン系接着剤が適している。
また前記接着剤は、前記ガラス20を取り付けたときに、前記接着剤が前記エアキャビティ18の空間部、すなわち前記イメージセンサ11側に流入しないようにしなければならないので、前記支持部19の上部に適正量の接着剤を塗布することが重要である。
前記ガラス20としては、赤外線を遮断するために、IRフィルタガラスを使用することも可能である。
一方、前記パッド12の外側に位置する前記ウエハ10の両側端部は、エッチング工程によりエッチングされて傾斜面を備えらており、前記パッド12上から前記ウエハ10の傾斜面上にわたる部分には、前記パッド12と電気的に接続した拡張パッド17が形成されている。このとき、前記拡張パッド17の底面は、前記ウエハ10の底面と同一平面上に形成されている。
前記拡張パッド17は、メタルメッキ工程によって形成することができ、実質的なメッキ工程の特性を考慮すると、前記ウエハ10の両側端部の傾斜面の表面に沿って均一な厚さに形成することができる。ここで、前記拡張パッド17と前記ウエハ10との間には、前記拡張パッド17を形成するためのメタルメッキ時に、シードとして機能するシードメタル層15がさらに形成されていることが好ましい。
前記拡張パッド17は、上述のように、前記パッド12上から前記ウエハ10の両側端部の傾斜面上にわたって形成され、その底面が前記ウエハ10の底面と同一平面上に形成されることによって、前記パッド12と電気的に接続された配線を形成している。
このとき、その底面が前記ウエハ10の底面と同一平面上に形成された前記拡張パッド17は、ウエハ10の底面に、前記パッド12との導電ラインを形成しており、その底面に当接して装着される電気的結合体と、互いの当接面上において直接接触可能な構造となっている。それによって、パッケージを、ソケットタイプのカメラモジュールに拡張パッド17の底面が直接接触するように装着する構成として、パッケージを装着した時に拡張パッド17がカメラモジュールと電気的に接続されるようにすることができる。
すなわち、上述の従来のソルダーボール形態のバンプが突出形成されたチップスケールパッケージは、ソケットタイプのカメラモジュールとの結合時に別途のPCB基板やセラミック基板を利用しなければ側面及び底面の結合ができないのに対し、本発明に係るチップスケールパッケージは、拡張パッド17の底面がウエハ10の底面と同一平面を形成していることによって、直接ソケットタイプカメラモジュールに結合させることができ、それによって、カメラモジュール製作時の工程が短縮され、また、組立部品が減少するため、生産単価が低減される。
以下、このような本発明の第1の実施形態によるイメージセンサのウエハレベルチップスケールパッケージの詳細な製造方法を、図3−a〜図10に基づき、主な工程ステップ別に区分して説明する。
図3−a〜図10は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの製造方法を説明するために製造工程を順次示した断面図である。
まず、図3−a及び図3−bは、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第1レジストパターンの形成ステップを示す断面図である。
図3−aに示すように、上面にイメージセンサ11が備えられたウエハ10を形成し、このウエハ10には、前記イメージセンサ11の両側部のスクライブライン(scribe line)を中心に、その両側部にパッド12が等間隔に備えられる。このとき、前記スクライブラインは、後述の最終工程中のダイシングステップにおいてダイシングラインとして用いられる。
そして、次の工程で、前記イメージセンサ11及びパッド12の形成されたウエハ10上に、前記イメージセンサ11及び前記パッド12を覆う第1レジスト層13を形成する。前記第1レジスト層13は、次の工程のエッチングステップにおいてウェットエッチングを行う時にエッチングマスクとして使用するためのもので、これは、LPCVD(低圧化学蒸着)装置を利用して、Si膜として形成することができる。
その後、図3−bに示すように、フォトリソグラフィ工程により前記第1レジスト層13をパターニングし、前記パッド12間のスクライブラインと対応する位置で前記ウエハ10の上面を露出させる第1レジストパターン13aを形成する。
次に、図4−a及び図4−bは、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウェットエッチングステップを示す断面図である。
図4−aに示すように、前記第1レジストパターン13aをエッチングマスクとして利用して、前記ウエハ10の上面をエッチングして段差部14を形成する。
前記ウエハ10のエッチング時に、前記第1レジストパターン13aのない部分に対してウェットエッチングが行われ、エッチング液の条件及びエッチング時間を調節することによって、図4−aに示すように台形状の段差部14が形成されるようにする。このとき、前記ウエハ10が台形にエッチングされるので、前記段差部14の側面は、傾斜面となる。
前記ウエハ10のエッチング深さ、すなわち前記段差部14の深さは、略50μm〜200μmの範囲であることが好ましい。ここで、前記ウエハ10のエッチング工程により形成される前記段差部14の深さは、後述の拡張パッド17が形成される空間を形成するとともに、本発明によるチップスケールパッケージの拡張パッド17を露出させるためのウエハ10の薄型化処理を経た最終的なウエハ10の厚さを決定することになるが、この深さが50μmより小さいと、前記薄型化処理を行うのに困難を伴う場合があり、深さを200μmより大きくすると、本発明で得ようとするパッケージのスリム化効果を得るのが困難であるので、段差部14の深さを上記の範囲の大きさにすることが好ましい。
このとき、前記ウェットエッチングのエッチング液としては、70℃〜90℃の範囲の40%水酸化カリウム(KOH)が使用されるが、このようなウエハ10のエッチングでは、ウエハの外形及び種類によってその条件を変更することができる。
参考までに述べると、前記ウエハ10のエッチング特性は、ウエハの素材とエッチング液の種類、濃度及び温度条件などによって決定され、前記エッチング液の種類、濃度及び温度条件によってエッチングの速度を速く又は遅く調節できる。
シリコンウエハの場合、単結晶と多結晶シリコンのいずれでも一般に硝酸(HNO)とフッ化水素(6HF)との混合物でウェットエッチングが行われ、シリコン配向(キメの方向)に依存するエッチング特性を発現するエッチング液もある。その例として、水酸化カリウムとイソプロフィルアルコールの混合物がこれに該当する。
一方、本実施形態では、前記ウエハ10のエッチングを、上記のようなウェットエッチング方式により行ったが、ドライエッチング方式により行っても良い。
前記ウエハ10のエッチングが完了したら、図4−bに示すように、前記ウエハ10のエッチング時にエッチングマスクとして機能した前記第1レジストパターン13aをエッチングして除去する。前記第1レジストパターン13aは、RIE(reactive ion etching)によるドライエッチング方式などにより除去することができる。
次に、図5は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのシードメタル層の形成ステップを示す断面図である。
図5に示すように、前記段差部14の形成された前記ウエハ10の全面にシード(seed)メタル層15を形成する。前記シードメタル層15は、後続の拡張パッド17の形成ステップにおいて、メタルメッキ工程を行うためのシードとして機能するものである。
次に、図6−a及び図6−bは、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第2レジストパターンの形成ステップを示す断面図であって、図6−aに示すように、前記シードメタル層15上に第2レジスト層16を形成する。前記第2レジスト層16は、次の工程の拡張パッド17の形成ステップにおいて拡張パッド17が形成される領域を限定し、この領域を除いた残りの領域を保護するためのもので、これは、第1レジスト層13と同様に、LPCVD(低圧化学蒸着)装置を利用してSi膜として形成することができる。
その後、図6−bに示すように、フォトリソグラフィ工程により前記第2レジスト層16をパターニングして、前記パッド12間のイメージセンサ11の部分を覆い、前記パッド12上から前記ウエハ10の段差部14上にわたる部分を露出させる第2レジストパターン16aを形成する。
次に、図7−a及び図7−bは、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッド17の形成ステップを示す断面図である。
図7−aに示すように、前記第2レジストパターン16aから露出した前記パッド12上から前記ウエハ10の段差部14上にわたる部分に拡張パッド17を形成する。前記拡張パッド17は、前記シードメタル層15をシードとして利用したメタルメッキ工程により形成することができ、これは、前記パッド12上から段差部14上にわたって形成され、前記パッド12と電気的に接続される。
このとき、前記メタルメッキ工程により形成される前記拡張パッド17は、実質的なメッキ工程の特性を考慮すると、前記段差部14の表面に沿って均一な厚さに形成することができる。
前記拡張パッド17を形成するためのメタルメッキ工程が完了したら、図7−bに示すように、前記第2レジストパターン16a及びその下部に形成されているシードメタル層15の部分を除去する。前記第2レジストパターン16aは、RIE(reactive ion etching)によるドライエッチング方式などにより除去することができる。
次に、図8は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのガラス20の取り付けステップを示す断面図であって、図8に示すように、前記拡張パッド17上にエアキャビティ18となる空間を確保できる高さの支持部19を形成する。
前記支持部19は、感光性樹脂を塗布した後にフォトリソグラフィ工程によって所定の高さとパターンを有するように形成できる。
前記支持部19のパターン形成方法としては、感光性樹脂をコーティングしてパターンのみを形成して、その上に接着剤を塗布する方式と、BCB(Benzo Cyclo Butene)などのような樹脂で別途の接着剤なしにパターンが形成されるようにする方式を採用することができる。
前記支持部19の形成が完了したら、前記支持部19の上面に接着剤を塗布した後、前記ウエハ10の上部にエアキャビティ18を形成するように前記支持部19の上面にガラス20を取り付ける。
次に、図9は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウエハ薄型化(thining)ステップを示す断面図である。
図9に示すように、前記段差部14の底面に形成された前記拡張パッド17の底面が露出するように、前記ウエハ10の下面に薄型化処理を行う。
一般に、前記薄型化処理を経る前のウエハ10は、約700μmの厚さに形成されているが、前記薄型化処理が完了すると、その厚さは、約50μm〜200μmの範囲の厚さまで薄くされる。
このようなウエハ10の薄型化処理は、本発明に係るチップスケールパッケージのスリム化を図るためのものであり、同時に前記パッド12と電気的に接続した前記拡張パッド17の底面が露出するようにすることによって、カメラモジュールにパッケージを結合する際に別途のPCB基板やセラミック基板を用いなくても直接装着が可能となるようにするためのものである。このようにすれば、モジュールの占有空間を減らして製品の小型化、スリム化を図ることができ、種々の基板の製造費用を低減して、製品の単価を低減させることができるという利点が得られる。
また、本発明は、上記のように、底面が露出している拡張パッド17がソルダーボールの機能を代替することから、ソルダーボール及びソルダーボールへの導電ラインを形成するための再分配線の形成工程が省略されることによって、パッケージを製造するための工程が画期的に簡素化され、これによって製造時間が短縮され、かつ、量産性が向上するという利点が得られる。
また、本発明に係るイメージセンサのウエハレベルチップスケールパッケージでは、ウエハの状態でガラスが直接取り付けられることから、異質物による不良を最小限に抑えることができるという作用効果も期待することができる。
最後に、図10は、本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのダイシングステップを示す断面図である。
図10に示すように、ウエハの状態のまま完成されたパッケージを前記底面が露出した拡張パッド17の中央部、すなわち各パッド12間のスクライブラインをダイシングラインとして、それぞれのパッケージに切断する。これにより、ウエハ10の両側端部の傾斜面上に形成され、その底面が前記ウエハ10の底面と同一平面上に形成され、前記ウエハ10の上面のパッド12との導電ラインを形成する拡張パッド17を有するウエハレベルチップスケールパッケージの製作が完了する。
<第2の実施形態>
図11を参照して、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージについて詳細に説明する。但し、第2の実施形態の構成の内、第1の実施形態と同様の部分に対する説明は省略し、第2の実施形態で変わっている構成についてのみ詳説する。
図11は、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの断面図である。
図11に示すように、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージは、第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージとほとんどの構成が同一であり、但し、ウエハ10の両側端部の傾斜面の表面に沿って均一な厚さに形成された前記拡張パッド17上に、前記拡張パッド17の表面の段差をなくすように形成された第2拡張パッド17aをさらに含むという点のみが第1の実施形態と異なる。
すなわち、第1の実施形態では、拡張パッド17がメッキ工程によりウエハ10の両側端部の傾斜面の表面に沿って均一に形成されており、この拡張パッド17の表面も、前記傾斜面と同じ段差を有しているが、本発明の第2の実施形態では、このような拡張パッド17の表面の段差をなくすようにメタルメッキ工程をさらに行って、第2拡張パッド17aをさらに形成するものである。
このような本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージによれば、上述の本発明の第1の実施形態と同様の作用及び効果を得ることができる。
以下、図12〜図15を参照して、本発明の第2の実施形態によるイメージセンサのウエハレベルチップスケールパッケージの製造工程を主なステップごとに区分して説明する。
図12−a〜図15は、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの製造方法を説明するために製造工程を順次示した断面図であり、以下、上述の実施形態と重複する内容、すなわちウエハ10上に第1レジストパターン13を形成するステップ(図3−a参照)から段差部14の表面に沿って均一な厚さに拡張パッド17を形成するステップ(図7−a参照)についての工程の説明は省略することとする。
まず、図12−a及び図12−bは、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッドの形成ステップを示す断面図である。
図7−aに示すように、メタルメッキ工程により段差部14の表面に沿って均一な厚さに拡張パッド17を形成した後、図12−aに示すように、前記段差部14の表面に沿って形成された前記拡張パッド17上に、前記拡張パッド17の表面の段差をなくす第2拡張パッド17aを形成する。前記第2拡張パッド17aは、追加のメタルメッキ工程により形成することができる。
前記第2拡張パッド17aを形成するための追加のメタルメッキ工程が完了したら、図12−bに示すように、前記第2レジストパターン16a及びその下部に形成されているシードメタル層15の部分を除去する。
次に、図13は、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのガラス20の取り付けステップを示す断面図であって、図13に示すように、前記第2拡張パッド17aを含む前記拡張パッド17上に、エアキャビティ18となる空間を確保できる高さの支持部19を形成する。
前記支持部19の形成が完了したら、前記支持部19の上面に接着剤を塗布した後、前記ウエハ10の上部にエアキャビティ18が形成されるように前記支持部19の上面にガラス20を取り付ける。
次に、図14は、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウエハ薄型化ステップを示す断面図であって、図14に示すように、前記段差部14の底面に形成された前記拡張パッド17の底面が露出するように、前記ウエハ10の下面に薄型化処理を行う。
最後に、図15は、本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのダイシングステップを示す断面図である。
図15に示すように、ウエハの状態のまま完成されたパッケージを前記底面が露出した拡張パッド17の中央部、すなわち各パッド12間のスクライブラインをダイシングラインとしてそれぞれのパッケージに切断する。
上述した本発明の好ましい実施形態は、例示の目的のために開示しているものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、本発明の範囲に属するものである。
従来の内部キャビティを有する結晶質基材素子の断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第1レジストパターンの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第1レジストパターンの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウェットエッチングステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウェットエッチングステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのシードメタル層の形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第2レジストパターンの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための第2レジストパターンの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッドの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッドの形成ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのガラスの取り付けステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウエハ薄型化ステップを示す断面図である。 本発明の第1の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのダイシングステップを示す断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージの断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッドの形成ステップを示す断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するための拡張パッドの形成ステップを示す断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのガラスの取り付けステップを示す断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのウエハ薄型化ステップを示す断面図である。 本発明の第2の実施形態に係るイメージセンサのウエハレベルチップスケールパッケージを製造するためのダイシングステップを示す断面図である。
符号の説明
10 ウエハ
11 イメージセンサ
12 パッド
13 第1レジスト層
13a 第1レジストパターン
14 段差部
15 シードメタル層
16 第2レジスト層
16a 第2レジストパターン
17、17a 拡張パッド
18 エアキャビティ
19 支持部
20 ガラス

Claims (11)

  1. 上面にイメージセンサ及びパッドが備えられ、両側端部に傾斜面が備えられたウエハと、
    前記パッドと電気的に接続されるように、前記パッド上から前記ウエハの傾斜面上にわたって形成され、その底面が前記ウエハの底面と同一平面上に形成された拡張パッドと、
    前記拡張パッド上に形成されて、ガラスの底面の両側部を支持し、エアキャビティとなる空間を確保できる高さを有するように形成された支持部と、
    前記ウエハの上部に前記エアキャビティを形成するように前記支持部上に固定されたガラスと、を含むイメージセンサのウエハレベルチップスケールパッケージ。
  2. 前記拡張パッドは、前記ウエハの両側端部の傾斜面の表面に沿って均一な厚さに形成されていることを特徴とする請求項1に記載のイメージセンサのウエハレベルチップスケールパッケージ。
  3. 前記ウエハの両側端部の傾斜面の表面に沿って均一な厚さに形成された前記拡張パッド上に、前記拡張パッドの表面の段差をなくすように形成された第2拡張パッドをさらに含むことを特徴とする請求項1または2に記載のイメージセンサのウエハレベルチップスケールパッケージ。
  4. 前記拡張パッドと前記ウエハとの間に形成されたシードメタル層をさらに含むことを特徴とする請求項1から3のいずれか1項に記載のイメージセンサのウエハレベルチップスケールパッケージ。
  5. 前記ガラスは、IRフィルタガラスであることを特徴とする請求項1から4のいずれか1項に記載のイメージセンサのウエハレベルチップスケールパッケージ。
  6. 上面にイメージセンサが備えられたウエハ上に等間隔にパッドを形成するステップと、
    前記パッド間のスクライブラインと対応する位置で前記ウエハの上面をエッチングして、該ウエハの上面に、側面が傾斜面をなす凹な形状の段差部を形成するステップと、
    前記パッドと電気的に接続されるように、前記パッド上から前記ウエハの段差部上にわたる部分に拡張パッドを形成するステップと、
    前記拡張パッド上にエアキャビティとなる空間を確保できる高さの支持部を形成するステップと、
    前記ウエハの上部に前記エアキャビティを形成するように、前記支持部の上面にガラスを取り付けるステップと、
    前記段差部の底面に形成された前記拡張パッドの底面が露出するように、前記ウエハの下面に薄型化処理を行うステップと、
    前記底面が露出した拡張パッドの中央部に沿ってダイシングを行うステップと、を含むイメージセンサのウエハレベルチップスケールパッケージの製造方法。
  7. 前記段差部を、50μm〜200μmの範囲の深さに形成することを特徴とする請求項に記載のイメージセンサのウエハレベルチップスケールパッケージの製造方法。
  8. 前記段差部を形成するステップは、
    前記ウエハ上に前記イメージセンサ及び前記パッドを覆う第1レジスト層を形成するステップと、
    フォトリソグラフィ工程により前記第1レジスト層をパターニングして、前記パッド間のスクライブラインと対応する位置で前記ウエハの上面を露出させる第1レジストパターンを形成するステップと、
    前記第1レジストパターンをエッチングマスクとして利用して前記ウエハの上面をエッチングすることにより、前記段差部を形成するステップと、
    前記第1レジストパターンを除去するステップと、を含むことを特徴とする請求項6または7に記載のイメージセンサのウエハレベルチップスケールパッケージの製造方法。
  9. 前記拡張パッドを形成するステップで、
    前記拡張パッドを、前記段差部の表面に沿って均一な厚さに形成することを特徴とする請求項6からのいずれか1項に記載のイメージセンサのウエハレベルチップスケールパッケージの製造方法。
  10. 前記段差部の表面に沿って形成された前記拡張パッド上に、前記拡張パッドの表面の段差をなくす第2拡張パッドを形成するステップをさらに含むことを特徴とする請求項6からのいずれか1項に記載のイメージセンサのウエハレベルチップスケールパッケージの製造方法。
  11. 前記拡張パッドを形成するステップは、
    前記段差部の形成された前記ウエハの全面にシードメタル層を形成するステップと、
    前記シードメタル層上に第2レジスト層を形成するステップと、
    フォトリソグラフィ工程により前記第2レジスト層をパターニングして、前記パッド間のイメージセンサ部分を覆い、前記パッド上から前記ウエハの段差部上にわたる部分を露出させる第2レジストパターンを形成するステップと、
    前記第2レジストパターンから露出した前記パッド上から前記ウエハの段差部上にわたる部分に前記拡張パッドを形成するステップと、
    前記第2レジストパターン及びその下部に形成されている前記シードメタル層の部分を除去するステップと、を含むことを特徴とする請求項6から10のいずれか1項に記載のイメージセンサのウエハレベルチップスケールパッケージの製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8772136B2 (en) * 2012-05-30 2014-07-08 United Microelectronics Corporation Method for fabricating semiconductor device
TWI529893B (zh) * 2012-09-01 2016-04-11 萬國半導體股份有限公司 帶有底部金屬基座的半導體器件及其製備方法
US9525002B2 (en) * 2015-01-05 2016-12-20 Stmicroelectronics Pte Ltd Image sensor device with sensing surface cavity and related methods
JPWO2017010063A1 (ja) * 2015-07-10 2018-07-12 凸版印刷株式会社 配線基板及びその製造方法
JP6851773B2 (ja) 2016-10-31 2021-03-31 キヤノン株式会社 半導体装置
WO2020098211A1 (zh) * 2018-11-12 2020-05-22 通富微电子股份有限公司 一种半导体芯片封装方法及半导体封装器件
WO2020098214A1 (zh) * 2018-11-12 2020-05-22 通富微电子股份有限公司 一种半导体芯片封装方法及半导体封装器件
KR102203649B1 (ko) * 2019-09-10 2021-01-15 (주)라이타이저 서브 픽셀 csp, 서브 픽셀 csp의 제조 방법, 디스플레이 장치의 제조 방법 및 그 방법에 의해 제조되는 디스플레이 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100244580B1 (ko) 1997-06-24 2000-02-15 윤종용 금속 범프를 갖는 회로 기판의 제조 방법 및 그를 이용한 반도체 칩 패키지의 제조 방법
KR100354114B1 (ko) * 2000-11-15 2002-10-05 삼성테크윈 주식회사 씨모스 이미지 센서용 패키지와 그 제조 방법
JP2002198463A (ja) * 2000-12-26 2002-07-12 Canon Inc チップサイズパッケージおよびその製造方法
JP2002329850A (ja) 2001-05-01 2002-11-15 Canon Inc チップサイズパッケージおよびその製造方法
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US7399683B2 (en) * 2002-06-18 2008-07-15 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI227550B (en) * 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US6841874B1 (en) 2002-11-01 2005-01-11 Amkor Technology, Inc. Wafer-level chip-scale package
JP2004165191A (ja) * 2002-11-08 2004-06-10 Oki Electric Ind Co Ltd 半導体装置、半導体装置の製造方法及びカメラシステム
JP4093018B2 (ja) * 2002-11-08 2008-05-28 沖電気工業株式会社 半導体装置及びその製造方法
US6696738B1 (en) * 2002-11-12 2004-02-24 Kingpak Technology Inc. Miniaturized image sensor
JP2004214588A (ja) * 2002-11-15 2004-07-29 Sanyo Electric Co Ltd 半導体装置の製造方法
US6747261B1 (en) * 2003-01-09 2004-06-08 Kingpak Technology Inc. Image sensor having shortened wires
TWI226090B (en) * 2003-09-26 2005-01-01 Advanced Semiconductor Eng Transparent packaging in wafer level
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
JP4198072B2 (ja) * 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
KR100652955B1 (ko) * 2005-01-14 2006-12-01 삼성전자주식회사 이미지 센서 패키지 제조방법
US7378724B2 (en) * 2005-03-24 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Cavity structure for semiconductor structures
TW200641969A (en) * 2005-05-27 2006-12-01 Siliconware Precision Industries Co Ltd Sensor type semiconductor device and method for fabricating thereof
KR100752713B1 (ko) * 2005-10-10 2007-08-29 삼성전기주식회사 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법

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