JP6851773B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置のパッケージング技術の一つにＷＬＣＳＰ（Wafer Level Chip Size Package）がある。ＷＬＣＳＰとは、複数の半導体装置をウエハに一括形成した状態のままパッケージの組立工程を行い、その後、半導体装置ごとに個片化する技術である。
ＷＬＣＳＰでは、信頼性の向上及び半導体装置の小型化を図るために貫通電極構造が採用されることがある。特許文献１には、基板の表面と裏面の電極を接続する貫通電極を有するパッケージ構造が開示されている。パッケージ内の固体撮像素子からの信号は、貫通電極を介してパッケージの外部に出力される。
特開２００９−２０６２５３号公報
ＷＬＣＳＰのパッケージ構造を有する半導体装置の製造において、個片化後に電気特性を検査することがある。この検査工程において半導体装置の不良が生じる可能性があることを本願発明者は見出した。
そこで、本発明は、不良の発生を低減することができる半導体装置を提供することを目的とする。
本発明の一実施形態に係る半導体装置は、第１の主面、第２の主面、内側側面及び外側側面を有する第１の基板であって、前記内側側面は前記第１の基板に設けられた貫通孔を囲い、前記外側側面は前記第１の基板の少なくとも一部を囲う、第１の基板と、前記第１の主面に形成された半導体素子と、前記第１の主面に形成され、前記半導体素子と前記第１の主面において接続された第１の電極と、前記第２の主面に形成された第２の電極と、前記第１の基板を貫通するように形成された前記貫通孔の中に設けられ、前記第１の電極と前記第２の電極とを接続する貫通電極と、前記第１の主面と向かい合うように前記第１の基板と接合された第２の基板と、前記第１の基板の前記外側側面に形成され、前記第２の電極と接続された第３の電極と、を有し、前記第１の電極は、前記第１の基板の前記外側側面に延在しており、前記第３の電極は、前記第１の基板の前記外側側面において前記第１の電極と直接接続されており、かつ、前記第１の電極及び前記貫通電極を介して前記第２の電極と電気的に接続されていることを特徴とする。
また、本発明の他の一実施形態に係る半導体装置は、第１の主面、第２の主面、内側側面及び外側側面を有する第１の基板であって、前記内側側面は前記第１の基板に設けられた貫通孔を囲い、前記外側側面は前記第１の基板の少なくとも一部を囲う、第１の基板と、前記第１の主面に形成された半導体素子と、前記第１の主面に形成され、前記半導体素子と前記第１の主面において接続された第１の電極と、前記第２の主面に形成された第２の電極と、前記第１の基板を貫通するように形成された前記貫通孔の中に設けられ、前記第１の電極と前記第２の電極とを接続する貫通電極と、前記第１の主面と向かい合うように前記第１の基板と接合された第２の基板と、前記第１の基板の前記外側側面に形成され、前記第２の電極と接続された第３の電極と、を有し、前記第１の電極は、前記第１の基板の前記外側側面に延在しており、前記第３の電極は、前記第１の電極及び前記第２の電極の双方と直接接続されていることを特徴とする。
本発明によれば、不良の発生を低減することができる半導体装置を提供することができる。
本発明の第１の実施形態に係る半導体装置の断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体装置の電気特性の検査工程を説明するための断面図である。 比較例に係る半導体装置の電気特性の検査工程を説明するための断面図である。 本発明の第２の実施形態に係る半導体装置の断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。 本発明の第３の実施形態に係る半導体装置の断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
以下、添付図面を参照しながら本発明の好適な実施形態について説明する。各図において、同一の部材又は同一の構成要素には同一の参照番号が付されている。また、以下の各実施形態において、重複する説明を省略又は簡略化することがある。
本明細書においてある要素が他の要素に「接続」されていると言及されている場合には、これらの要素が間に他の要素を介在せずに導通されている構成と、これらの要素が間に更に他の要素を介在して導通されている構成の両方を含み得る。これに対し、ある要素が他の要素に「直接接続」されていると言及されている場合には、これらの要素同士が間に他の要素を介在せずに導通されている構成を意味する。ただし、要素同士がコンタクト層、アンダーバンプメタル等の接合、拡散防止等のために必要な層のみを介して接続されている場合は「直接接続」に含まれるものとする。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の固体撮像装置である。半導体装置１００は、第１の基板である半導体基板１０１と第２の基板である支持基板１０３とが接着部材１０２により接合されたＷＬＣＳＰの構造を有している。半導体装置１００は、複数個をウエハにまとめて形成し、パッケージングの完了後に個片化する工法により製造される。図１には個片化後の状態の半導体装置１００の断面が示されている。
半導体基板１０１は、図１において上側の面である第１の主面（以下、表面（おもて面）と呼ぶ）に形成された表面電極１０６（第１の電極）及び半導体素子１０５を有する。半導体素子１０５は、例えば、フォトダイオード、トランジスタ等を含む固体撮像素子である。半導体素子１０５と表面電極１０６は、半導体基板１０１の表面上において不図示の配線により接続されている。なお、半導体基板１０１の表面上には、更に不図示の絶縁膜、配線層等が形成されている。支持基板１０３は、半導体基板１０１の表面と向かい合うように接合されている。
半導体基板１０１は、更に、図１において下側の面である第２の主面（以下、裏面と呼ぶ）に形成された裏面電極１１３（第２の電極）を有する。表面電極１０６と裏面電極１１３は半導体基板１０１を貫通する貫通孔１０７に形成された貫通電極１１４によって接続されている。接着部材１０２は、半導体基板１０１の主面に対して垂直な方向からの上面視において、半導体素子１０５を枠状に囲うように、かつ、貫通孔１０７を覆うように形成されている。半導体基板１０１、接着部材１０２及び支持基板１０３に囲まれた領域は、キャビティ１０４を画成している。半導体素子１０５は、上面視において、キャビティ１０４の内側に形成されている。
裏面電極１１３は、半導体基板１０１の裏面に複数個形成されており、その少なくとも一部が、上面視において、キャビティ１０４と重なる領域に形成されている。裏面電極１１３は、半導体基板１０１の裏面に形成された導電体層１０９、１１０を含む再配線層に直接接続されている。再配線層の一部は、半導体基板１０１の裏面から側面に延在しており、側面電極１１２（第３の電極）を構成する。言い換えると、側面電極１１２は、半導体基板１０１の側面から裏面に延在し、裏面電極１１３と直接接続されている。裏面電極１１３は、はんだ等により形成された外部の素子との接続用の端子である。複数の裏面電極１１３は、例えば、グリッド状に配列されており、ボールグリッドアレイの外部端子構造を構成している。側面電極１１２は、電気特性の測定用の端子であり、プローブを接触させることにより、半導体装置１００の電気特性の測定が可能となるように構成されている。
図２（ａ）乃至図２（ｈ）は、本発明の第１の実施形態に係る半導体装置１００の製造方法の一例を示す断面図である。図２（ａ）乃至図２（ｈ）には、個片化時にダイシング等の工程により除去されるスクライブ領域１１５と、個片化後に半導体装置１００となる機能領域１１６との境界の近傍の断面構造が示されている。
図２（ａ）は、半導体基板１０１と、支持基板１０３とが接着部材１０２により接合された積層基板を準備する工程を示す図である。半導体基板１０１は、表面に半導体素子１０５と、絶縁膜１１７と、表面電極１０６とを有する。接着部材１０２は、上面視において、半導体素子１０５を枠状に囲うように半導体基板１０１の表面に形成される。
半導体基板１０１には、典型的にはシリコン基板が用いられ得るが、化合物半導体基板等のその他の材料の基板であってもよい。接着部材１０２には、エポキシ樹脂、アクリル樹脂、シリコーン樹脂等が用いられ得る。支持基板１０３には、シリコン基板、ガラス基板、金属基板、樹脂基板等が用いられ得る。
半導体素子１０５が固体撮像素子である場合の好適な材料について説明する。接着部材１０２は、不要な入射光を吸収させるため、遮光性のある黒色の樹脂であることが好ましい。また、接着部材１０２は、耐湿性を向上させるため、エポキシ樹脂であることが好ましい。支持基板１０３は、石英ガラス等のガラス、水晶、プラスチック等の光透過性を有する基板であることが好ましい。更に、固体撮像素子を形成するために、半導体基板１０１がシリコン基板である場合には、支持基板１０３は、線膨張係数の違いにより生じる熱応力の影響を低減するため、線膨張係数がシリコンに近い組成のガラスであることがより好ましい。
図２（ｂ）は、半導体基板１０１を薄化する工程を示す図である。半導体基板１０１の裏面を研磨等することにより、半導体基板１０１の厚さは、典型的には、数十ミクロンから百数十ミクロンの範囲にまで薄化される。薄化する工程には、裏面研磨装置、プラズマエッチング装置、ウエットエッチング装置、ＣＭＰ（Chemical Mechanical Polishing）装置、ドライポリッシング装置等が用いられ得る。また、これらの装置を複数個併用して薄化を行ってもよい。
図２（ｃ）は、薄化した半導体基板１０１に貫通孔１０７ａ、１０７ｂを形成する工程を示す図である。貫通孔１０７ａ、１０７ｂの形成には、例えば、ＲＩＥ（Reactive Ion Etching）装置が用いられ得る。貫通孔１０７ａは、機能領域１１６に形成されており、半導体基板１０１の裏面から表面電極１０６に至る孔である。貫通孔１０７ｂは、機能領域１１６とスクライブ領域１１５にまたがって形成されており、半導体基板１０１の裏面から絶縁膜１１７に至る孔である。ＲＩＥのプロセスにはいわゆるボッシュプロセスを用いてもよく、その他のプロセスを用いてもよい。また、貫通孔１０７ａ、１０７ｂの形成に用いるプロセスは、ＲＩＥ以外のプロセス、例えば、異方性ウエットエッチング、レーザードリリングであってもよく、これらを複数個併用したものであってもよい。
図２（ｄ）は、半導体基板１０１の裏面、貫通孔１０７ａの側面及び貫通孔１０７ｂの側面及び底面に絶縁層１０８を形成する工程を示す図である。半導体基板１０１の裏面側にプラズマＣＶＤ（Chemical Vapor deposition）法を用いて絶縁膜を成膜し、その後、貫通孔１０７ａの底面の絶縁膜を除去することにより絶縁層１０８が形成される。絶縁膜の除去は、例えば、レジスト塗布、露光、現像及びエッチングを含む一連の工程により行われ得る。
図２（ｅ）は、バリアメタル及びシードメタルの積層膜を含む導電体層１０９を形成する工程及びシードメタルを種にして銅の電解めっきを行うことにより、導電体層１１０を形成する工程を示す図である。バリアメタルには、例えば、チタンが用いられ得る。シードメタルには、例えば、銅が用いられ得る。他の例として、バリアメタルには、窒化チタン、タンタル又は窒化タンタルが用いられ得る。また、他の例として、シードメタルには、ルテニウムが用いられ得る。これらの工程により、半導体基板１０１の裏面に導電体層１０９、１１０を含む再配線層が形成される。この再配線層は貫通孔１０７ａの内部、貫通孔１０７ｂの内部及び裏面電極１１３を接続するように形成する。
導電体層１０９、１１０を含む再配線層のパターニング方法の例を説明する。まず、半導体基板１０１の裏面の全面にバリアメタル及びシードメタルの積層膜を形成する。次に、再配線層を形成すべき箇所以外の箇所にレジスト等の保護膜を形成する。その後、電解めっきを行い保護膜が無い領域にめっき膜を成長させ、続けて保護膜を除去し、更にめっき膜が無い領域のバリアメタル及びシードメタルを除去することにより、再配線層のパターニングが完了する。図２（ｅ）にはパターニング後の状態が示されている。
図２（ｆ）は、貫通孔１０７ｂの部分及び裏面電極１１３が形成される部分以外の部分にソルダーレジスト等の裏面保護膜１１１を形成する工程を示す図である。
図２（ｇ）は、裏面電極１１３が形成される部分にはんだボール１１８を搭載する工程を示す図である。はんだボール１１８の搭載に代えて、スクリーン印刷などによりクリームはんだの塗布を行ってもよい。
図２（ｈ）は、リフローはんだ付け装置を用いてはんだの融点以上の温度に加熱することにより、はんだボール１１８を融解させ、はんだを導電体層１１０と融着させる工程である。その後冷却させることではんだが凝固し、裏面電極１１３が形成される。その後、スクライブ領域１１５の部分をダイサー等により切断して個片化することにより、図１に示す半導体装置１００が形成される。
図３（ａ）及び図３（ｂ）は、本発明の第１の実施形態に係る半導体装置１００の電気特性の検査方法を説明するための断面図である。図３（ａ）は、半導体装置１００の電気特性の検査に用いられるソケット２００の断面図である。ソケット２００は、ソケットボディ２０１とソケットカバー２０５を備えている。ソケットボディ２０１には、半導体装置１００を載置するための凹形状の載置部２０２が形成されている。載置部２０２の底面には半導体装置１００の裏面電極１１３をソケットボディ２０１と接触させないための窪み２０３が形成されている。ソケットボディ２０１の載置部２０２の側面には、プローブ２０４が設けられている。プローブ２０４は、ソケットボディ２０１内の配線を介して、ソケット２００の外部端子に接続されており、検査に用いる測定器の入出力端子と接続可能である。ソケットカバー２０５はソケットボディ２０１の上部に設けられており、開閉可能に構成されている。
図３（ｂ）は、ソケット２００の載置部２０２に半導体装置１００を載置した状態を示す断面図である。これを参照しつつ半導体装置１００の電気特性の検査工程を説明する。まず、ソケットカバー２０５を開けてソケット２００の載置部２０２に半導体装置１００を載置する。その後、ソケットカバー２０５を閉じることにより、プローブ２０４が半導体装置１００の側面電極１１２に押しつけられる。これにより、半導体装置１００とソケット２００の電気的接続を得ることができる。
ここで、半導体装置１００のキャビティ１０４の下に形成された裏面電極１１３に対応する位置には窪み２０３が形成されており、プローブ２０４及びソケットボディ２０１はいずれも裏面電極１１３には接触しない。したがって、裏面電極１１３がソケット２００から圧力を受けることによる半導体基板１０１の変形及び破壊の発生が生じにくくなる。更に、検査時に半導体素子１０５が形成されている半導体基板１０１が受ける内部応力が低減されるため、応力に起因して生じるキャリア移動度の変化及び暗電流特性の変化による電気特性の変化が低減し、検査時の測定誤差が低減する。また、裏面電極１１３自体が圧力を受けて変形及び破壊することも生じにくくなるため、半導体装置１００をプリント配線板等に実装する際の接合不良の発生が低減される。
上述の効果の少なくとも１つにより、本実施形態によれば、検査のためのプロービングを適切に行うことができ、検査に起因した不良の発生を抑制することができる。そのため、不良の発生を低減することができる半導体装置が提供される。
本実施形態の効果をより詳細に説明するための比較例を図４（ａ）、図４（ｂ）及び図４（ｃ）を参照しつつ説明する。図４（ａ）は、比較例に係る半導体装置３００の断面図である。半導体装置３００は、半導体基板３０１と、支持基板３０３とが接着部材３０２により接合されたＷＬＣＳＰの構造を有している。半導体基板３０１の表面には半導体素子３０５が形成されている。接着部材３０２は、半導体素子３０５を囲うように枠状に形成されており、これにより、半導体装置３００内にはキャビティ３０４が形成されている。
半導体基板３０１の表面には表面電極３０６が形成されている。表面電極３０６は、半導体基板３０１を貫通する貫通孔３０７に形成された貫通電極３１４を介して裏面の絶縁層３０８上に形成された導電体層３０９、３１０を含む再配線層に接続されている。再配線層は外部接続端子である裏面電極３１３に直接接続されている。
本比較例の半導体装置３００が第１の実施形態の半導体装置１００と異なる点は、側面の構造及び側面付近の再配線層の電気的接続の関係である。接着部材３０２の端面を含む半導体装置３００の側面は、耐湿性向上のため全体が導電体層３０９、３１０及び裏面保護膜３１１で覆われている。また、半導体装置３００の側面及びその近傍の導電体層３０９、３１０は、貫通電極３１４及び裏面電極３１３と接続されておらず、検査時には測定用の端子として機能しない。
図４（ｂ）は、半導体装置３００の電気特性の検査に用いられるソケット４００の断面図である。ソケット４００は、ソケットボディ４０１とソケットカバー４０５を備えている。ソケットボディ４０１には、半導体装置３００を載置するための凹形状の載置部４０２が形成されている。載置部４０２の底面には裏面電極３１３と電気的接続を得るためのプローブ４０４が設けられている。このように、本比較例のプローブ４０４は、側面電極ではなく、裏面電極３１３に接触するように設けられている点が第１の実施形態のプローブ２０４とは異なる。
図４（ｃ）は、ソケット４００の載置部４０２に半導体装置３００を載置した状態を示す断面図である。本比較例では、ソケット４００の載置部４０２に半導体装置３００を載置して、ソケットカバー４０５を閉じると、半導体装置３００の裏面電極３１３が、プローブ４０４を下方に押しつけることで半導体装置３００とソケット４００の電気的接続が得られる。このとき、裏面電極３１３はプローブ４０４から半導体基板３０１の面に垂直な方向の圧力を受ける。これにより、半導体基板３０１が変形し、破壊するおそれがある。半導体基板３０１が、破壊しなかった場合であっても半導体基板３０１が受ける内部応力に起因して、キャリア移動度の変化及び暗電流特性の変化が生じる場合がある。この場合、半導体装置３００の電気特性が変化し、検査時の測定誤差の要因となるため、検査結果に誤りが生じることもある。また、この圧力により、裏面電極３１３自体が変形及び破壊することもある。この場合、半導体装置３００をプリント配線板等に実装する際に接合不良が生じることがある。
以上のような要因により、比較例に係る半導体装置３００は、ソケット４００を用いた検査工程において、裏面電極３１３にプローブ４０４を接触させるプロービングを行うことに起因する不良が生じる可能性がある。これに対し、本実施形態の半導体装置１００は、側面電極１１２にプローブ２０４を接触させることによりプロービングを行う構成となっており、かつ、窪み２０３により裏面電極１１３にはソケットボディ２０１が接触しない構成となっている。したがって、本実施形態によれば、検査のためのプロービングを適切に行うことができ、検査に起因した不良の発生を抑制することができる。そのため、不良の発生を低減することができる半導体装置が提供される。
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置１００ａの断面図である。第２の実施形態では、以下の点が第１の実施形態と異なる。第１に、表面電極１０６ａが半導体基板１０１の側面近傍にまで延在しており、側面電極１１２と直接接続されている。第２に、側面電極１１２の部分の導電体層１０９ａ、１１０ａが、裏面電極１１３と半導体基板１０１の裏面上では直接接続されておらず、表面電極１０６ａ及び貫通電極１１４を介して裏面電極１１３と接続されている。これにより、本実施形態では、側面電極１１２と裏面電極１１３との間の配線の一部が半導体装置１００ａの内部に形成された表面電極１０６ａを経由している。その他の点は第１の実施形態と同様であるため説明を省略する。
図６（ａ）乃至図６（ｈ）は、本発明の第２の実施形態に係る半導体装置１００ａの製造方法の一例を示す断面図である。上述の構造上の相違点を除き、第１実施形態と同様の製造工程であるため、説明を省略する。
本実施形態においても第１の実施形態と同様の効果を得ることができる。更に、本実施形態では、側面電極１１２と裏面電極１１３との間の配線の一部が半導体装置１００ａの内部に形成された表面電極１０６ａを経由する配線構造となっている。そのため、半導体装置１００ａの取り扱い時に他の部材との接触等により破損する可能性が低減するという追加の効果が得られる。
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体装置１００ｂの断面図である。第３の実施形態では、表面電極１０６ｂが半導体基板１０１の側面近傍にまで延在しており、側面電極１１２と直接接続されている点が第１の実施形態と異なる。これにより、側面電極１１２の部分の導電体層１０９ｂ、１１０ｂを含む再配線層が裏面電極１１３と直接接続され、更に表面電極１０６ｂ及び貫通電極１１４を介して裏面電極１１３と接続される構造となっている。言い換えると、側面電極１１２が表面電極１０６ｂ及び裏面電極１１３の双方と直接接続されていることにより、側面電極１１２と裏面電極１１３の間の経路が二重に形成されている。その他の点は第１の実施形態と同様であるため説明を省略する。
図８（ａ）乃至図８（ｈ）は、本発明の第３の実施形態に係る半導体装置１００ｂの製造方法の一例を示す断面図である。上述の構造上の相違点を除き、第１実施形態と同様の製造工程であるため、説明を省略する。
本実施形態においても第１の実施形態及び第２の実施形態と同様の効果を得ることができる。更に、本実施形態では、表面電極１０６ｂから裏面電極１１３への経路が二重に形成されており冗長化されているため、一方の経路が破断した場合であっても、他方の経路を介して信号の伝達が可能となる。したがって、半導体装置１００ｂの歩留りを向上させることができるという追加の効果が得られる。
なお、上述の複数の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
１００ 半導体装置
１０１ 半導体基板
１０２ 接着部材
１０３ 支持基板
１０４ キャビティ
１０５ 半導体素子
１０６ 表面電極
１０９、１１０ 導体層
１１２ 側面電極
１１３ 裏面電極
１１４ 貫通電極

Claims (12)

  1. 第１の主面、第２の主面、内側側面及び外側側面を有する第１の基板であって、前記内側側面は前記第１の基板に設けられた貫通孔を囲い、前記外側側面は前記第１の基板の少なくとも一部を囲う、第１の基板と、
    前記第１の主面に形成された半導体素子と、
    前記第１の主面に形成され、前記半導体素子と前記第１の主面において接続された第１の電極と、
    前記第２の主面に形成された第２の電極と、
    前記第１の基板を貫通するように形成された前記貫通孔の中に設けられ、前記第１の電極と前記第２の電極とを接続する貫通電極と、
    前記第１の主面と向かい合うように前記第１の基板と接合された第２の基板と、
    前記第１の基板の前記外側側面に形成され、前記第２の電極と接続された第３の電極と、を有し、
    前記第１の電極は、前記第１の基板の前記外側側面に延在しており、
    前記第３の電極は、前記第１の基板の前記外側側面において前記第１の電極と直接接続されており、かつ、前記第１の電極及び前記貫通電極を介して前記第２の電極と電気的に接続されている
    ことを特徴とする半導体装置。
  2. 第１の主面、第２の主面、内側側面及び外側側面を有する第１の基板であって、前記内側側面は前記第１の基板に設けられた貫通孔を囲い、前記外側側面は前記第１の基板の少なくとも一部を囲う、第１の基板と、
    前記第１の主面に形成された半導体素子と、
    前記第１の主面に形成され、前記半導体素子と前記第１の主面において接続された第１の電極と、
    前記第２の主面に形成された第２の電極と、
    前記第１の基板を貫通するように形成された前記貫通孔の中に設けられ、前記第１の電極と前記第２の電極とを接続する貫通電極と、
    前記第１の主面と向かい合うように前記第１の基板と接合された第２の基板と、
    前記第１の基板の前記外側側面に形成され、前記第２の電極と接続された第３の電極と、を有し、
    前記第１の電極は、前記第１の基板の前記外側側面に延在しており、
    前記第３の電極は、前記第１の電極及び前記第２の電極の双方と直接接続されている
    ことを特徴とする半導体装置。
  3. 前記第３の電極は、前記外側側面から前記第２の主面に延在し、前記第２の電極と直接接続されている
    ことを特徴とする請求項２記載の半導体装置。
  4. 前記貫通電極は、前記第１の基板の前記内側側面に沿って延在するように形成されている
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記半導体素子は、固体撮像素子を含み、
    前記第２の基板は、光透過性を有する
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の基板と前記第２の基板は、間にキャビティが形成されるように接合されており、
    前記半導体素子は、上面視において、前記キャビティの内側に形成されている
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第２の電極の少なくとも一部は、上面視において、前記キャビティの内側に形成されている
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の基板と前記第２の基板は、枠状に形成された接着部材により接合されており、
    前記第１の基板、前記第２の基板及び前記接着部材に囲まれた領域が前記キャビティを画成することを特徴とする請求項６又は７記載の半導体装置。
  9. 前記第２の電極は、外部の素子との接続用の端子であり、
    前記第３の電極は、電気特性の測定用の端子である
    ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第１の基板は、前記第１の基板の前記外側側面に垂直な方向であって、前記第３の電極に対して第１の方向の側に存在し、前記第３の電極に対して前記第１の方向とは反対の第２の方向の側には存在しない
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第３の電極は、前記半導体素子の検査に用いられる測定器の入力端子又は出力端子に対して接続可能に構成されている
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 請求項１乃至１０のいずれか１項に記載の半導体装置を載置するための凹形状の載置部と、前記載置部に前記半導体装置を載置したときに前記第３の電極に接して前記半導体装置の間に電気的接続を形成する端子と、を有する測定器を用い、前記半導体装置を検査する工程を有する
    ことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6939568B2 (ja) * 2016-01-15 2021-09-22 ソニーグループ株式会社 半導体装置および撮像装置
CN112189260A (zh) * 2018-05-28 2021-01-05 索尼半导体解决方案公司 成像装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002198463A (ja) 2000-12-26 2002-07-12 Canon Inc チップサイズパッケージおよびその製造方法
US7074638B2 (en) 2002-04-22 2006-07-11 Fuji Photo Film Co., Ltd. Solid-state imaging device and method of manufacturing said solid-state imaging device
JP4271909B2 (ja) 2002-07-29 2009-06-03 富士フイルム株式会社 固体撮像装置およびその製造方法
JP4241160B2 (ja) 2002-04-22 2009-03-18 富士フイルム株式会社 固体撮像装置の製造方法
JP2004063786A (ja) 2002-07-29 2004-02-26 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2004063765A (ja) 2002-07-29 2004-02-26 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP4248928B2 (ja) 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP4551638B2 (ja) 2003-08-01 2010-09-29 富士フイルム株式会社 固体撮像装置の製造方法
JP2005056998A (ja) 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2006030159A (ja) 2004-06-15 2006-02-02 Canon Inc ピエゾ抵抗型半導体装置及びその製造方法
KR100769722B1 (ko) 2006-10-10 2007-10-24 삼성전기주식회사 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법
JP2008130738A (ja) 2006-11-20 2008-06-05 Fujifilm Corp 固体撮像素子
JP5344336B2 (ja) * 2008-02-27 2013-11-20 株式会社ザイキューブ 半導体装置
JP5175620B2 (ja) * 2008-05-29 2013-04-03 シャープ株式会社 電子素子ウェハモジュールおよびその製造方法、電子素子モジュール、電子情報機器

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