JP3773896B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 107
- 238000004519 manufacturing process Methods 0.000 title claims description 60
- 239000000758 substrate Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 63
- 238000005530 etching Methods 0.000 claims description 38
- 239000000463 material Substances 0.000 claims description 27
- 229920005989 resin Polymers 0.000 claims description 22
- 239000011347 resin Substances 0.000 claims description 22
- 230000003014 reinforcing effect Effects 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 12
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 9
- 239000007788 liquid Substances 0.000 claims description 9
- 229920001721 polyimide Polymers 0.000 claims description 9
- UFWIBTONFRDIAS-UHFFFAOYSA-N Naphthalene Chemical compound C1=CC=CC2=CC=CC=C21 UFWIBTONFRDIAS-UHFFFAOYSA-N 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 5
- 239000009719 polyimide resin Substances 0.000 claims description 5
- 229920002050 silicone resin Polymers 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 4
- 239000004643 cyanate ester Substances 0.000 claims description 4
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052863 mullite Inorganic materials 0.000 claims description 4
- 230000035699 permeability Effects 0.000 claims description 4
- 239000005011 phenolic resin Substances 0.000 claims description 4
- 229920005672 polyolefin resin Polymers 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910010293 ceramic material Inorganic materials 0.000 claims description 3
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000010935 stainless steel Substances 0.000 claims description 3
- 229910001220 stainless steel Inorganic materials 0.000 claims description 3
- 229910000838 Al alloy Inorganic materials 0.000 claims description 2
- 229910001240 Maraging steel Inorganic materials 0.000 claims description 2
- 229910001069 Ti alloy Inorganic materials 0.000 claims description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 229910000737 Duralumin Inorganic materials 0.000 claims 1
- 239000011148 porous material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 204
- 229910000679 solder Inorganic materials 0.000 description 37
- 239000010408 film Substances 0.000 description 28
- 239000010949 copper Substances 0.000 description 27
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- 230000004048 modification Effects 0.000 description 17
- 238000012986 modification Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 17
- 239000010409 thin film Substances 0.000 description 16
- 239000000853 adhesive Substances 0.000 description 15
- 230000001070 adhesive effect Effects 0.000 description 15
- 238000007789 sealing Methods 0.000 description 11
- 239000000243 solution Substances 0.000 description 10
- 238000012545 processing Methods 0.000 description 9
- 239000012790 adhesive layer Substances 0.000 description 8
- 238000007747 plating Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 6
- 239000002131 composite material Substances 0.000 description 6
- 238000011161 development Methods 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910000599 Cr alloy Inorganic materials 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 229910017083 AlN Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229960003280 cupric chloride Drugs 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000012466 permeate Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、製造コストの低減を図った半導体装置の製造方法に関し、特に多層配線基板上に半導体チップを搭載したフリップチップ型の半導体装置の製造方法に関する。
【0002】
【従来の技術】
近時、半導体装置の軽量化及び実装面積削減の要求に応じて、ベアチップ実装方法により組み立てられる半導体装置、特にフリップチップ型半導体装置が注目されている(例えば、特許文献1参照。)。
【0003】
図11は従来のフリップチップ型半導体装置を示す断面図である。図11に示すように、この従来のフリップチップ型半導体装置318においては、絶縁性基板311が設けられ、この絶縁性基板311中には導電性接着剤313が埋め込まれている。また、絶縁性基板311の表面には多層配線基板309が設けられており、絶縁性基板311の裏面にはバンプ317が設けられており、多層配線基板309とバンプ317とは導電性接着剤313により相互に接続されている。更に、多層配線基板309の表面には半導体チップ314が搭載されており、半導体チップ314は絶縁性樹脂316によって覆われ、支持・保護されている。フリップチップ型半導体装置318はバンプ317を介して基板(図示せず)上に実装され、バンプ317と半導体チップ314とは、多層配線基板309及び絶縁性基板311に形成された導電性接着剤313によって相互に接続されている。
【0004】
多層配線基板309には高い平坦性が要求される。このため、Cu、Ni、Al等の金属又はこれらを主成分とする合金からなり、高い剛性を有する支持基板(図示せず)を用意し、この支持基板上に多層配線基板309を形成し、その後、この支持基板をエッチングにより除去し、多層配線基板309のみを残存させることにより、多層配線基板309を作製している。
【0005】
【特許文献1】
特開2001−257288号公報
【0006】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。上述の如く、高い剛性を有する支持基板は、一度多層配線基板を形成した後は、エッチングにより除去されてしまう。このため、次の多層配線基板を形成するときには新たな支持基板を用意しなければならず、コスト上昇を招く原因となっている。
【0007】
本発明はかかる問題点に鑑みてなされたものであって、多層配線基板を形成する際に使用される高剛性の支持基板を再利用することによって、コストを削減したフリップチップ半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第1の材料からなる支持基板上に第2の材料からなるエッチバック層を形成する工程と、このエッチバック層上に多層配線板を形成する工程と、前記エッチバック層をエッチングして、前記多層配線板から前記支持基板を分離するエッチング工程と、前記多層配線板に半導体チップを搭載する工程と、を有することを特徴とする。
【0009】
本発明においては、支持基板上にエッチバック層及び多層配線板を形成した後、エッチバック層をエッチングし、多層配線板から支持基板を分離する。これにより、多層配線板に半導体チップを搭載して半導体装置を作製すると共に、支持基板を分離して再利用することが可能となる。この結果、半導体装置の製造コストを低減することが可能となる。
【0011】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第1の実施形態について説明する。図1(a)乃至(g)、図2(a)乃至(f)、図3(a)乃至(d)、図4(a)乃至(d)は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0012】
先ず、図1(a)に示すように、表面の平坦性が高く、且つ、高い機械的強度を有するベース基板1を用意する。このベース基板1を形成する材料は、例えば、常温での弾性率が20GPa以上であり、より好ましくは100GPa以上の材料である。ベース基板1の材料は、例えば、Si、Ti合金、ステンレス鋼(SUS)、ジェラルミン、マレージング鋼等の金属若しくは合金材料、又は、アルミナ、ムライト、窒化アルミニウム等の無機セラミック材料、又は、例えばポリイミド等の表面の平坦性及び耐熱性等が優れる有機系材料とする。
【0013】
次いで、図1(b)に示すように、Al又はCuを主成分とするエッチバック層2を、ベース基板1上の全面にスパッタリング法等の手法により形成する。なお、エッチバック層2は、アルミニウム合金又は銅合金により形成してもよい。
【0014】
次に、図1(c)に示すように、エッチバック層2上に、外部電極パッド部3を形成する。このとき、エッチバック層2がAlを主成分とする材料によって形成されている場合は、以下の工程によって外部電極パッド部3を形成する。先ず、エッチバック層2上にフォトレジスト(図示せず)を形成する。次に、エッチバック層2の表面において、外部電極パッド部3のパターンを形成する予定の領域を露出させるように、このフォトレジストに露光・現像処理を施し、パターニングする。その後、無電解めっき技術を用いて、Zn層、Ni層及びCu層がこの順に積層されてなる3層膜(以下、(Zn/Ni/Cu)層と記載する)等のめっき膜を、フォトレジストの開口部、即ちエッチバック層2の露出部に成膜し、外部電極パッド部3を形成する。この際、(Zn/Ni/Cu)層における各層の厚さは、例えば、Zn層の厚さを0.1乃至1μm、Ni層の厚さを1乃至10μm、Cu層の厚さを10乃至50μmとする。従って、外部電極パッド3の合計の厚さは、11.1乃至61μmの範囲内である。外部電極パッド部3を形成した後、フォトレジストを除去する。
【0015】
なお、このとき、Alからなるエッチバック層2と外部電極パッド部3との密着性を高めるために、以下に示すような方法により、外部電極パッド部3を形成してもよい。即ち、Alからなるエッチバック層2上に、(Ti/Cu)層、(Cr/Cu合金)層又はCu合金単層からなる接着層(図示せず)を、スパッタリング法等により薄膜形成する。この接着層の厚さは、例えば0.2乃至2μm程度とする。その後、この接着層上にフォトレジストを形成し、露光・現像処理を施してパターニングし、外部電極パッド部3を形成する予定の領域に開口部を設ける。そして、前述の(Ti/Cu)層、(Cr/Cu合金)層又はCu合金層中のCu層(Cu合金層)を給電層として利用することにより、電解めっき技術を用いて、(Au/Ni/Cu)複合めっき層を外部電極パッド部3として形成する。この際、例えば、Au層の厚さを0.3乃至3μmとし、Ni層の厚さを1乃至10μmとし、Cu層の厚さを10乃至50μm程度とする。従って、(Au/Ni/Cu)層の全体の厚さは、11.3乃至63μmとなる。
【0016】
続いて、フォトレジストを除去する。その後、接着層における外部電極パッド部3に覆われていない領域を、ケミカルエッチング法又はイオンビームエッチング法等のドライエッチング技術を使用して除去する。
【0017】
一方、エッチバック層2がCuを主成分とする材料によって形成されている場合は、以下の工程によって外部電極パッド部3を形成する。即ち、ベース基板1上に形成されたエッチバック層2上に、フォトレジスト(図示せず)を形成する。そして、エッチバック層2における外部電極パッド部3を形成する予定の領域を露出させるように、フォトレジストに対して露光・現像処理を施し、フォトレジストをパターニングする。即ち、フォトレジストのパターンは、外部電極パッド部3のパターンを反転させたパターンになるようにする。
【0018】
その後、エッチバック層2としてのCu層を給電層として活用し、電解めっき技術を用いて(Au/Ni/Cu)複合めっき層を外部電極パッド部3として形成する。次に、フォトレジストを除去する。このとき、(Au/Ni/Cu)複合めっき層において、例えば、Au層の厚さを0.3乃至3μmとし、Ni層の厚さを1乃至10μmとし、Cu層の厚さを10乃至50μm程度とする。このため、(Au/Ni/Cu)複合めっき層全体の厚さは、11.3乃至63μmとなる。
【0019】
次に、図1(d)に示すように、エッチバック層2上に、外部電極パッド部3を覆うように絶縁層4を形成する。絶縁層4は、例えばポリイミド系樹脂及びエポキシ系樹脂等の液状の有機系絶縁性材料を使用してスピンコーティング法により形成するか、又は、SiO系等の無機系絶縁性材料を、プラズマ表面処理技術を利用したCVD(Chemical Vapor Deposition)法又はPVD(Phisical Vapor Deposition)法により堆積させて形成することができる。なお、絶縁層4は、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂及びナフタレン系樹脂からなる群から選択された1種又は2種以上の樹脂を主成分として形成されることが好ましい。このとき、絶縁層4における外部電極パッド部3の直上域に相当する部分の厚さは、例えば、20乃至80μm程度とする。
【0020】
次に、図1(e)に示すように、外部電極パッド部3上の絶縁層4を部分的に除去し、開口部5を形成する。即ち、フォトレジスト(図示せず)を絶縁層4上の全面に形成し、このフォトレジストに露光・現像処理を施し、開口部5を形成する予定の領域、即ち、外部電極パッド部3の直上域の一部に開口部が形成されるように、パターニングする。そして、このパターニングされたフォトレジストをマスクとして、絶縁層4をパターニングする。このとき、絶縁層4が、ケミカルエッチングが可能な物質、例えば水酸化ナトリウム(NaOH)等でエッチング可能なポリイミド、により形成されている場合はウエットエッチング法で開口部5を形成する。一方、絶縁層4が、ケミカルエッチングが不可能な物質、例えばエポキシ系の材料又はSiO系の無機系絶縁材料により形成されている場合は、プラズマ表面処理技術を利用したドライエッチング法で開口部5を形成する。なお、エポキシ系の材料又はSiO系の無機系絶縁材料をエッチングするエッチング液は、他の材料もエッチングしてしまうため、これらの材料は事実上ケミカルエッチングすることができない。
【0021】
次に、図1(f)に示すように、外部電極パッド部3及び絶縁層4上の全面に、Ti、Cr、Mo若しくはW又はこれらの合金をスパッタリング法等により堆積させ、薄膜層6を形成する。即ち、薄膜層6は開口部5の内部にも形成される。この薄膜層6は、外部電極パッド部3と、次の工程において形成される配線7(図1(g)参照)との密着性を向上させるためのものである。
【0022】
続いて、図1(g)に示すように、Cu、Al又はNiを電極材料として、スパッタリング法、CVD法又は無電解めっき法等により、薄膜層6上にこの電極材料からなる電極薄膜(図示せず)を、例えば5乃至50μmの厚さに形成する。次に、この電極薄膜上にフォトレジスト(図示せず)を形成し、このフォトレジストに露光・現像処理を施してパターニングする。次に、このパターニングされたフォトレジストをマスクとして、ウエットエッチング法又はドライエッチング法により電極薄膜及び薄膜層6をエッチングして選択的に除去してパターニングし、配線7を形成する。即ち、薄膜層6及び電極薄膜におけるエッチングにより除去されなかった部分が配線7になる。このとき、配線7の厚さは、5乃至50μm程度である。
【0023】
なお、配線7のパターンピッチが粗くてもよい場合は、以下の方法により配線7を形成してもよい。即ち、絶縁層4上の全面に薄膜層6を形成し、この薄膜層6上にフォトレジストを形成し、このフォトレジストに露光・現像処理を施して配線7の配線パターンを反転させたパターンにパターニングする。その後、Cu等を電解めっきして、フォトレジストの開口部に配線パターンを形成する。次に、このフォトレジストを剥離し、前記配線パターンをマスクとして薄膜層6をエッチング処理する。これにより、配線7を形成する。
【0024】
次に、図2(a)乃至(e)に示すように、上述の絶縁層4の形成から配線7の形成までの工程、即ち、図1(d)乃至(g)に示す工程を、所定のパターンにより繰り返し実施することにより、所望の多層配線構造を有する配線構造体43を形成する。このとき、絶縁層4はその直下の配線7を覆うように形成し、配線構造体43の最上層は絶縁層4になるようにする。このため、絶縁層4の数は、配線7の数よりも1だけ多くなる。本実施形態においては、図2(e)に示すように、4層の絶縁層4及び3層の配線7を交互に形成する。
【0025】
配線構造体43を形成した後、図2(f)に示すように、配線構造体43の最上層に金属薄膜配線形成技術を使用して、パッド電極部8を形成する。パッド電極部8は、後の工程において搭載されるフリップチップ型半導体チップのバンプ電極パターンに対応する位置であって、配線構造体43の最上層の配線7に接続される位置に形成する。パッド電極部8には、例えば(Au/Ni/Cu)複合めっき層又はこれらの合金からなる層が用いられる。このとき、パッド電極部8を形成する前記(Au/Ni/Cu)複合めっき層において、Au層の厚さは例えば0.3乃至3μmとし、Ni層の厚さは例えば1乃至10μmとし、Cu層の厚さは例えば10乃至50μm程度とする。従って、パッド電極部8の全体の厚さは、例えば11.3乃至63μmとなる。
【0026】
その後、図3(a)に示すように、配線構造体43及びパッド電極部8上の全面にソルダーレジスト膜9を形成した後、ソルダーレジスト膜9におけるパッド電極部8の直上域に開口部を設ける。この際、ソルダーレジスト膜の厚さは、例えば10乃至60μm程度とする。なお、ソルダーレジスト膜9は配線構造体43の露出部及びパッド電極部8の端部を保護するものである。配線構造体43、パッド電極部8及びソルダーレジスト膜9により、多層配線基板44が構成される。
【0027】
ソルダーレジスト膜9が非感光性材料で形成されている場合は、ソルダーレジスト膜9上にフォトレジストをコーティングして露光・現像処理を施した後、このフォトレジストをマスクとして、ウエットエッチング法又はドライエッチング法によりソルダーレジスト膜9を選択的に除去し、ソルダーレジスト膜の開口部を形成する。また、ソルダーレジスト膜9が感光性材料で形成されている場合は、フォトレジストを形成せずに、そのままソルダーレジスト膜9に対して露光・現像処理を施してソルダーレジスト膜の開口部を形成してもよい。更に、配線構造体43中の絶縁層4の機械的及び化学的ストレスに対する信頼性が極めて高い場合には、ソルダーレジスト膜9を形成する必要はない。
【0028】
図3(a)に示すように、多層配線基板44は、ベース基板1側から順に、外部電極パッド部3、絶縁層4、配線7、絶縁層4、配線7、絶縁層4、配線7、絶縁層4、パッド電極部8、ソルダーレジスト膜9が積層されて形成されており、メタル5層構造となっている。多層配線基板44を構成する各層の厚さは、例えば、外部電極パッド部3の厚さが11乃至63μm程度であり、絶縁層4における配線7の直上域に相当する部分の厚さが20乃至80μm程度であり、配線7の厚さが5乃至50μm程度であり、パッド電極部8の厚さが11乃至63μm程度であり、ソルダーレジスト膜9の厚さは10乃至60μm程度である。このため、本実施形態における多層配線基板44全体の厚さは127乃至656μm程度となる。
【0029】
次に、図3(b)に示すように、多層配線基板44の最上層に位置するソルダーレジスト膜9の表面の一部に、絶縁性接着剤10を塗布する。絶縁性接着剤10は、例えばエポキシ系樹脂又はシリコーン系樹脂からなる接着剤である。そして、絶縁性接着剤10を介して、多層配線基板44上の所定の位置に、多層配線基板44を補強するための補強板11を接着する。補強板11は、例えばステンレス鋼(SUS)により形成してもよく、又はCuからなる補強板本体の表面にNiめっきを施して形成してもよい。
【0030】
次に、図3(c)に示すように、ベース基板1上の配置されているエッチバック層2の少なくとも一部、例えば全部を、ケミカルウエットエッチングにより除去する。このとき、エッチバック層2のみがエッチングされ、ベース基板1及び多層配線基板44は実質的にエッチングされないようなエッチング条件でエッチングを行う。これにより、図3(d)に示すように、多層配線基板44とベース基板1とを分離する。この際、エッチバック層2がAlで形成されている場合は、エッチング液として、TMAH水溶液(テトラ・メチル・アンモニウム・ハイドロオキサイド)等のアルカリ水溶液を使用して除去することができる。また、エッチバック層2がCuで形成されている場合は、塩化第2銅系のエッチング液又は硫酸過水系のエッチング液を用いることができる。
【0031】
なお、図1(c)に示す工程において、Alからなるエッチバック層2上に、(Ti/Cu)層、(Cr/Cu合金)層又はCu合金単層等の接着層(図示せず)を形成した場合は、図3(c)及び(d)に示す工程において、この接着層は除去されない。従って、外部電極パッド部3の下側に導電性の接着層が残るため、図3(d)に示す工程の後に、この接着層をイオンビームエッチング法等のドライエッチング技術等を用いて除去する工程が必要となる。
【0032】
エッチバック層2を除去して多層配線基板44とベース基板1とを分離した後に、多層配線基板44単体の状態で電気特性試験を実施することができる。これにより、その後のフリップチップ実装工程において、多層配線基板44のうち電気的に良品と判定された部分にのみ良品のフリップチップ型半導体チップを実装することが可能となる。この結果、半導体装置の歩留まりを向上させることができる。
【0033】
次に、図4(a)に示すように、フリップチップ型の半導体チップ12のバンプ電極13を、多層配線基板44のパッド電極部8に接続する。これにより、多層配線基板44のパッド電極部8側の表面における補強板11が設けられていない領域に、半導体チップ12をフリップチップ実装する。このとき、バンプ電極13がSn又はPb等の金属材料を主成分とする半田であれば、フラックス(Flux)を使用した加熱リフロー工程にてフリップチップ実装を行うことができる。また、バンプ電極13がAu又はIn等を主成分とする金属材料で形成されている場合は、熱圧着方式によるフリップチップ実装を行うことができる。
【0034】
その後、図4(b)に示すように、半導体チップ12の側面及び底面、即ち、半導体チップ12と補強板11との間、及び半導体チップ12と多層配線基板44との間を、絶縁性封止樹脂14により封止する。このとき、絶縁性封止樹脂14の封止方法としては、真空封止技術を取り込んだインジェクション樹脂注入技術、トランスファー封止技術、又は液状アンダーフィル材料を用いた封止技術等を使用することができる。絶縁性封止樹脂14は、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂及びナフタレン系樹脂からなる群から選択された1種又は2種以上の樹脂を主成分として形成されることが好ましい。
【0035】
次に、図4(c)に示すように、多層配線基板44の外部電極パッド部3に、外部端子としてSn等の金属材料を主成分とする半田ボール15を取り付ける。このとき、外部電極パッド部3にフラックス(Flux)を選択的に塗布した後、このフラックスを塗布した領域に半田ボール15を搭載し、IRリフロー工程により加熱処理を施すことにより、半田ボール15を外部電極パッド部3に取り付けることができる。
【0036】
その後、図4(d)に示すように、ダイシングブレード等を使用して、例えば半導体チップ12毎に多層配線基板44を切断分離する。これにより、フリップチップ型半導体装置の個片処理を実施することにより、本実施形態に係るフリップチップ型半導体装置45を得ることができる。
【0037】
図4(d)に示すように、本実施形態に係るフリップチップ型半導体装置45においては、多層配線基板44が設けられている。この多層配線基板44においては、下面側から順に、外部電極パッド部3、絶縁層4、配線7、絶縁層4、配線7、絶縁層4、配線7、絶縁層4、パッド電極部8、ソルダーレジスト膜9が積層されており、メタル5層構造となっている。前述の如く、本実施形態における多層配線基板44全体の厚さは127乃至656μmである。また、多層配線基板44の下面において、外部電極パッド部3には、例えばSnからなる半田ボール15が搭載されている。更に、多層配線基板44の上面の一部の領域において、ソルダーレジスト膜9に補強板11が接合されており、多層配線基板44の上面における補強板11が設けられていない領域には、例えば1個の半導体チップ12が実装されている。半導体チップ12のバンプ電極13は、多層配線基板44のパッド電極部8に接続されている。更にまた、半導体チップ12と多層配線基板44との間及び半導体チップ12と補強板11との間には、絶縁性封止樹脂14が充填され、封止されている。そして、フリップチップ型半導体装置45は、半田ボール15を介して、基板(図示せず)に実装される。
【0038】
フリップチップ型半導体装置45においては、基板(図示せず)から、半田ボール15、外部電極パッド部3、3層の配線7、パッド電極部8、バンプ電極13を介して、半導体チップ12に電源が供給されると共に、信号が入出力される。これにより、半導体チップ12が動作する。
【0039】
本実施形態においては、図3(d)に示す工程において、多層配線基板44から分離されたベース基板1は、エッチング液として用いられるアルカリ水溶液、塩化第2銅系エッチング液又は硫酸加水系エッチング液によってなんら物理的・化学的なダメージを受けない。このため、ベース基板1を再利用することが可能である。この結果、半導体装置の製造コストを低減することができる。
【0040】
また、本実施形態における多層配線基板の配線パターンを形成する工程においては、従来のビルドアップ基板のように、必ずしも金属薄膜配線を10乃至30μm程度と厚く形成する必要がなく、且つ、半導体ウエハーのメタライズ製造工法及び製造装置を利用できる。このため、フォトレジストの厚さ及び配線層の厚さを1μm以下と薄くしても、容易に加工処理を行うことが可能となり、配線パターンの微細化を容易に推進することができる。そして、このように配線パターンの微細化を推進することにより、有機系多層配線基板の高密度化及び多層配線基板単体の外形寸法の縮小化が可能となるため、コストを大幅に低減させることできる。
【0041】
更に、ベース基板として半導体ウエハーを使用すれば、ウエハーレベルの加工処理により各パッケージを製造することが可能となるため、個片状態から各パッケージを製造するパッケージング方法に比べて、大幅に工程を削減することが可能となり、コストの大幅な削減が可能となる。
【0042】
なお、本実施形態においては、多層配線基板44がメタル5層構造である例を示したが、本発明はこれに限定されない。多層配線基板は、(外部電極パッド部/絶縁層/パッド電極部/ソルダーレジスト膜)からなるメタル2層構造であってもよい。この場合、各層の厚さは前述のとおりなので、多層配線基板の合計の厚さは、例えば52乃至266μmとなる。また、多層配線基板は、(外部電極パッド部/絶縁層/配線層/絶縁層/パッド電極部/ソルダーレジスト膜)からなるメタル3層構造であってもよい。この場合、多層配線基板の合計の厚さは、例えば77乃至396μmとなる。更に、多層配線基板は、(外部電極パッド部/絶縁層/配線層/絶縁層/配線層/絶縁層/パッド電極部/ソルダーレジスト膜)からなるメタル4層構造であってもよい。この場合、多層配線基板の合計の厚さは、例えば102乃至526μmとなる。更にまた、多層配線基板は、(外部電極パッド部/絶縁層/配線層/絶縁層/配線層/絶縁層/配線層/絶縁層/配線層/絶縁層/パッド電極部/ソルダーレジスト膜)からなるメタル6層構造であってもよい。この場合、多層配線基板の合計の厚さは、例えば152乃至786μmとなる。
【0043】
次に、本実施形態の変形例を示す。図5は本変形例に係るフリップチップ型半導体装置を示す断面図である。フリップチップ型半導体チップは、一般的には多ピン・高速系Logic系デバイスに適用されることが多く、その際、半導体チップの動作に伴って発生する熱を、いかに効率よく放熱するかが問題となる。
【0044】
そこで、図5に示すように、本変形例に係るフリップチップ型半導体装置46においては、本発明のフリップチップ型半導体装置の放熱特性を向上させるために、第1の実施形態において作製したフリップチップ型半導体装置において、半導体チップ12の裏面、即ち、バンプ電極13が設けられていない側の面に放熱性接着剤16を塗布し、この放熱性接着剤16を介して、放熱体としてのヒートスプレッダー17が取り付けられている。
【0045】
なお、ヒートスプレッダー17は、Cu、Al、W、Mo、Fe、Ni又はCrのいずれかを主成分とする金属性材料により形成されているか、又は、アルミナ、AlN、SiC又はムライトのいずれかを主成分とするセラミック材料から構成されていることが好ましい。
【0046】
また、放熱性接着剤16は、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂又はナフタレン系樹脂のいずれかの樹脂を主成分とし、Ag、Pd、Cu、AL、Au、Mo、W、ダイヤモンド、アルミナ、AlN、ムライト、BN、SiCのいずれかの材料を含んで構成されていることが好ましい。本変形例における上記以外の構成、動作及び製造方法は、前述の第1の実施形態と同様である。
【0047】
これにより、本変形例においては、半導体装置の放熱効果を向上させることができる。本変形例における上記以外の効果は、前述の第1の実施形態と同様である。
【0048】
次に、本実施形態の他の変形例について説明する。図6は、本変形例に係るフリップチップ型半導体装置を示す断面図である。前述の第1の実施形態においては、単一の半導体チップ12を搭載したフリップチップ型半導体装置について説明した。しかしながら、近時、単一の半導体チップでは実現困難な機能を実現する必要性から、複数のチップを搭載したフリップチップ型半導体装置が要求されている。
【0049】
図6に示すように、本変形例に係るフリップチップ型半導体装置47においては、前述の第1の実施形態において作製した多層配線基板44の表面に、MPUチップ201及びメモリーチップ202がバンプ電極13を介して接続される共に、絶縁性封止樹脂14によって封止されている。また、多層配線基板44の裏面に、ASICチップ203が半田ボール205を介して接続されると共に、絶縁性封止樹脂204によって封止されている。半田ボール205は外部電極パッド部3に接続されている。これにより、MPUチップ201、メモリーチップ202及びASICチップ203は、バンプ電極13、パッド電極部8、配線7、外部電極パッド部3及び半田ボール205を介して相互に接続されると共に、半田ボール15を介して外部に接続される。本変形例における上記以外の構成、動作及び製造方法は、前述の第1の実施形態と同様である。
【0050】
このように、本変形例においては、複数の半導体チップで構成されるシステムをフリップチップ型半導体装置において実現することができる。本変形例における上記以外の効果は、前述の第1の実施形態と同様である。
【0051】
なお、本変形例においては、ASICチップ203を多層配線基板44の裏面における半田ボール15間の領域に配置しているが、多層配線基板44の表面上にスペースがあれば、表面に接続してもよい。また、本変形例における各半導体チップ上に、上述のヒートスプレッダーを取り付けてもよい。
【0052】
次に、本発明の第2の実施形態について説明する。図7は本実施形態に係る半導体装置を示す断面図である。前述の第1の実施形態においては、ベース基板1の片面にのみ多層配線基板44を形成したが、ベース基板1の他面は、実質的に使用されていない。そこで、ベース基板1の両面にエッチバック層2を形成し、両面に形成されたエッチバック層2の上に、夫々多層配線基板44を形成することが可能である。なお、ベース基板1の両面に多層配線基板44を形成する工程は、前述の第1の実施形態と実質的に同一であるため、簡略化のため説明を省略する。
【0053】
このように、本実施形態においては、ベース基板の両面に多層配線基板を形成することができるため、ベース基板1枚当たりの多層配線基板の生産量は2倍となり、製造効率の大幅な向上が可能となる。この結果、半導体装置の製造コストの削減及び製造時間の短縮が可能となる。本変形例における上記以外の効果は、前述の第1の実施形態と同様である。
【0054】
次に、本発明の第3の実施形態について説明する。図8は本実施形態に係る半導体装置の製造方法を示す断面図である。図1(b)に示すように、前述の第1及び第2の実施形態においては、エッチバック層2を1層のみ形成している。このため、図3(c)に示すエッチバック層2をエッチングする工程において、エッチバック層2はその側面のみがエッチング液に接触することになる。従って、エッチバック層2におけるエッチング液に曝される面積が小さいため、エッチバックにかかる時間が長くなる。エッチバックにかかる時間が増加することは、多層配線基板作製のスループットを低下させるため、好ましくない。従って、スループットを向上させるために、エッチバック層2に速やかにエッチング液を供給する必要がある。
【0055】
そこで、図8に示すように、本実施形態においては、ベース基板1上に液体浸透性が優れた多孔質層18を形成する。多孔質層18は、例えば多孔質ポリイミドにより形成する。そして、多孔質層18上にエッチバック層2を形成する。この後、図1(c)乃至(g)、図2(a)乃至(f)、図3(a)乃至(d)、図4(a)乃至(d)に示す第1の実施形態と同様な工程により、フリップチップ型半導体装置を製造する。本実施形態における上記以外の製造方法、構成及び動作は、前述の第1の実施形態と同様である。
【0056】
本実施形態においては、多層配線基板を形成する工程が終了した後(第1の実施形態における図3(b)に相当)、エッチング液によりエッチバック層2をエッチバックして除去する工程(第1の実施形態における図3(c)に相当する工程)において、エッチング液はエッチバック層2の側面に供給されると共に、多孔質層18の内部の孔を通過してエッチバック層2におけるこの多孔質層18に接触している面にも供給される。このため、多孔質層18を設けない場合と比較して、エッチバック層2のエッチング速度を増加させることができる。本実施形態においては、このように、液体浸透が優れた多孔質層18をベース基板1上に形成することによって、エッチバック層2のエッチング速度を向上させることができ、半導体装置のスループットを向上させることが可能となる。本実施形態における上記以外の効果は、前述の第1の実施形態と同様である。
【0057】
なお、本実施形態においては、多孔質層18をベース基板1上に形成したが、ベース基板1上にエッチバック層2を形成し、このエッチバック層2上に多孔質層18を形成してもよく、また、ベース基板1上に、多孔質層―エッチバック層―多孔質層のサンドイッチ構造を形成してもよい。このようなサンドイッチ構造を形成すると、エッチバック層2が多孔質層18によって挟まれることになり、エッチバック層2の両面にエッチング液が供給される。この結果、エッチバック層2がエッチング液によってより速やかにエッチングされる。但し、本実施形態においては、多孔質層18はベース基板又は多層配線基板に接して形成されているため、エッチバック層をエッチングして除去した後、残存している多孔質層18を除去する工程が必要となる。
【0058】
また、本実施形態においては、エッチング液を浸透させるために多孔質層を設ける例を説明したが、エッチング液を高速で浸透させることができる材料であれば、多孔質層以外の材料を用いてもよい。
【0059】
次に、本発明の第4の実施形態について説明する。図9は本実施形態に係る半導体装置の製造方法を示す断面図である。前述の第3の実施形態においては、多孔質層を設けることによって、エッチングの速度を向上させる方法を説明したが、多孔質層がベース基板上に形成される場合には、多孔質層とベース基板及びエッチバック層との間の密着性を考慮する必要があり、多孔質層がエッチバック層と多層配線基板との間に形成される場合には、多孔質層とエッチバック層及び多層配線基板との間の密着性を考慮する必要がある。
【0060】
そこで、本実施形態においては、密着性に関する自由度を大きくするため、図9に示すように、ベース基板1上にエッチバック層2を形成し、エッチバック層2の上に液体浸透性が優れる多孔質層18を形成し、多孔質層18の上に更にエッチバック層2を形成した3層構造を形成する。これにより、エッチバック層2をエッチングする際に、多孔質層18を介してエッチング液がエッチバック層2に供給される。本実施形態における上記以外の製造方法、構成及び動作は、前述の第1の実施形態と同様である。
【0061】
このように、本実施形態においては、多孔質層18をエッチバック層2で挟み込むことによって、多孔質層18と多層配線基板との間の密着性、及び多孔質層18とベース基板1との間の密着性を考慮する必要が無くなり、多孔質層18とエッチバック層2との間の密着性のみを考慮すればよくなる。また、多孔質層18は、エッチバック層2で挟みこまれており、ベース基板1及び多層配線基板のいずれにも接触しないため、エッチバック層2がエッチングして除去されれば、ベース基板1及び多層配線基板上に多孔質層18が残存することがない。従って、前述の第3の実施形態と異なり、多孔質層18を除去するための工程を設ける必要がない。本実施形態における上記以外の効果は、前述の第3の実施形態と同様である。
【0062】
次に、本発明の第5の実施形態について説明する。図10(a)及び(b)は本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。本第5の実施形態は、前述の第1の実施形態に係る半導体装置の製造方法の改良であり、図1(a)乃至図3(a)に示す工程は、第1の実施形態と全く同様な工程である。即ち、本実施形態においては、図1(a)乃至図3(a)に示す工程により、ベース基板1上にエッチバック層2を形成し、その上に多層配線基板44を形成する。
【0063】
次に、図10(a)に示すように、エッチバック層2をエッチングして除去し、多層配線基板44からベース基板1を分離する。これにより、フィルム化された多層配線基板44を得る。その後、図10(b)に示すように、フィルム化された多層配線基板44に絶縁性接着剤10を塗布する。次に、この絶縁性接着剤10を介して、金属又は合金からなる補強板11を、多層配線基板44に接着する。次に、図4(a)乃至(d)に示す第1の実施形態と同様な工程により、フリップチップ型半導体装置45を製造する。本実施形態における上記以外の製造方法、構成及び動作は、前述の第1の実施形態と同様である。
【0064】
本実施形態においても、フィルム化された多層配線基板44を得ることが可能となるため、このフィルム状の多層配線基板44を、TABテープ(Tape Automated Bonding Tape)等に代表されるフィルム品を搬送形態とする製造プロセス設備に適用することが容易となる。このように、多層配線基板44を、多くの既存の基板関連製造設備に適用することが可能となるため、設備投資費用の削減及び設備仕様の業界標準化を推進し易いという利点が生じ、最終的には製造コストの削減に効果がある。
【0065】
また、本実施形態においては、多層配線基板を作製する工程において、ベース基板を再利用することができるため、半導体装置の製造コストにおける資材費を大幅に削減することが可能であり、大幅な低コスト化を推進することができる。
【0066】
更に、前述の第2の実施形態と同様に、ベース基板の両面にエッチバック層を形成し、その上に夫々多層配線基板を形成すれば、ベース基板1枚当たりの生産量が2倍となり、製造効率の大幅な向上が可能となる。この結果、半導体装置の製造コストの大幅な削減が可能となる。
【0067】
【発明の効果】
上述のとおり、本発明によれば、支持基板上にエッチバック層を介して多層配線板を形成した後、エッチバック層をエッチングすることにより、多層配線板から支持基板を分離することができる。この結果、支持基板を再利用することができるため、半導体装置の製造コスト中の資材費を大幅に削減することが可能となり、この多層配線板を用いて製造された半導体装置のコストを低減することが可能となる。
【図面の簡単な説明】
【図1】(a)乃至(g)は、本発明の第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2】(a)乃至(f)は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図1の次の工程を示す。
【図3】(a)乃至(d)は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図2の次の工程を示す。
【図4】(a)乃至(d)は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図3の次の工程を示す。
【図5】本実施形態の変形例に係るフリップチップ型半導体装置を示す断面図である。
【図6】本実施形態の他の変形例に係るフリップチップ型半導体装置を示す断面図である。
【図7】本発明の第2の実施形態に係る半導体装置を示す断面図である。
【図8】本発明の第3の本実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の第4の実施形態に係る半導体装置の製造方法を示す断面図である。
【図10】(a)及び(b)は、本発明の第5の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図11】従来のフリップチップ型半導体装置を示す断面図である。
【符号の説明】
1;ベース基板
2;エッチバック層
3;外部電極パッド部
4;絶縁層
5;開口部
6;薄膜層
7;配線
8;パッド電極部
9;ソルダーレジスト膜
10;絶縁性接着剤
11;補強板
12;半導体チップ
13;バンプ電極
14;絶縁性封止樹脂
15;半田ボール
16;放熱性接着剤
17;ヒートスプレッダー
18;多孔質層
43;配線構造体
44;多層配線基板
45、46、47;フリップチップ型半導体装置
201;MPUチップ
202;メモリーチップ
203;ASICチップ
204;絶縁性封止樹脂
205;半田ボール
309;多層配線基板
311;絶縁性基板
313;導電性接着剤
314;半導体チップ
316;絶縁性樹脂
317;バンプ
318;フリップチップ型半導体装置
Claims (18)
- 第1の材料からなる支持基板上に第2の材料からなるエッチバック層を形成する工程と、このエッチバック層上に多層配線板を形成する工程と、前記エッチバック層をエッチングして、前記多層配線板から前記支持基板を分離するエッチング工程と、前記多層配線板に半導体チップを搭載する工程と、を有することを特徴とする半導体装置の製造方法。
- 前記エッチング工程は、前記エッチバック層をウエットエッチングする工程であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記エッチバック層を形成する工程と前記多層配線板を形成する工程の間に、前記エッチバック層上に前記エッチバック層と前記多層配線板とを相互に密着させる密着層を形成する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記エッチバック層を形成する工程と前記多層配線板を形成する工程の間に、前記エッチバック層上にこのエッチバック層よりも液体浸透性が高い浸透層を形成する工程を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記浸透層を形成する工程と前記多層配線板を形成する工程の間に、前記浸透層上に前記第2の材料からなる他のエッチバック層を形成する工程を有することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記エッチバック層を形成する工程の前に、前記支持基板上に前記エッチバック層よりも液体浸透性が高い浸透層を形成する工程を有することを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記浸透層を多孔質材料により形成することを特徴とする請求項4乃至6のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の材料を、Al、Al合金、Cu又はCu合金とすることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の材料を、Si、Ti合金、ステンレス鋼、ジュラルミン及びマレージング鋼からなる群から選択された1種の金属又は合金とすることを特徴とする請求項2乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の材料を、アルミナ、ムライト及び窒化アルミニウムからなる群から選択された1種の無機セラミック材料とすることを特徴とする請求項2乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記第1の材料を、ポリイミドとすることを特徴とする請求項2乃至8のいずれか1項に記載の半導体装置の製造方法。
- 前記多層配線板における前記エッチバック層側の表面を、エポキシ系樹脂、シリコーン系樹脂、ポリイミド系樹脂、ポリオレフィン系樹脂、シアネートエステル系樹脂、フェノール系樹脂及びナフタレン系樹脂からなる群から選択された1種又は2種以上の樹脂を主成分とする材料により形成することを特徴とする請求項2乃至11のいずれか1項に記載の半導体装置の製造方法。
- 前記多層配線板を形成する工程は、前記エッチバック層上に外部電極パッド部を形成する工程と、この外部電極パッド部を埋め込むように絶縁層を形成する工程と、この絶縁層における前記外部電極パッド部の直上域の少なくとも一部に開口部を形成する工程と、前記絶縁層上に前記開口部を介して前記外部電極パッド部に接続される電極パッド部を形成する工程と、を有することを特徴とする請求項1乃至12のいずれか1項に記載の半導体装置の製造方法。
- 前記多層配線板を形成する工程は、1又は複数の配線層を形成する工程を有し、各前記配線層を形成する工程は、前記絶縁層上に前記開口部を介して前記外部電極パッド部に接続される配線を形成する工程と、この配線を埋め込むように他の絶縁層を形成する工程と、この他の絶縁層における前記配線の直上域の少なくとも一部に他の開口部を形成する工程と、を有し、前記電極パッド部は前記他の絶縁層上に形成され、前記他の開口部を介して前記配線に接続されるものであることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記エッチバック層を形成する工程は前記支持基板の両面に前記エッチバック層を形成する工程であり、前記多層配線板を形成する工程は前記支持基板の両面に形成された前記エッチバック層の夫々の上に前記多層配線板を形成する工程であり、前記エッチング工程は前記支持基板の両面に形成された前記エッチバック層をエッチングする工程であることを特徴とする請求項1乃至14のいずれか1項に記載の半導体装置の製造方法。
- 前記多層配線板にこの多層配線板を補強する補強板を取り付ける工程を有することを特徴とする請求項1乃至15のいずれか1項に記載の半導体装置の製造方法。
- 前記補強板を取り付ける工程は前記エッチング工程の前に実施され、前記補強板は前記多層配線板における前記エッチバック層側の面の反対面に取り付けられることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記エッチング工程は、フィルム状の前記多層配線板を形成する工程であり、前記補強板を取り付ける工程は、前記エッチング工程の後に実施されることを特徴とする請求項16に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002346349A JP3773896B2 (ja) | 2002-02-15 | 2002-11-28 | 半導体装置の製造方法 |
US10/365,833 US7138064B2 (en) | 2002-02-15 | 2003-02-13 | Semiconductor device and method of manufacturing the same |
TW092103243A TWI223419B (en) | 2002-02-15 | 2003-02-14 | Semiconductor device and method of manufacturing the same |
CNB03104123XA CN1270364C (zh) | 2002-02-15 | 2003-02-14 | 半导体器件及其制造方法 |
KR10-2003-0009626A KR100510154B1 (ko) | 2002-02-15 | 2003-02-15 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002038442 | 2002-02-15 | ||
JP2002-38442 | 2002-02-15 | ||
JP2002346349A JP3773896B2 (ja) | 2002-02-15 | 2002-11-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003309215A JP2003309215A (ja) | 2003-10-31 |
JP3773896B2 true JP3773896B2 (ja) | 2006-05-10 |
Family
ID=27736514
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002346349A Expired - Lifetime JP3773896B2 (ja) | 2002-02-15 | 2002-11-28 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7138064B2 (ja) |
JP (1) | JP3773896B2 (ja) |
KR (1) | KR100510154B1 (ja) |
CN (1) | CN1270364C (ja) |
TW (1) | TWI223419B (ja) |
Families Citing this family (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7268425B2 (en) * | 2003-03-05 | 2007-09-11 | Intel Corporation | Thermally enhanced electronic flip-chip packaging with external-connector-side die and method |
JP4596846B2 (ja) * | 2004-07-29 | 2010-12-15 | 三洋電機株式会社 | 回路装置の製造方法 |
JP4559163B2 (ja) * | 2004-08-31 | 2010-10-06 | ルネサスエレクトロニクス株式会社 | 半導体装置用パッケージ基板およびその製造方法と半導体装置 |
JP4790297B2 (ja) | 2005-04-06 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US7816067B2 (en) * | 2005-06-10 | 2010-10-19 | Nissan Chemical Industries, Ltd. | Coating-type underlayer coating forming composition for lithography containing naphthalene resin derivative |
JP4787559B2 (ja) * | 2005-07-26 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8114766B1 (en) | 2005-09-19 | 2012-02-14 | Renesas Electronics Corporation | Method for manufacturing semiconductor device |
KR100782483B1 (ko) | 2006-01-19 | 2007-12-05 | 삼성전자주식회사 | 내부단자 배선을 갖는 패키지 보드 및 이를 채택하는반도체 패키지 |
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JP4956128B2 (ja) | 2006-10-02 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 電子装置の製造方法 |
JP2008091638A (ja) | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
JP2008091639A (ja) | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
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JP6693850B2 (ja) | 2016-09-30 | 2020-05-13 | 新光電気工業株式会社 | キャリア基材付き配線基板、キャリア基材付き配線基板の製造方法 |
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JP2018137474A (ja) * | 2018-04-16 | 2018-08-30 | ルネサスエレクトロニクス株式会社 | 電子装置 |
JP7323116B2 (ja) * | 2018-12-11 | 2023-08-08 | 株式会社Ssテクノ | 半導体パッケージの製造方法および半導体パッケージ |
CN116169037B (zh) * | 2023-04-24 | 2023-08-04 | 长电集成电路(绍兴)有限公司 | 一种芯片封装结构的制备方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3400877B2 (ja) | 1994-12-14 | 2003-04-28 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
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JPH10178271A (ja) | 1996-12-19 | 1998-06-30 | Dainippon Printing Co Ltd | 多層配線基板の製造方法および多層配線基板 |
JP2000031317A (ja) | 1998-07-13 | 2000-01-28 | Fujitsu Ltd | 半導体装置及び半導体素子搭載用基板の製造方法 |
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JP3973340B2 (ja) | 1999-10-05 | 2007-09-12 | Necエレクトロニクス株式会社 | 半導体装置、配線基板、及び、それらの製造方法 |
JP3677429B2 (ja) | 2000-03-09 | 2005-08-03 | Necエレクトロニクス株式会社 | フリップチップ型半導体装置の製造方法 |
DE10295940B4 (de) * | 2001-01-31 | 2013-04-04 | Sony Corp. | Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock |
WO2003060986A2 (en) * | 2002-01-11 | 2003-07-24 | The Pennsylvania State University | Method of forming a removable support with a sacrificial layers and of transferring devices |
-
2002
- 2002-11-28 JP JP2002346349A patent/JP3773896B2/ja not_active Expired - Lifetime
-
2003
- 2003-02-13 US US10/365,833 patent/US7138064B2/en not_active Expired - Fee Related
- 2003-02-14 TW TW092103243A patent/TWI223419B/zh not_active IP Right Cessation
- 2003-02-14 CN CNB03104123XA patent/CN1270364C/zh not_active Expired - Fee Related
- 2003-02-15 KR KR10-2003-0009626A patent/KR100510154B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200303604A (en) | 2003-09-01 |
TWI223419B (en) | 2004-11-01 |
KR100510154B1 (ko) | 2005-08-25 |
JP2003309215A (ja) | 2003-10-31 |
US20030157810A1 (en) | 2003-08-21 |
CN1270364C (zh) | 2006-08-16 |
CN1438686A (zh) | 2003-08-27 |
KR20030069098A (ko) | 2003-08-25 |
US7138064B2 (en) | 2006-11-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041014 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140224 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |