KR100510154B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR100510154B1
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혼다히로까즈
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체 장치의 제조방법에 관한 것이다. 본 방법에서, 베이스 기판상에 알루미늄 또는 구리로 이루어진 에칭백층이 형성되고, 그 에칭백층 상에 다층배선기판이 제조된다. 그 후, 다층배선기판과 베이스 기판이 에칭되지 않는 조건으로 에칭백층이 에칭되어 제거되서, 베이스 기판이 다층배선기판으로부터 분리된다. 따라서, 베이스 기판이 재사용될 수 있다.

Description

반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 제조비용이 저감되는 반도체 장치와 그 제조방법에 관한 것으로서, 특히, 다층배선기판 상에 반도체 칩이 탑재되는 플립칩 (flip-chip) 타입 반도체 장치와 그 제조방법에 관한 것이다.
일본 특개평 2001-257288 에 개시된 바와 같이, 반도체 장치에서 무게감소와 탑재영역 감소의 요구에 따라서, 반도체 장치들, 특히 베어 칩 (bare chip) 탑재 공정에 의해 조립되는 플립칩 타입 반도체 장치가 주목되었다.
도 1 은 종래의 플립칩 타입 반도체 장치를 나타내는 단면도이다. 도 1 에 나타낸 바와 같이, 종래의 플립칩 타입 반도체 장치 (318) 에서는, 절연성 기판 (311) 이 제공된다. 그리고, 그 절연성 기판 (311) 에 도전성 접착제 (313) 가 제공된다. 또한, 그 절연성 기판(311) 의 표면 (front surface) 에 다층배선기판 (309) 이 제공되며, 절연성 기판 (311) 의 이면 (back surface) 에는 범프 (317) 가 제공된다. 다층배선기판 (309) 및 범프 (317) 는 각각 도전성 접착제 (313) 로 접속된다. 또한, 다층배선기판 (309) 의 표면에 반도체 칩 (314) 이 탑재되고, 그 반도체 칩 (314) 은 절연성 수지 (316) 로 커버되어 그 수지 (316) 에 의해 지지, 보호된다. 플립칩 타입 반도체 장치 (318) 는 베이스 기판 (도시 생략) 상에 범프 (317) 에 의해 탑재된다. 범프 (317) 및 반도체 칩 (314) 은 절연성 기판 (311) 에 형성된 도전성 접착제 (313) 및 다층배선기판 (309) 과 각각 전기적으로 접속된다.
다층배선기판 (309) 에는 높은 평탄성이 요구된다. 따라서, 다층배선기판 (309) 이 다음과 같은 단계에 의해 다층배선기판 (309) 이 제조된다. 우선, 구리 (Cu), 니켈 (Ni), 알루미늄 (Al) 등, 또는 그들을 주성분으로 하는 합금과 같은 금속으로 이루어지고 높은 강성을 갖는 지지기판 (도시 생략) 이 준비된다. 그 후, 그 지지기판 상에 다층배선기판 (309) 이 형성된다. 그리고, 다층배선기판 (309) 만이 잔존하도록 에칭에 의해 지지기판이 제거된다.
그러나, 상술한 종래기술은 다음과 같은 문제점을 갖는다. 즉, 상술한 바와 같이, 높은 강성을 갖는 지지기판은 다층배선기판이 일단 형성된 후에, 에칭에 의해 제거된다. 따라서, 다음 다층배선기판이 형성되는 경우, 새로운 지지기판이 준비되어야 하며, 이는 비용을 증가시킨다.
본 발명의 목적은 다층배선기판이 형성되는 경우, 높은 강성을 갖는 지지기판을 재사용하여, 제조비용이 저감되는 플립칩 반도체 장치와 그 제조방법을 제공하는 것이다.
본 발명에 따른 반도체 장치의 제조방법은 제 1 재료로 형성되는 지지기판 상에 제 2 재료로 형성되는 에칭백층을 형성하는 단계를 갖는다. 제 2 재료는 제 1 재료와 에칭레이트가 다르다. 또한, 본 발명에 따른 반도체 장치의 제조방법은 그 에칭백층 상에 다층배선기판을 형성하는 단계, 다층배선기판으로부터 지지기판을 분리하기 위해 에칭백층을 에칭하는 단계, 및 다층배선기판 상에 반도체 칩을 탑재하는 단계를 포함한다.
본 발명에서, 지지기판상에 에칭백층과 다층배선기판이 형성된 후에, 에칭백층이 에칭되어 다층배선기판으로부터 지지기판이 제거된다. 따라서, 다층배선기판 상에 반도체칩이 탑재되어, 반도체장치가 제조될 뿐만 아니라, 그 지지기판은 제거되어 재사용될 수 있다. 그 결과, 반도체 장치의 제조비용이 저감될 수 있다.
반도체 장치의 또다른 제조방법은 제 1 재료로 형성되는 지지기판 상에 제 2 재료로 형성되는 에칭백층을 형성하는 단계를 갖는다. 제 2 재료는 제 1 재료와 에칭 레이트가 다르다. 본 발명에 따른 반도체 장치의 제조방법은, 에칭백층 상에 다층배선기판을 형성하는 단계, 다층배선기판으로부터 지지기판을 분리하도록 에칭백층을 에칭하는 단계, 다층배선기판 상에 복수개의 반도체 칩을 탑재하는 단계, 및 모든 반도체 칩을 다층배선기판으로부터 분리하는 단계를 포함한다.
본 발명에 따른 반도체 장치는 다층배선기판 및 그 다층배선기판 상에 탑재되는 반도체 칩을 갖는다. 그 반도체칩은 다층배선기판 상에 탑재된다. 다층배선기판은 에칭백층을 에칭함으로써 지지기판으로부터 분리된다. 그 에칭백층은 다층배선기판 및 지지기판 사이에 형성된다. 따라서, 본 발명은 비싸지 않은 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 발명에 따라서, 에칭백층을 통하여 지지기판 상에 다층배선기판이 형성된 후, 지지기판이 다층배선기판으로부터 제거될 수 있도록 에칭백층이 에칭된다. 그 결과, 지지기판이 재사용될 수 있고, 반도체 장치의 제조비용 중 재료비가 상당히 저감될 수 있다. 따라서, 다층배선기판의 사용에 의해 제조되는 반도체의 비용이 저감될 수 있다.
본 발명의 실시형태를, 첨부된 도면을 참조하여 상세히 설명한다.
우선, 본 발명의 제 1 실시형태를 설명한다. 도 2a 내지 도 2g, 도 3a 내지 도 3f, 도 4a 내지 도 4d, 도 5a 내지 도 5d 는 본 발명에 따른 반도체 장치의 제조방법을 나타내는 단면도이다.
우선, 도 2a 에 나타낸 바와 같이, 높은 표면 평탄성과 기계적 강도를 갖는 베이스 기판 (1) 이 준비된다. 그 베이스 기판 (1) 을 형성하는 재료는, 실온에서 예를 들면, 20 GPa 이상의, 보다 바람직하게는 100 GPa 이상의 탄성률 (elastic modulus) 을 갖는 재료이다. 베이스 기판 (1) 의 재료들은, 예를 들면, Si, Ti 합금, 스테인레스 스틸 (SUS), 두랄루민, 머라징 (maraging) 스틸 등과 같은 금속 또는 합금재료, 또는 알루미나, 물라이트, 알루미늄 질화물 등과 같은 무기 세라믹, 또는 폴리이미드 등과 같이 우수한 표면 평편함과 내열성을 갖는 유기 재료이다.
그 후, 도 2b 에 나타낸 바와 같이, 에칭백층 (2) 은 주성분으로서 Al 또는 Cu 로 이루어지며, 베이스 기판 (1) 의 전표면 상에 스퍼터링 방법 등에 의해 형성된다. 에칭백층 (2) 은 알루미늄 합금 또는 구리합금으로 형성될 수도 있다.
그 후, 도 2c 에 나타낸 바와 같이, 그 에칭백층 (2) 상에 외부전극패드 (3) 가 형성된다. 이 경우, 에칭백층 (2) 이 Al 을 주성분으로 하여 이루어진 재료로 형성되는 경우, 다음 단계들에 의해 외부전극패드 (3) 가 형성된다. 즉, 우선, 에칭백층 상에 포토리지스트 (도시 생략) 가 형성된다. 그 후, 외부전극패드 (3) 의 패턴을 형성하는 소정의 영역을 노출시키기 위하여, 포토레지스트가 노광, 현상처리되고, 패터닝된다. 그 후, 무전해도금기술에 의해, Zn 층, Ni 층, Cu 층이 순서대로 적층되는 3층막 (이하, Zn/Ni/Cu 층으로 지칭한다) 의 도금막이 에칭백층 (2) 의 노출부인 포토레지스트 개구부 상에 형성되어 외부전극패드 (3) 를 형성한다. 이 경우, Zn/Ni/Cu 층의 각 두께는 Zn 층 이 0.1 내지 1 ㎛ , Ni 층이 1 내지 10 ㎛, Cu 층이 10 내지 50 ㎛ 이다. 따라서, 외부전극패드 (3) 의 총두께는 11.1 내지 61 ㎛ 이다. 외부전극패드 (3) 가 형성된 후, 포토레지스트는 제거된다.
이 경우, Al 에칭백층 (2) 과 외부전극패드 (3) 사이의 밀착성을 높이기 위하여, 외부전극패드 (3) 는 다음 공정들에 의해 형성될 수 있다. 즉, Al 에칭백층 (2) 상에 Ti/Cu 층, Cr/Cu 층 또는 Cu 합금 단층의 중간층 (도시 생략) 이 스퍼터링 방법 등에 의해 박층 형성된다. 중간층의 두께는 예를 들면, 약 0.2 내지 2 ㎛ 으로 설정된다. 그 중간층 상에 포토레지스트가 형성되고, 노광, 현상처리를 행하여 패터닝해서, 외부전극패드 (3) 가 형성되는 소정영역에서 개구부가 제공된다. 그 후, 상술한 Ti/Cu 층, Cr/Cu 층 내의 Cu 층 (Cu 합금층) 또는 Cu 합금 층 을 급전층으로 사용함으로써, 전해도금기술을 이용하여 Au/Ni/Cu 복합도금층이 외부전극패드 (3) 로서 형성된다. 이 경우, Au 층의 두께는 0.3 내지 3 ㎛ , Ni 층의 두께는 1 내지 10 ㎛ , Cu 층의 두께는 10 내지 50 ㎛ 이다. 따라서, Au/Ni/Cu 층의 총두께는 11.3 내지 63 ㎛ 에 이른다.
그 후, 그 포토레지스트가 제거된다. 그 후, 중간층에서 외부전극패드 (3) 에 커버되지 않은 영역이 화학적 에칭공정 또는 이온빔 에칭공정과 같은 건식에칭 기술에 의해 제거된다.
한편, 에칭백층 (2) 이 주성분으로서 Cu 로 이루어지는 재료로 형성되는 경우, 다음과 같은 단계에 의해 외부전극패드 (3) 이 형성된다. 즉, 베이스 기판 (1) 상에 형성되는 에칭백층 (2) 상으로, 포토레지스트 (도시 생략) 가 형성된다. 그 후, 에칭백층 (2) 에 외부전극패드 (3) 를 형성하는 소정의 영역을 노출하기 위해서, 포토레지스트는 노광, 현상처리되어 패터닝된다. 즉, 포토레지스트의 패턴은, 외부전극패드 (3) 의 패턴을 반전시켜 획득되는 패턴이 되도록 형성된다.
그 후, 에칭백층 (2) 으로서 Cu 층을 전기공급층으로서 사용하고, 전해도금기술을 이용하여 외부전극패드 (3) 로서 Au/Ni/Cu 복합도금층을 형성한다. 그 후, 그 포토레지스트가 제거된다. 이 경우, Au/Ni/Cu 복합도금층에서, Au 층의 두께는 0.3 내지 3 ㎛ 이고, Ni 층의 두께는 1 내지 10 ㎛ 이며, Cu 층의 두께는 10 내지 50 ㎛ 이다. 따라서, Au/Ni/Cu 복합도금층의 총두께는 11.3 내지 63 ㎛ 에 이른다.
그 후, 도 2d 에 나타낸 바와 같이, 에칭백층 (2) 상에 외부전극패드 (3) 를 커버하는 방식으로 절연층 (4) 이 형성된다. 그 절연층 (4) 은, 폴리이미드 수지 또는 에폭시 수지 등과 같은 액체 유기절연성 재료를 사용하여, 스핀 코팅공정에 의하여 형성되거나, SiO 등과 같은 무기절연성 재료를 플라즈마 표면처리기술을 이용하는 CVD (화학적 증기증착) 공정 또는 PVD (물리적 증기증착) 공정을 이용하여 증착함으로써 형성될 수 있다. 바람직하게는, 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네이트 에스테르 수지, 페놀 수지, 및 나프탈렌 수지를 주성분으로 하여 이루어지는 그룹으로부터 선택되는 1 또는 2 이상의 수지들을 사용하여, 절연층 (4) 이 형성된다. 이 경우, 절연층 (4) 내의 외부전극패드 (3) 바로 윗 영역에 대응하는 부위의 두께는, 예를 들면, 약 20 내지 80 ㎛ 이다.
그 후, 도 2e 에 나타낸 바와 같이, 외부전극패드 (3) 상의 그 절연층 (4) 이 부분적으로 제거되어, 개구부 (5) 가 형성된다. 즉, 절연층 (4) 의 전면에 포토레지스트 (도시 생략) 가 형성되고, 그 포토레지스트가 노광, 현상처리되고 패터닝되어, 개구부 (5) 를 형성하는 소정의 영역, 즉 외부전극패드 (3) 바로 위의 영역 일부에 개구부가 형성된다. 그 후, 절연층 (4) 이 패터닝된 포토레지스트를 마스크로 이용하여 패터팅된다. 그 후, 절연층 (4) 이 화학적으로 에칭될 수 있는 재료, 예를 들면, 염화나트륨 (NaOH) 등으로 에칭될 수 있는 폴리이미드, 에 의해 형성되는 경우, 습식에칭 (wet etching) 에 의해 개구부 (5) 가 형성된다. 한편, 절연층 (4) 이, 화학적으로 에칭될 수 없는 물질, 예를 들면, 에폭시 재료 또는 SiO 계 무기절연성 재료에 의해 형성되는 경우, 플라즈마 표면처리기술을 이용한 건식에칭 (dry etching) 에 의해 개구부 (5) 가 형성된다. 에폭시 재료 또는 SiO 계 무기절연성 재료를 에칭하는 에쳔트는, 다른 재료도 에칭하기 때문에, 이러한 재료는 사실상 화학적으로 에칭할 수 없다.
그 후, 도 2f 에 나타낸 바와 같이, Ti, Cr, Mo 또는 W 또는 그들의 합금이 외부전극패드 (3) 와 절연층 (4) 의 전체 표면에 스퍼터링과 같은 공정에 의해 증착되어 박막층 (6) 을 형성한다. 즉, 그 박막층 (6) 은 개구부 (5) 내부에도 형성된다. 이 박막층 (6) 은 외부전극패드 (3) 와 다음 단계에서 형성될 배선 (7) 간 (도 2g 참조) 의 밀착성을 향상시키기 위해 형성된다.
그 후, 도 2g 에 나타낸 바와 같이, 박막층 (6) 상에 예를 들면 5 내지 50 ㎛ 의 두께까지 스퍼터링 공정, CVD 공정, 무전해합금 공정 등에 의해 전극박막 (도시 생략) 이 형성된다. 그 전극박막은 Cu, Al, 또는 Ni 등과 같은 전극재료로 이루어진다. 그 후, 포토레지스트 (도시 생략) 가 전극박막상에 형성되고, 그 포토레지스트는 노광, 현상처리되어, 패터닝된다. 그 후, 이 패터닝된 포토레지스트를 마스크로서 사용하여, 습식에칭 또는 건식에칭에 의해 전극박막 및 박막층 (6) 을 에칭하여 선택적으로 제거한 후, 배선 (7) 을 형성한다. 즉, 박막층 (6) 과 전극박막에서 에칭되지 않은 부위는 배선 (7) 이 된다. 이 경우, 배선 (7) 의 두께는 약 5 내지 50 ㎛ 이다.
이 경우, 배선 (7) 의 패터닝 피치가 큰 경우에는, 그 배선 (7) 은 다음과 같은 단계에 의해 형성될 수 있다. 즉, 박막층 (6) 이 절연층 (4) 의 전체 표면에 형성되며, 그 박막층 (6) 상에 포토레지스트가 형성된다. 그 후, 그 포토레지스트는 노광, 현상처리되어, 배선 (7) 의 배선패턴이 반전된 패턴으로 패터닝된다. 그 후, Cu 등이 전해도금되어, 포토레지스트의 개구부 내에 배선패턴이 형성된다. 그 후, 그 포토레지스트는 박리되어, 배선패턴을 마스크로서 사용하여 박막층 (6) 이 에칭되고, 배선 (7) 이 형성된다.
그 후, 도 3a 내지 도 3e 에 나타낸 바와 같이, 상술한 절연층 (4) 의 형성에서 배선 (7) 의 형성까지의 단계, 즉 도 2d 내지 도 2g 에 나타낸 단계가 반복되어, 요구되는 다층배선구조를 갖는 배선구조체 (43) 이 형성된다. 이 경우, 절연층 (4) 이 바로 밑 배선 (7) 을 커버하는 방식으로, 절연층 (4) 이 형성된다. 배선구조체 (43) 의 최상층이 형성되어 절연층 (4) 이 된다. 따라서, 절연층 (4) 의 개수는 배선 (7) 의 개수보다 1 이 크다. 본 실시형태에서, 도 3e 에 나타낸 바와 같이, 4 개의 절연층 (4) 과 3 개의 배선 (7) 이 교차하여 형성된다.
배선구조체 (43) 가 형성된 후, 도 3f 에 나타낸 금속박막 배선형성기술을 이용하여 배선구조체 (43) 의 최상층 상에 패드전극들 (8) 이 형성된다. 패드 전극들 (8) 은, 이후 단계에서 탑재되는 플립칩 타입 반도체 칩의 범프전극 패턴에 대응하는 위치에 형성되고, 그 위치는 배선구조체 (43) 의 최상층 내의 배선 (7) 에 패드전극들 (8) 이 접속되는 곳이다. 패드전극들 (8) 으로는, 예를들면, Au/Ni/Cu 복합도금층 또는 이들의 합금으로 이루어진 층이 사용된다. 이 경우, 패드전극 (8) 을 형성하는 Au/Ni/Cu 복합도금층에서, Au 층의 두께는 0.3 내지 3 ㎛ 이며, Ni 층의 두께는 1 내지 10 ㎛ 이며, Cu 층의 두께는 10 내지 50 ㎛ 이다. 따라서, 패드 전극 (8) 의 총두께는 11.3 내지 63 ㎛ 에 이른다.
그 후, 도 4a 에 나타낸 바와 같이, 배선구조체 (43) 와 패드전극(8) 의 전체표면에 솔더 레지스트막 (9) 이 형성되고, 솔더레지스트막 (9) 내의 패드전극(8) 바로 위의 영역에 개구부가 제공된다. 이 경우, 솔더레지스트 막 (9) 의 두께는, 예를 들면 10 내지 60 ㎛ 의 두께로 설정된다. 그 솔더레지스트 막 (9) 은 배선구조체 (43) 의 노출부위 패드전극 (8) 의 모서리부를 보호한다. 배선구조체 (43), 패드 전극 (8) 및 솔더 레지스트막 (9) 은 다층배선기판 (44) 을 형성한다.
솔더레지스트 막 (9) 이 비광감성 재료로 형성되는 경우, 그 솔더레지스트막 (9) 상에 포토레지스트가 코팅되고, 그 포토레지스트는 노광, 현상처리되어 패터닝된다. 그 후, 습식에칭 또는 건식에칭에 의해 선택적으로 패터닝된 포토레지스트를 마스크로서 사용하여, 솔더레지스트 막 (9) 이 제거되어, 그 솔더레지스트 내에 개구부가 형성된다. 또한, 솔더레지스트 막 (9) 이 감광성 재료로 형성되는 경우에는, 포토레지스트의 형성을 하지 않고도, 그 솔더레지스트 막 (9) 이 노광, 현상처리되어, 솔더레지스트막의 개구부들이 형성될 수 있다. 또한, 배선구조체 (43) 내의 절연층 (4) 의 기계적 또는 화학적 응력에 대한 신뢰성이 극히 높은 경우, 솔더레지스트 막 (9) 를 형성하는 것은 필요하지 않다.
도 4a 에 나타낸 바와 같이, 다층배선기판 (44) 은 베이스 기판 (1) 으로부터 순서대로, 외부전극패드 (3), 절연층 (4), 배선 (7), 절연층 (4), 배선 (7), 절연층 (4), 배선(7), 절연층 (4), 패드 전극들 (8), 및 솔더레지스트막 (9) 을 적층함으로써, 금속 5층 구조가 된다. 다층배선기판 (44) 을 구비하는 각 층의 두께는 다음과 같다. 즉, 예를 들면, 외부전극패드 (3) 의 두께는 약 11 내지 63 ㎛ 이며, 절연층 (4) 내의 배선 (7) 바로 위 영역에 대응하는 부분의 두께는 약 20 내지 80 ㎛ 이며, 배선 (7) 의 두께는 약 5 내지 50 ㎛ 이며, 패드 전극들 (8) 의 두께는 약 11 내지 63 ㎛ 이며, 솔더레지스트 막 (9) 의 두께는 약 10 내지 60 ㎛ 이다. 따라서, 본 실시형태에서의 다층배선기판 (44) 의 전체 두께는 127 내지 656 ㎛ 에 이른다.
그 후, 도 4b 에 나타낸 바와 같이, 다층배선기판 (44) 의 상층부에 위치되는 솔더 레지스트 막 (9) 표면 일부에 절연성 접착제 (10) 가 도포된다. 절연성 접착제 (10) 는 예를 들면, 에폭시계 수지, 또는 실리콘계 수지로 이루어지는 접착제이다. 또한, 다층배선기판 (44) 상의 소정의 위치에 절연성 접착제 (10) 에 의해 다층배선기판 (44) 을 강화하는 보강판 (11) 이 접착된다. 그 보강판 (11) 은 Cu 로 이루어진 보강판 본체의 표면상에 스테인레스 스틸 (SUS), 또는 Ni 도금에 의해 형성될 수 있다.
그 후, 도 4c 에 나타낸 바와 같이, 예를 들면 베이스 기판 (1) 상에 배치되는 에칭백층 (2) 의 전체, 적어도 일부가 화학적 습식에칭에 의해 제거된다. 이 경우, 에칭백층 (2) 만이 에칭되고 베이스 기판 (1) 과 다층배선기판 (44) 은 거의 에칭되지 않는 방식으로 에칭이 행해진다. 따라서, 도 4d 에 나타낸 바와 같이, 다층배선기판 (44) 및 베이스 기판 (1) 은 각각 분리된다. 이 경우, 에칭백층 (2) 은 Al 으로 형성되고, TMAH (테트라 메틸 암모늄 하이드록사이드) 수용액과 같은 알카리 수용액을 에쳔트로 이용하여 제거될 수 있다. 또한, 에칭백층 (2) 이 Cu 로 형성되는 경우, 큐프릭 클로라이드 (cupric chloride) 계 에쳔트 또는 하이드로라이틱 설파이트 (hydrolytic sulfate) 계 에쳔트가 사용될 수 있다.
도 2c 에 나타낸 단계에서, Ti/Cu 층, Cr/Cu 합금층 또는 Cu 합금단층과 같은 중간층 (도시 생략) 이 Al 의 에칭백층 (2) 상에 형성되는 경우, 도 4c 및 도 4d 에 나타낸 단계들에서 그 중간층이 제거된다. 따라서, 외부전극패드 (3) 아래에 도전성 중간층이 남게되므로, 도 4d 에 나타낸 단계 후, 이온빔 에칭공정 등과 같은 건식에칭 기술을 이용하여 그 중간층을 제거하는 단계가 요구된다.
에칭백층 (2) 이 제거되어 다층배선기판 (44) 및 베이스 기판 (1) 이 서로 분리된 후, 다층배선기판 (44) 자체의 전기특성검사가 수행될 수 있다. 따라서, 차후의 플립칩 탑재 단계에서, 전기적으로 우수한 제품으로 판단되는 다층배선기판 (44) 내의 부분에 플립칩 타입 반도체 칩이 탑재될 수 있다. 그 결과, 반도체 장치의 수율이 향상될 수 있다.
그 후, 도 5a 에 나타낸 바와 같이, 다층배선기판 (44) 의 패드전극들 (8) 에 플립칩 타입 반도체 칩 (12) 의 범프 전극 (13) 이 접속된다. 따라서, 다층배선기판 (44) 의 패드전극 (8) 측 표면에 보강판 (11) 이 제공되지 않는 영역 상에 반도체 칩 (12) 은 플립집 탑재된다. 이 경우, 범프 전극 (13) 이 Sn 또는 Pb 와 같은 금속재료를 주성분으로 사용하는 솔더이면, 플럭스를 이용하여 가열 리플로우 (heat reflow) 단계에서 플립칩 탑재가 행해질 수 있다. 또한, Au, In 등과 같은 금속재료를 주성분으로하여 범프전극 (13) 이 형성되는 경우, 열접촉 본딩공정에 의해 플립칩 탑재가 행해질 수 있다.
그 후, 도 5b 에 나타낸 바와 같이, 반도체 칩 (12) 의 측면 및 저면, 즉 반도체 칩 (12) 과 보강판 (11) 사이의 부분, 반도체 칩 (12) 와 다층배선기판 (44) 사이의 부분을 절연성 봉지수지 (14) 에 의해 봉지된다. 이 경우, 절연성 봉지수지 (14) 의 봉지 방법으로서, 진공봉지 기술을 통합하는 주입 수지주입기술 (injection resin injecting technique), 이송봉지 기술 (transfer sealing technique) 또는 액체 언더필 (underfill) 재료 등과 같은 봉지기술 등이 이용될 수 있다. 절연성 봉지수지 (14) 는 주 성분으로서 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네이트 에스테르 수지, 페놀 수지 및 나프탈렌 수지 등을 이루어지는 그룹으로부터 선택되는 1 또는 2 이상의 수지로 형성된다.
그 후, 도 5c 에 나타낸 바와 같이, Sn 등과 같은 금속재료를 외부단말의 주성분으로 이용하여 다층배선기판 (44) 내의 각각의 외부전극패드 (3) 가 첨부될 수 있다. 이 경우, 플럭스가 외부전극패드 (3) 에 선택적으로 인가된 후, 플럭스가 공급되고 IR 리플로우 공정에 의해 열처리가 행해지는 영역 상에 솔더 볼 (15) 이 탑재되어, 솔더 볼 (15) 이 외부전극패드 (3) 에 첨부될 수 있다.
그 후, 도 5d 에 나타낸 바와 같이, 다이싱 날 등을 사용하여, 예를 들면, 모든 반도체 칩 (12) 마다, 다층배선기판 (44) 을 절단하여 분리된다. 따라서, 플립칩 타입 반도체 장치의 각각의 조각들을 처리함으로써, 본 실시형태에 따른 플립칩 타입 반도체 장치 (45) 가 획득될 수 있다.
그 후, 도 5d 에 나타낸 바와 같이, 본 실시형태에 따른 플립칩 타입 반도체 장치 (45) 내에서, 다층배선기판 (44) 이 제공된다. 하면측으로부터 순서대로 다층배선기판 (44), 외부전극패드 (3), 절연층 (4), 배선 (7), 절연층 (4), 배선 (7), 절연층 (4), 배선 (7), 절연층 (4), 패드 전극 (8), 솔더 레지스트막 (9) 이 적층되어, 금속 5층 구조가 형성된다. 상술한 바와 같이, 본 실시형태에서 다층배선기판 (44) 의 총 두께는 127 내지 656 ㎛ 이다. 다층배선기판 (44) 의 하부표면 상의 외부전극패드 (3) 상으로, 예를 들면, Sn 으로 이루어진 솔더 볼 (15) 이 탑재된다. 또한, 다층배선기판 (44) 의 상부표면의 일부영역에, 솔더레지스트 막 (9) 으로 보강판 (11) 이 접속되며, 보강판 (11) 이 제공되지 않는 다층배선기판 (44) 의 상부표면 영역에 , 예를 들면, 1 개의 반도체 칩 (12) 이 탑제된다. 반도체 칩 (12) 내의 범프 전극 (13) 은 다층배선기판 (44) 상의 패드전극 (8) 과 전기적으로 접속된다. 또한, 반도체 칩 (12) 및 다층배선기판 (44) 사이와, 반도체 칩 (12) 및 보강판 (11) 사이에 절연성 봉지수지 (14) 가 채워져, 각각의 간극을 봉지한다. 그 후, 솔더 볼 (15) 에 의해 베이스 기판 (도시 생략) 상에 플립칩 타입 반도체 장치 (45) 가 탑재된다.
플립칩 타입 반도체 장치 (45) 에서, 전력은 베이스 기판 (도시 생략) 으로부터 솔더 볼 (15), 외부 전극 패드 (13), 3층배선 (7), 패드 전극 (8), 및 범프 전극 (13) 을 통하여 반도체 칩(12) 으로 전원이 공급되는 것과 동시에, 신호들이 입출력되어, 반도체 칩 (12) 이 동작한다.
본 실시형태에 따라서, 도 4d 에 나타낸 단계에서는, 다층배선기판 (44) 으로부터 분리된 베이스 기판 (1) 은, 에쳔트로서 사용되는 알칼린 수용액, 큐프릭 클로라이드계 에쳔트, 하이드로라이틱 설파이트계 에쳔트에 의해 어떠한 물리 화학적 손상도 입지 않는다. 따라서, 베이스 기판 (1) 을 재사용할 수 있다. 그 결과, 반도체 장치의 제조비용이 저감될 수 있다.
또한, 본 실시형태에서 다층배선기판의 배선패턴을 형성하는 단계들에서, 금속 박막 배선을 종래의 빌트업 기판과 같이 약 10 내지 30 ㎛ 로 두껍게 형성하는 것은 반드시 필요하지는 않으며, 반도체 웨이퍼에 대한 금속화 제조공정과 제조장치가 이용될 수 있다. 따라서, 비록 포토레지스트와 배선의 두께가 1 ㎛ 이하더라도, 공정처리가 용이하게 수행되어, 배선패턴의 미세패터닝이 용이하게 촉진될 수 있다. 따라서, 배선패턴의 미세 패터닝을 촉진하여 고밀도의 유기 다층배선기판을 제공하고, 다층배선기판 자체의 외부 형태크기를 감소시키는 것이 가능해져서, 제조비용이 상당히 저감될 수 있다.
또한, 반도체 웨이퍼가 베이스 기판으로서 사용되면, 웨이퍼 레벌의 공정처리에 의해 각각의 패키지가 제조될 수 있다. 따라서, 각각의 패키지가 개별 조각으로부터 제조되는 패키징 공정에 비해 단계가 큰폭으로 감소될 수 있어, 상당한 비용저감이 가능하다.
본 실시형태에서, 다층배선기판 (44) 으로서 금속 5층 구조를 갖는 예가 제시되었다. 그러나, 본 발명은 이 구조에 한정되는 것은 아니다. 또한, 다층배선구조는 (외부전극패드/절연층/패드전극/솔더 레지스트 막) 으로 이루어진 금속 2층 구조일 수도 있다. 이 경우, 각 층의 두께는 상술한 바와 같으므로, 다층배선기판의 총 두께가, 예를 들면 52 내지 266 ㎛ 이다. 또한, 다층배선기판은 (외부전극패드/절연층/배선층/절연층/패드전극/솔더 레지스트 막) 으로 이루어지는 금속 3층 구조일 수도 있다. 이 경우, 다층배선기판의 총두께는 예를 들면 77 내지 396 ㎛ 이다. 또한, 다층배선기판은 (외부전극패드/절연층/배선층/절연층/배선층/절연층/패드전극/솔더 레지스트 막)으로 이루어지는 금속 4층 구조일 수도 있다. 이 경우, 다층배선기판의 총두께는 예를 들면, 102 내지 526 ㎛ 에 이른다. 또한, 다층배선구조는 (외부전극패드/절연층/배선층/절연층/배선층/절연층/배선층/절연층/배선층/절연층/패드전극/솔더레지스트막) 으로 구성되는 금속 6층 구조일 수도 있다. 이 경우, 다층배선기판의 총 두께는 예를 들면, 152 내지 786 ㎛ 이다.
이하, 본 실시형태의 변형예가 제시된다. 도 6 은 변형예에 따른 플립칩 타입 반도체 장치를 나타내는 단면도이다. 통상, 플립칩 타입 반도체 장치는 종종 다중 핀/고속 타입의 논리소자에 적용된다. 이러한 장치의 애플리케이션에서는, 반도체칩의 동작에 따라 발생하는 열을 어떻게 분산시킬 것인가 하는 문제가 발생한다.
따라서, 도 6 에 나타낸 바와 같이, 변형예에 따른 플립칩 타입 반도체 장치 (46) 에서는, 본 발명의 플립칩 타입 반도체 장치 (45) 의 방열특성을 향상시키기 위하여, 제 1 실시형태에 의해 제조되는 플립칩 타입 반도체 장치에서, 반도체 칩 (12) 의 이면, 즉, 범프 전극 (13) 이 제공되지 않는 측의 표면에, 방열성 접착제 (16) 가 도포된다. 그 후, 반도체칩 (12) 의 표면에 방열성 잡착제 (16) 에 의해 방열체로서 사용되는 히트 스프레더 (heat spreader; 17) 가 접착된다.
히트 스프레더 (17) 는 바람직하게는, Cu, Al, W, Mo, Fe, Ni, 및 Cr 을 주성분으로 금속성재료에 의해 형성되거나, 알루미나, AlN, SiC 및 물라이트 중 어느 하나를 주성분으로 사용하는 세락믹 재료로 형성되는 것이 바람직하다.
또한, 방열성 접착제 (16) 는, 바람직하게는, 에폭시 수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네이트 에스테르 수지, 페놀 수지 및 나프탈렌 수지 중 어느 하나로 이루어지는 수지를 주성분으로 사용하여 형성되거나, Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AlN, 물라이트, BN 및 SiC 중 어느하나로 이루어지는 재료를 포함하여 구성되는 것이 바람직하다. 본 변형예에서 상기 이외의 동작 및 제조방법은 상기 제 1 실시형태에서 설명된 것과 동일하다.
상술한 바와 같이, 변형예는 반도체 장치의 방열효과를 향상시킬 수 있다. 본 변형예에서 상기이외의 효과는 제 1 실시형태의 효과와 동일하다.
그 후, 본 발명의 다른 변형예가 설명된다. 도 7 은 본 변형예에 따른 플립칩 타입의 반도체 장치를 나타낸 단면도이다. 상술한 제 1 실시형태에서, 단일 반도체 칩 (12) 이 탑재되는 플립칩 타입 반도체 장치가 설명되었다. 그러나, 최근, 단일 반도체 칩에 의해 구현될 수 없는 기능들을 구현시킬 필요성으로 인해, 복수개의 칩이 탑재되는 플립칩 타입 반도체 장치가 요구되었다.
도 7 에 나타낸 바와 같이, 본 발명의 변형예에 따라서, 플립칩 타입 반도체 장치 (47) 에서는, 제 1 실시형태에 의해 제조된 다층배선기판 (44) 의 표면에 MPU 칩 (201) 과 메모리 칩 (202) 이 범프 전극에 의해 전기적으로 접속되며, 절연성 봉지수지 (14) 에 의해 봉지된다. 또한, ASIC 칩 (203) 은 솔더 볼 (205) 에 의해 다층배선기판 (44) 의 이면에 접속되어, 절연성 봉지수지 (204) 에 의해 봉지된다. 솔더 볼 (205) 은 외부전극패드 (3) 에 접속된다. 그 결과, MPU 칩 (201), 메모리 칩 (202), ASIC 칩 (203) 은 범프 전극 (13), 패드 전극 (8), 배선 (7), 외부전극패드 (3) 및 솔더 볼 (205) 에 의해 서로 연결되며, 솔더 볼 (15) 에 의해 외부 영역에 접속된다. 본 발명의 변형예에서 상기이외의 구성, 동작 및 제조방법은 제 1 실시형태에서 상술된 것과 동일하다.
상술한 바와 같이, 본 발명의 변형예에 따라서, 플립칩 타입 반도체 장치에서 복수개의 반도체칩을 구비하는 시스템이 구현될 수 있다. 본 발명의 변형예에서 상기이외의 효과는 제 1 실시형태에서 상술한 것과 동일하다.
본 발명의 변형예에서, ASIC 칩 (203) 은 다층 배선기판 (44) 의 이면에 솔더 볼들 (15) 사이의 영역에 배치된다. 그러나, 다층배선기판 (44) 의 표면에 ASIC 칩 (203) 을 위한 공간이 있으면, ASIC 칩은 다층배선기판 표면에 연결될 수도 있다. 또한, 본 발명의 변형예에서, 상술한 히트 스프레더는 반도체 칩 상에 각각 탑재될 수 있다.
다음, 본 발명의 제 2 실시형태를 설명한다. 도 8 은, 본 실시형태에 따른 반도체 장치를 나타내는 단면도이다. 상술한 제 1 실시형태에서는, 베이스 기판 (1) 의 한쪽 표면에만 다층배선기판 (44) 이 형성된다. 그러나, 베이스 기판 (1) 의 다른쪽 표면에는 거의 사용되지 않는다. 따라서, 베이스 기판 (1) 의 표면 및 이면 모두에 에칭백층 (2) 이 형성되어, 각각 베이스 기판 (1) 의 표면과 이면 양측 모두에 형성되는 에칭백층 (2) 상에 다층배선기판 (44) 이 각각 형성될 수 있다. 다층배선기판 (44) 을 베이스 기판 (1) 의 표면 및 이면 양측에 형성하는 것은 제 1 실시형태와 거의 동일하므로, 간략화를 위해 그 단계들은 생략한다.
상술한 바와 같이, 본 발명의 실시형태에서, 다층배선기판은 베이스 기판의 표면 및 이면 양측에 형성될 수 있고, 베이스 기판 (1) 당 다층배선기판의 수율이 2 배가 되어, 제조효율이 상당히 향상될 수 있다. 그 결과, 반도체 장치 제조에서의 비용저감과 제조시간의 단축이 가능해진다. 본 실시형태에서, 상기이외의 효과는 제 1 실시형태의 효과와 동일하다.
다음, 본 발명의 제 3 실시형태을 설명한다. 도 9 는 본 실시형태에 따른 반도체 장치의 제조방법을 나타내는 단면도이다. 도 2b 에 나타낸 바와 같이, 상술한 제 1 및 제 2 실시예에서는, 단층의 에칭백층만이 형성된다. 따라서, 도 4c 에 나타낸 에칭백층 (2) 을 에칭하는 단계에서는, 에칭백층 (2) 측 만이 에쳔트와 접촉한다. 따라서, 에칭백층 (2) 에서 에쳔트에 의해 노출되는 영역이 작으므로, 에칭백 시간이 오래 걸린다. 따라서, 다층배선기판의 제조수율이 감소됨으로써, 에칭백 시간이 증가하는 것은 바람직하지 않다. 따라서, 수율을 향상시키기 위해서, 에칭백층 (2) 에 에쳔트를 빨리 공급할 필요가 있다.
따라서, 도 9 에 나타낸 바와 같이, 본 실시형태에서, 베이스 기판 (1) 상에 우수한 액체 침투성을 갖는 다공질층 (18) 이 형성된다. 다공질층 (18) 은 예를 들면, 다공성 폴리이미드가 형성된다. 그 후, 다공질층 (18) 상에 에칭백층 (2) 은 형성된다. 그 후, 도 2c 내지 도 2g, 도 3a 내지 도 3f, 도 4a 내지 도 4d, 도 5a 내지 도 5d 에 나타낸 제 1 실시형태와 동일한 단계에 의하여, 플립칩 타입 반도체 장치가 형성된다. 본 실시형태의 상기이외의 제조방법, 구성 및 동작은 제 1 실시형태의 그것과 동일하다.
본 실시형태에서, 다층배선기판을 형성하는 단계가 종료된 후 (제 1 실시형태에서 도 4b 에 대응하는 상태), 에쳔트에 의하여 에칭백층 (2) 을 에칭백하여 제거하는 단계 (제 1 실시형태의 도 4c 에 나타낸 단계들과 대응하는 단계) 에서, 에쳔트는 에칭백층 (2) 의 측 뿐만 아니라, 에칭백층 (2) 에서의, 다공질층 (18) 내부홀을 통해 다공질층 (18) 에 접촉하는 면에도 공급된다. 따라서, 다공질층 (18) 이 제공되지 않은 경우에 비해 에칭백층 (2) 의 에칭속도가 더욱 증가한다. 본 실시형태에서, 베이스 기판 (1) 상에 우수한 액체 침투성을 갖는 다공질층 (18) 을 형성함으로써, 에칭백층 (2) 의 에칭속도가 향상될 수 있어, 반도체 장치의 수율이 향상될 수 있다.
본 발명의 상기이외의 효과는 제 1 실시형태의 그것과 동일하다.
본 실시형태에서는, 다공질층 (18) 이 베이스 기판 (1) 상에 형성되지만, 에칭백층 (2) 이 베이스 기판 (1) 상에 형성된 후, 그 에칭백층 (2) 상에 다공질층 (18) 이 형성될 수도 있다. 또한, (다공질층/에칭백층/다공질층) 의 샌드위치 구조가 베이스 기판 (1) 상에 형성될 수 있다. 이 샌드위치 구조가 형성되는 경우에는, 다공질층 (18) 에 의해 에칭백층 (2) 이 샌드위치되어, 에칭백층 (2) 의 표면과 이면 양측에 에쳔트가 공급된다. 그 결과, 에칭백층 (2) 이 에쳔트에 의해 보다 빨리 에칭된다. 그러나, 본 실시형태에서는, 다공질층 (18) 이 베이스 기판 또는 다층배선기판과 접촉하는 방식으로 형성된다. 따라서, 에칭백층이 에칭되어 제거된 후, 잔류 다공질층 (18) 을 제거하는 단계가 요구된다.
또한, 본 실시형태에서는, 에쳔트를 침투시키기 위하여 다공질층을 제공하는 예가 설명되었지만, 에쳔트가 재료에 고속으로 침투할 수 있다면, 다공질층이외의 어떠한 재료도 사용될 수 있다.
다음, 본 발명의 제 4 실시형태를 설명한다. 도 10 은 본 실시형태에 따른 반도체 장치의 제조방법을 나타내는 단면도이다. 상술한 제 3 실시형태에서는, 다공질층의 제공에 의해 에칭 속도를 향상시키는 방법이 설명되었다. 그러나, 다공질층이 베이스 기판 상에 형성되는 경우에는, 다공질층과 베이스 기판 사이 및 다공질층과 에칭백층 사이의 접착성을 고려할 필요가 있다. 또한, 에칭백층과 다층배선기판 사이에 다공질층이 형성되는 경우, 다공질층과 에칭백층 사이 및 다공질층과 다층배선기판 사이의 접착 특성을 고려할 필요가 있다.
따라서, 본 실시형태에서, 베이스 기판 (1) 상에 3 층 구조가 형성되어 접착성의 자유도를 향상시킨다. 즉, 도 10 에 나타낸 바와 같이, 베이스 기판 (1) 상에 에칭백층 (2) 이 형성되고, 그 에칭백층 (2) 상에 우수한 액체 침투성을 갖는 다공질층 (18) 이 형성되며, 그 다공질층 (18) 상에 또다른 에칭백층 (2) 이 더 형성된다. 그 결과, 그 에칭백층 (2) 이 에칭될 경우에는, 에쳔트가 다공질층 (18) 을 통해 에칭백층 (2) 에 공급된다. 본 실시형태의 상기이외의 제조방법, 구성 및 동작은 상술한 제 1 실시형태의 그것과 동일하다.
상술한 바와 같이, 본 실시형태에 따르면, 에칭백층들 (2) 사이에 다공질층 (18) 을 샌드위칭함으로써, 다공질층 (18) 과 다층배선기판 사이 및 다공질층 (18) 과 베이스 기판 (1) 사이의 접착성을 고려할 필요없이, 다공질층 (18) 과 에칭백층 (2) 사이의 접착성만 고려하면 된다. 또한, 다공질층 (18) 이 에칭백층 (2) 에 의해 샌드위치되어, 베이스 기판 (1) 과 다층배선기판 중 어느 것과도 접촉하지 않는다. 따라서, 에칭백층 (2) 이 에칭되어 제거되면, 베이스 기판 (1) 과 다층배선기판 상에는 다공질층 (18) 이 남지 않는다. 따라서, 상술한 제 3 실시형태와 달리, 다공질층 (18) 을 제거하는 단계를 설정할 필요가 없다. 본 실시형태에서 상기이외의 효과는 상술한 제 3 실시형태의 그것과 동일하다.
다음, 본 발명의 제 5 실시형태를 설명한다. 도 11a 및 도 11b 는 본 실시형태에 따른 반도체 장치의 제조방법을 공정순서대로 나타내는 단면도이다. 제 5 실시형태는, 상술한 제 1 실시형태에 따른 반도체 장치의 제조방법을 향상시킨 것으로서, 도 2a 내지 4a 에 나타낸 단계들은 제 1 실시형태에 나타낸 동일 단계들과 매우 유사하다. 즉, 본 실시형태에서는, 도 2a 내지 도 4a 에 나타낸 단계들을 이용하여 베이스 기판상에 에칭백층 (2) 이 형성되고, 그 에칭백층 (2) 상에 다층배선기판 (44) 이 형성된다.
그 후, 도 11a 에 나타낸 바와 같이, 에칭백층 (2) 이 에칭되고 제거되어, 다층배선기판 (44) 으로부터 베이스 기판 (1) 이 분리된다. 이 단계들로부터, 다층배선기판 (44) 의 막이 획득될 수 있다. 그 후, 도 11b 에 나타낸 바와 같이, 다층배선기판 (44) 의 막에 절연성 접착제 (10) 가 도포된다. 그 후, 그 절연성 접착제 (10) 에 의해 다층배선기판 (44) 에 금속 또는 합금의 보강판 (11) 이 접착된다. 그 후, 도 5a 내지 도 5d 에 나타낸 제 1 실시형태와 동일한 단계들에 의하여, (도 5d 에 나타낸) 플립칩 타입 반도체 장치 (45) 가 제조된다. 본 실시형태에서 상기이외 제조방법, 구성, 및 동작은 상술한 제 1 실시형태의 그것과 동일하다.
본 실시형태에서도, 다층배선기판 (44) 막이 획득될 수 있어서, 통상의 TAB 테이프 (Tape Automated Bonding Tape) 의 막제품을 반송형태로 사용하여, 막제조를 이용하는 제조공정 설비에 그 다층배선이판 (44) 의 막이 용이하게 적용될 수 있다. 따라서, 다층배선기판 (44) 이 베이스 기판과 관련된 기존 제조설비에 적용될 수 있어, 자본투자비용의 저감과 기술 설비 조건의 표준화가 용이하게 촉진되고, 제조비용의 저감효과를 얻는 이점이 생긴다.
또한, 본 살시예에서, 다층배선기판의 제조단계에서 베이스 기판을 재사용할 수 있어서, 반도체기판의 제조비용에서 재료비가 현저하게 저감된다. 따라서, 큰 폭의 비용저감을 촉진시킬 수 있다.
또한, 상술한 제 2 실시형태와 같이, 베이스 기판의 표면과 이면 양측에 에칭백층이 형성되고, 그 에칭백층 상에 다층배선기판이 형성되면, 베이스 기판 1 개당 수율이 2 배가 되어, 제조효율성의 현저한 증가가 가능해진다. 그 결과, 반도체기판의 제조비용이 큰폭으로 저감될 수 있다.
이상, 설명한 바와 같이, 본 발명에 의하면, 베이스 기판 상에 에칭백층을 통하여 다층배선기판을 형성한 후, 에칭백층을 에칭백을 행함으로써, 다층배선기판으로부터 지지기판을 분리할 수 있다. 그 결과, 베이스 기판을 재사용할 수 있어서, 반도체 장치의 제조비용 중 재료비를 큰 폭으로 저감시킬 수 있고, 그 다층배선기판을 제조하는 반도체 장치의 비용을 저감할 수 있다.
도 1 은 종래의 플립칩 타입 반도체 장치를 나타내는 단면도.
도 2a 내지 도 2g 는 본 발명의 제 1 실시형태에 따른 반도체 장치 제조방법을 공정순서대로 나타내는 단면도.
도 3a 내지 도 3f 는, 도 2g 의 후속단계를 나타내는, 본 발명의 실시형태 따른 반도체 장치의 제조방법을 공정순서대로 나타내는 단면도.
도 4a 내지 도 4d 는, 도 3f 의 후속단계를 나타내는, 본 발명의 실시형태 따른 반도체 장치의 제조방법을 공정순서대로 나타내는 단면도.
도 5a 내지 도 5d 는, 도 4d 후속단계를 나타내는, 본 발명의 실시형태 따른 반도체 장치의 제조방법을 공정순서대로 나타내는 단면도.
도 6 은 본 발명의 변형예에 따른 플립칩 타입 반도체 장치를 나타내는 단면도.
도 7 은 본 발명의 다른 변형예에 따른 플립칩 타입 반도체 장치를 나타내는 단면도.
도 8 은 본 발명의 제 2 실시형태에 따른 반도체 장치를 나타내는 단면도.
도 9 는 본 발명의 제 3 실시형태에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 10 은 본 발명의 제 4 실시형태에 따른 반도체 장치의 제조방법을 나타내는 단면도.
도 11a 내지 도 11b 는 본 발명의 제 5 실시형태에 따른 반도체 장치의 제조방법을 공정순서대로 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1: 베이스 기판 2: 에칭백층
3: 외부전극패드 4: 절연층
5: 개구부 6: 박막층
7: 배선층 8: 범프전극
9: 포토레지스트막 10: 절연성 접착제
11: 보강판 12: 반도체 칩
13: 범프전극 14: 절연성 봉지수지
15: 솔더 볼 16: 방열성 접착제
17: 히트 스프레더 18: 다공질층
43: 배선구조체 44: 다층배선기판
45, 46, 47: 플립칩 타입 반도체장치 201: MPU 칩
202: 메모리 칩 203: ASIC 칩
204: 절연성 봉지수지 205: 솔더 볼
309: 다층배선기판 311: 절연성 기판
313: 도전성 접착제 314: 반도체 칩
316: 절연성 수지 317: 범프
318: 플립칩 타입 반도체장치

Claims (39)

  1. 제 1 재료로 이루어지는 지지기판 상에, 상기 제 1 재료와 에칭 레이트가 다른 제 2 재료로 이루어지는 에칭백층을 형성하는 단계;
    상기 에칭백층 상에 다층배선기판을 형성하는 단계;
    상기 다층배선기판으로부터 상기 지지기판을 분리하기 위하여 상기 에칭백층을 에칭하는 단계; 및
    상기 다층배선기판 상에 반도체 칩을 탑재하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 에칭백층은 상기 에칭백층을 에칭하는 단계에서 습식에칭으로 에칭하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 에칭백층을 형성하는 단계와 상기 다층배선기판을 형성하는 단계 사이에, 상기 다층배선기판이 상기 에칭백층 상에 적층되도록, 상기 에칭백층 상에 상기 에칭백층과 함께 에칭되는 중간층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 에칭백층을 형성하는 단계와 상기 다층배선기판을 형성하는 단계 사이에, 상기 에칭백층 상에, 상기 에칭백층의 액체침투성보다 높은 액체침투성을 갖는 침투층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 침투층을 형성하는 단계와 상기 다층배선기판을 형성하는 단계 사이에, 상기 침투층 상에, 상기 제 2 재료로 이루어지는 또다른 에칭백층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 2 항에 있어서,
    상기 에칭백을 형성하는 단계 전에, 상기 지지기판상에, 상기 에칭백층의 액체침투성보다 높은 액체침투성을 갖는 침투층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 4 항에 있어서,
    상기 침투층은 다공질성 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 재료는 Al, Al 합금, Cu, 또는 Cu 합금인 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 2 항에 있어서,
    상기 제 1 재료는 상기 에칭단계에서 사용되는 에쳔트에 의해 거의 에칭되지 않는 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 재료는 Si, Ti 합금, 스테인레스 스틸, 두랄루민, 및 멀라징 스틸로 이루어진 그룹으로부터 선택되는 1 종의 금속 또는 합금인 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 제 1 재료는 알루미나, 물라이트, 및 알루미늄 질화물로 이루어진 그룹으로부터 선택되는 1 종의 무기 세라믹 재료인 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 제 1 재료는 폴리이미드인 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 2 항에 있어서,
    상기 다층배선기판의 상기 에칭백층 측 상의 표면은, 상기 에칭단계에서 사용되는 에쳔트에 거의 에칭되는 않는 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 1 항 내지 제 13 항중 어느 하나의 항에 있어서,
    상기 다층배선기판을 형성하는 단계는,
    상기 에칭백층 상에 외부전극패드를 형성하는 단계;
    상기 외부전극패드를 매립하는 절연층을 형성하는 단계;
    상기 절연층에서 상기 외부전극패부 바로 위의 적어도 일부에 개구부를 형성하는 단계; 및
    상기 절연층 상의 상기 개구부를 통하여, 상기 외부전극패드와 접속되는 내부전극패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 다층배선기판을 형성하는 단계는 1 개 또는 복수개의 배선층을 형성하는 단계를 포함하고,
    상기 배선층을 각각 형성하는 단계는,
    상기 절연층 상에, 상기 개구부를 통하여 상기 외부전극패드에 접속되는 배선을 형성하는 단계;
    상기 배선을 매립하기 위하여 다른 절연층을 형성하는 단계; 및
    상기 다른 절연층에 상기 배선 바로 위의 일부에 다른 개구부를 형성하는 단계를 더 포함하며,
    상기 내부전극패드는 상기 다른 절연층 상에 형성되고, 상기 다른 개구부를 통하여 상기 배선에 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 1 항에 있어서,
    상기 에칭백층은 상기 지지기판의 표면과 이면 양측에 각각 형성되고,
    상기 지지기판의 상기 표면과 이면 양측 상에 형성되는 상기 에칭백층 각각 에 상기 다층배선기판이 형성되며,
    상기 에칭단계에서 상기 지지기판의 표면 및 이면 양측에 형성되는 상기 에칭백층이 함께 에칭되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 다층배선기판에 상기 다층배선기판을 강화하기 위한 보강판을 접착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 보강판을 접착하는 단계는 상기 에칭단계 전에 행해지며, 상기 다층배선기판에서 상기 에칭백층 측 표면의 반대면에, 상기 보강판이 접착하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 17항에 있어서,
    상기 에칭단계는 상기 다층배선기판의 막을 형성하고, 상기 보강판을 접착하는 단계는 상기 에칭단계 후에 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 1 재료로 이루어지는 지지기판 상에, 상기 제 1 재료와 에칭레이트가 다른 제 2 재료로 이루어지는 에칭백층을 형성하는 단계;
    상기 에칭백층 상에 다층배선기판을 형성하는 단계;
    상기 다층배선기판으로부터 상기 지지기판을 분리하기 위해서 상기 에칭백층을 에칭하는 단계;
    상기 다층배선기판 상에 복수개의 반도체 칩을 탑재하는 단계; 및
    상기 다층배선기판과 모든 상기 반도체 칩을 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조방법.
  21. 다층배선기판; 및
    상기 다층배선기판에 탑재되는 반도체 칩을 구비하며,
    지지기판으로부터 분리된 상기 다층배선기판상에, 상기 다층배선기판과 상기 지지기판 사이에 형성되는 에칭백층을 에칭함으로써 상기 반도체 칩이 탑재되는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 다층배선기판에 접속되는 솔더 볼을 더 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 다층배선기판과 상기 반도체 칩을 연결하는 범프전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  24. 제 21 항에 있어서,
    상기 다층배선기판 측 표면의 반대면에 접속되며, 상기 반도체 칩을 냉각하는 방열체를 더 구비하는 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서,
    상기 방열체는 Cu, Al, W, Mo, Fe, Ni, 및 Cr 으로 이루어지는 그룹으로부터 선택되는 1 종의 금속 또는 그 금속의 함금으로 형성되는 것을 특징으로 하는 반도체 장치.
  26. 제 24 항에 있어서,
    상기 방열체는 알루미나, AlN, SiC 및 물라이트로 이루어지는 그룹으로부터 선택되는 1 종의 재료를 포함하는 세라믹재료로 형성되는 것을 특징으로 하는 반도체 장치.
  27. 제 24 항에 있어서,
    상기 방열체는 방열성 접착제에 의하여 상기 반도체칩에 접착되는 것을 특징으로 하는 반도체 장치.
  28. 제 27 항에 있어서,
    상기 방열성 접착제는 에폭시수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네이트 에스테르 수지, 페놀 수지, 및 나프탈렌 수지로 이루어지는 그룹으로부터 선택되는 1 종의 수지를 주성분으로 하며,
    Ag, Pd, Cu, Al, Au, Mo, W, 다이아몬드, 알루미나, AlN, 물라이트, BN 및 SiC 로 이루어지는 그룹으로부터 선택되는 1 종의 재료 또는 2 종 이상의 재료를 더 포함하는 것을 특징으로 하는 반도체 장치.
  29. 제 21 항 내지 제 28 항 중 어느 하나의 항에 있어서,
    상기 다층배선기판은,
    외부전극패드;
    상기 외부전극패드를 커버하기 위해 형성되고, 상기 외부전극패드와 정합되는 영역의 일부에 개구부를 가지는 절연층;
    상기 절연층에 형성되고, 상기 개구부에 의해 상기 외부전극패드에 접속되는 내부전극패드; 및
    상기 내부전극패드의 모서리를 커버하는 솔더 레지스트막으로 이루어지는 금속 2층 구조인 것을 특징으로 하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 다층배선기판의 전체 막두께는 52 내지 266 ㎛ 인 것을 특징으로 하는 반도체 장치.
  31. 제 21 항 내지 제 28 항의 어느 하나의 항에 있어서,
    상기 다층배선기판은,
    외부전극패드,
    상기 외부전극패드를 커버하기 위해 형성되고, 상기 외부전극패드 상에 정합되는 영역의 일부에 제 1 개구부를 가지는 제 1 절연층;
    상기 제 1 절연층 상에 형성되고, 상기 제 1 개구부에 의해 상기 외부전극패드에 접속하는 배선층;
    상기 배선층을 커버하기 위해 형성되고, 상기 배선층과 정합되는 영역의 일부에 제 2 개구부를 가지는 제 2 절연층;
    상기 제 2 절연층 상에 형성되고, 상기 제 2 개구부에 의해 상기 배선층에 접속되는 내부전극패드; 및
    상기 내부전극패드의 모서리를 커버하는 솔더 레지스트 막으로 이루어지는 금속 3층 구조인 것을 특징으로 하는 반도체 장치.
  32. 제 31 항에 있어서,
    상기 다층배선기판의 전체 막두께는 77 내지 396 ㎛ 인 것을 특징으로 하는 반도체 장치.
  33. 제 21 항 내지 제 28 항의 어느 하나의 항에 있어서,
    상기 다층배선기판은,
    외부전극패드,
    상기 외부전극패드를 커버하기 위해 형성되고, 상기 외부전극패드 상에 정합되는 영역의 일부에 제 1 개구부를 가지는 제 1 절연층;
    상기 제 1 절연층 상에 형성되고, 상기 제 1 개구부에 의해 상기 외부전극패드에 접속하는 배선층;
    상기 배선층을 커버하기 위해 형성되고, 상기 배선층과 정합되는 영역의 일부에 제 2 개구부를 가지는 제 2 절연층;
    상기 제 2 절연층 상에 형성되고, 상기 제 2 개구부에 의해 상기 제 1 배선층에 접속되는 제 2 배선층;
    상기 제 2 배선층을 커버하기 위하여 형성되고, 상기 제 2 배선층과 정합되는 영역의 일부에 제 3 개구부를 가지는 제 3 절연층;
    상기 제 3 절연층 상에 형성되고, 상기 제 3 개구부에 의해 상기 제 2 배선층에 접속되는 내부전극패드; 및
    상기 내부전극패드의 모서리를 커버하는 솔더 레지스트 막으로 이루어지는 금속 4층 구조인 것을 특징으로 하는 반도체 장치.
  34. 제 33 항에 있어서,
    상기 다층배선기판의 전체 막두께는 102 내지 526 ㎛ 인 것을 특징으로 하는 반도체 장치.
  35. 제 21 항 내지 제 28 항의 어느 하나의 항에 있어서,
    상기 다층배선기판은
    외부전극패드,
    상기 외부전극패드를 커버하기 위해 형성되고, 상기 외부전극패드 상에 정합되는 영역의 일부에 제 1 개구부를 가지는 제 1 절연층;
    상기 제 1 절연층 상에 형성되고, 상기 제 1 개구부에 의해 상기 외부전극패드에 접속하는 배선층;
    상기 배선층을 커버하기 위해 형성되고, 상기 배선층과 정합되는 영역의 일부에 제 2 개구부를 가지는 제 2 절연층;
    상기 제 2 절연층 상에 형성되고, 상기 제 2 개구부에 의해 상기 제 1 배선층에 접속되는 제 2 배선층;
    상기 제 2 배선층을 커버하기 위하여 형성되고, 상기 제 2 배선층과 정합되는 영역의 일부에 제 3 개구부를 가지는 제 3 절연층;
    상기 제 3 절연층 상에 형성되고, 상기 제 3 개구부에 의해 상기 제 2 배선층에 접속되는 제 3 배선층;
    상기 제 3 배선층을 커버하기 위하여 형성되고, 상기 제 3 배선층과 정합되는 영역의 일부에 제 4 개구부를 가지는 제 4 절연층;
    상기 제 4 절연층 상에 형성되고, 상기 제 4 절연층에 의해 상기 제 3 배선층에 접속되는 내부전극패드; 및
    상기 내부전극패드의 모서리를 커버하는 솔더 레지스트 막으로 이루어지는 금속 5층 구조인 것을 특징으로 하는 반도체 장치.
  36. 제 35 항에 있어서,
    상기 다층배선기판의 전체 막두께는 127 내지 656 ㎛ 인 것을 특징으로 하는 반도체 장치.
  37. 제 21 항 내지 제 28 항의 어느 하나의 항에 있어서,
    상기 다층배선기판은
    외부전극패드,
    상기 외부전극패드를 커버하기 위해 형성되고, 상기 외부전극패드상에 정합되는 영역의 일부에 제 1 개구부를 가지는 제 1 절연층;
    상기 제 1 절연층 상에 형성되고, 상기 제 1 개구부에 의해 상기 외부전극에 접속하는 배선층;
    상기 배선층을 커버하기 위해 형성되고, 상기 배선층과 정합되는 영역의 일부에 제 2 개구부를 가지는 제 2 절연층;
    상기 제 2 절연층 상에 형성되고, 상기 제 2 개구부에 의해 상기 제 1 배선층에 접속되는 제 2 배선층;
    상기 제 2 배선층을 커버하기 위하여 형성되고, 상기 제 2 배선층과 정합되는 영역의 일부에 제 3 개구부를 가지는 제 3 절연층;
    상기 제 3 절연층 상에 형성되고, 상기 제 3 개구부에 의해 상기 제 2 배선층에 접속되는 제 3 배선층;
    상기 제 3 배선층을 커버하기 위하여 형성되고, 상기 제 3 배선층과 정합되는 영역의 일부에 제 4 개구부를 가지는 제 4 절연층;
    상기 제 4 절연층 상에 형성되고, 상기 제 4 절연층에 의해 상기 제 3 배선층에 접속되는 제 4 배선층;
    상기 제 4 배선층을 커버하기 위하여 형성되고, 상기 제 4 배선층과 정합되는 영역의일부에 제 5 개구부를 가지는 제 5 절연층;
    상기 제 5 절연층 상에 형성되고, 상기 제 5 개구부에 의해 상기 제 4 배선층에 접속되는 내부전극패드; 및
    상기 내부전극패드의 모서리를 커버하는 솔더 레지스트 막으로 이루어지는 금속 5층 구조인 것을 특징으로 하는 반도체 장치.
  38. 제 37 항에 있어서,
    상기 다층배선기판의 전체 막두께는 152 내지 786 ㎛ 인 것을 특징으로 하는 반도체 장치.
  39. 제 29 항에 있어서,
    상기 절연층은 에폭시수지, 실리콘 수지, 폴리이미드 수지, 폴리올레핀 수지, 시아네이트 에스테르 수지, 페놀 수지, 및 나프탈렌 수지로 이루어지는 그룹으로부터 선택되는 1 종의 수지 또는 2 종 이상의 수지를 포함하는 것을 특징으로 하는 반도체 장치.
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