JPH03272152A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH03272152A JPH03272152A JP2072602A JP7260290A JPH03272152A JP H03272152 A JPH03272152 A JP H03272152A JP 2072602 A JP2072602 A JP 2072602A JP 7260290 A JP7260290 A JP 7260290A JP H03272152 A JPH03272152 A JP H03272152A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体パッケージに係り、特に高密度実装用薄膜多層パ
・ンケージに関し 薄膜多層配線の剥がれを防止し２歩留りを向上できる構
造を有する半導体パッケージの提供を目的とし クロム膜、第１のニッケル膜、銅膜、第２のニッケル膜
、金膜がこの順に積層された薄膜多層配線を有し、該ク
ロム膜は樹脂絶縁膜に密着し、該金膜はリードを介して
半導体チップに接続している半導体パッケージにより構
成する。
・ンケージに関し 薄膜多層配線の剥がれを防止し２歩留りを向上できる構
造を有する半導体パッケージの提供を目的とし クロム膜、第１のニッケル膜、銅膜、第２のニッケル膜
、金膜がこの順に積層された薄膜多層配線を有し、該ク
ロム膜は樹脂絶縁膜に密着し、該金膜はリードを介して
半導体チップに接続している半導体パッケージにより構
成する。
また、クロム膜、クロム銅合金膜、銅膜、ニッケル膜、
金膜がこの順に積層された薄膜多層配線を有し、該クロ
ム膜は樹脂絶縁膜に密着し、該金膜はリードを介して半
導体チップに接続している半導体パッケージにより構成
する。
金膜がこの順に積層された薄膜多層配線を有し、該クロ
ム膜は樹脂絶縁膜に密着し、該金膜はリードを介して半
導体チップに接続している半導体パッケージにより構成
する。
また、前記樹脂絶縁膜がポリイミド絶縁膜である半導体
パッケージにより構成する。
パッケージにより構成する。
本発明は半導体パッケージに係り、特に高密度実装用薄
膜多層パッケージに関する。
膜多層パッケージに関する。
高密度実装用パッケージとして、薄膜多層パッケージが
使用されている。第２図は薄膜多層パッケージの概略断
面図を示し、第３図は薄膜多層配線周辺の詳細断面図を
示す。図において、６は薄膜多層配線、７はポリイミド
絶縁膜、８はテープ・オートメーテツド・ボンディング
（ＴＡＢ）リード、９はＡｕバンプ、１０は半導体チッ
プ、１１は配線、１２は埋込み導体、１３はピン、１４
はセラミック基板、１５はキャップ、１６は放熱板を表
す。
使用されている。第２図は薄膜多層パッケージの概略断
面図を示し、第３図は薄膜多層配線周辺の詳細断面図を
示す。図において、６は薄膜多層配線、７はポリイミド
絶縁膜、８はテープ・オートメーテツド・ボンディング
（ＴＡＢ）リード、９はＡｕバンプ、１０は半導体チッ
プ、１１は配線、１２は埋込み導体、１３はピン、１４
はセラミック基板、１５はキャップ、１６は放熱板を表
す。
薄膜多層配線６はポリイミド絶縁膜７の上に形威され、
上面の一端はＴＡＢリード８を介して半導体チップ１０
のＡｕバンプ９に接続する。薄膜多層配線６の下面の一
端はポリイミド絶縁膜７を貫いて配線１１に接続し、さ
らにセラごツタ基板１４のスルーホールを埋める埋込み
導体１２を経て外部に突き出るピン１４に接続する。
上面の一端はＴＡＢリード８を介して半導体チップ１０
のＡｕバンプ９に接続する。薄膜多層配線６の下面の一
端はポリイミド絶縁膜７を貫いて配線１１に接続し、さ
らにセラごツタ基板１４のスルーホールを埋める埋込み
導体１２を経て外部に突き出るピン１４に接続する。
薄膜多層配線６には、下地の絶縁膜７への付着力が大き
いこと、低抵抗であること、ＴＡＢリード８へのボンデ
ィング性のよいこと等が要求される。
いこと、低抵抗であること、ＴＡＢリード８へのボンデ
ィング性のよいこと等が要求される。
面図である。
薄膜多層配線６はポリイミド絶縁膜７上に順に積層され
たクロム膜１．銅膜３．ニッケル膜４金膜５からなり、
モして金膜５はＴＡＢリード８に接続している。
たクロム膜１．銅膜３．ニッケル膜４金膜５からなり、
モして金膜５はＴＡＢリード８に接続している。
薄膜多層配線６のパターンは、ポリイミド絶縁膜７上に
上記の多層膜を形威した後、その上に所定のパターンに
対応する開口を有するマスクパターンを形威し、その開
口から多層膜をウェットエツチングすることにより得ら
れる。ところが、ウェットエツチング後、薄膜多層配線
パターンに剥離が生じ、特に、薄膜多層配線パターンの
幅が小さくなると、その頻度が大きくなるといった問題
があった。
上記の多層膜を形威した後、その上に所定のパターンに
対応する開口を有するマスクパターンを形威し、その開
口から多層膜をウェットエツチングすることにより得ら
れる。ところが、ウェットエツチング後、薄膜多層配線
パターンに剥離が生じ、特に、薄膜多層配線パターンの
幅が小さくなると、その頻度が大きくなるといった問題
があった。
〔発明が解決しようとする課題］
本発明は、剥離の状況を調べ、原因を究明して。
剥離の生じない薄膜多層配線を実現し、しかも低抵抗で
ＴＡＢリードとのボンディングも良好な薄膜多層配線を
有する半導体パッケージを提供することを目的とする。
ＴＡＢリードとのボンディングも良好な薄膜多層配線を
有する半導体パッケージを提供することを目的とする。
上記課題は、クロム膜１．第１のニッケル膜２゜銅膜３
．第２のニッケル膜４．金膜５がこの順に積層された薄
膜多層配線６を有し、該クロム膜１は樹脂絶縁膜７に密
着し、該金１１ｉ５はリード８を介して半導体チップ１
０に接続している半導体パッケージによって解決される
。
．第２のニッケル膜４．金膜５がこの順に積層された薄
膜多層配線６を有し、該クロム膜１は樹脂絶縁膜７に密
着し、該金１１ｉ５はリード８を介して半導体チップ１
０に接続している半導体パッケージによって解決される
。
また、クロム膜１．クロム銅合金膜２ａ、銅膜３ニッケ
ル膜４．金膜５がこの順に積層された薄膜多層配線６を
有し、該クロム膜■は樹脂絶縁膜７に密着し、該金膜５
はリード８を介して半導体チップ１０に接続している半
導体パッケージによって解決される。
ル膜４．金膜５がこの順に積層された薄膜多層配線６を
有し、該クロム膜■は樹脂絶縁膜７に密着し、該金膜５
はリード８を介して半導体チップ１０に接続している半
導体パッケージによって解決される。
また、前記樹脂絶縁膜７がポリイミド絶縁膜である半導
体パッケージによって解決される。
体パッケージによって解決される。
従来の薄膜多層配線６の剥離状況を調べてみると、クロ
ム膜１と銅膜３の界面で剥離の生していることが判明し
た。この原因はクロム膜１と銅膜３の間の付着力が小さ
いこと、さらに薄膜多層配線パターンを形成する時のエ
ツチングがクロム膜１と銅膜３の界面で過度に進むこと
によると推定された。
ム膜１と銅膜３の界面で剥離の生していることが判明し
た。この原因はクロム膜１と銅膜３の間の付着力が小さ
いこと、さらに薄膜多層配線パターンを形成する時のエ
ツチングがクロム膜１と銅膜３の界面で過度に進むこと
によると推定された。
そこで５本発明ではクロム膜１と銅膜３の間にニッケル
膜、或いはクロム銅合金膜を設けてクロム膜１と銅膜３
の界面をなくすことにより、上記の問題に対処する。
膜、或いはクロム銅合金膜を設けてクロム膜１と銅膜３
の界面をなくすことにより、上記の問題に対処する。
ニッケル膜、或いはクロム銅合金膜はクロム膜１及び銅
膜３との付着力が大きく、界面が過度にエツチングされ
ることもない。
膜３との付着力が大きく、界面が過度にエツチングされ
ることもない。
挿入するニッケル膜、或いはクロム銅合金膜の厚さは薄
くても十分効果があり、銅膜３の厚さを減じる必要はな
いので低抵抗は保たれる。金膜５は通常ＴＡＢリード８
と金すす共晶を作って接続し、ボンディング性は良好で
ある。第２のニッケル膜４は銅膜３と金膜５の間のバリ
アメタルどしての作用をなしている。
くても十分効果があり、銅膜３の厚さを減じる必要はな
いので低抵抗は保たれる。金膜５は通常ＴＡＢリード８
と金すす共晶を作って接続し、ボンディング性は良好で
ある。第２のニッケル膜４は銅膜３と金膜５の間のバリ
アメタルどしての作用をなしている。
クロム膜ｌは樹脂絶縁膜７との密着性が良好であり、特
に通常用いる熱硬化性の樹脂８例えばポリイミド樹脂と
の密着性は良好である。
に通常用いる熱硬化性の樹脂８例えばポリイミド樹脂と
の密着性は良好である。
第１図は薄膜多層配線の実施例を説明するための断面図
であり、第３図は薄膜多層配線周辺の詳細断面図である
。
であり、第３図は薄膜多層配線周辺の詳細断面図である
。
以下、これらの図を参照しながら説明する。
セラミック基板１４に形成されたスルーホールは埋込み
導体１２で埋め込まれる。セラ旦ツタ基板１４は２例え
ば窒化アルミニウム（ＡＩＮ）であり埋込み導体１２は
２例えばタングステン（Ｗ）である。
導体１２で埋め込まれる。セラ旦ツタ基板１４は２例え
ば窒化アルミニウム（ＡＩＮ）であり埋込み導体１２は
２例えばタングステン（Ｗ）である。
セラミック基板１４上に配線１１を形成し埋込み導体１
２と接続する。配線１１ば１例えば厚さ０．２ μｍの
Ｔｔと厚さ３ｐｍのＣｕの積層からなる。
２と接続する。配線１１ば１例えば厚さ０．２ μｍの
Ｔｔと厚さ３ｐｍのＣｕの積層からなる。
ポリイミド樹脂を塗布してボリイ旦ド絶縁膜７を形成し
た後、配線１１に薄膜多層配線を接続するための貫通孔
を形成する。
た後、配線１１に薄膜多層配線を接続するための貫通孔
を形成する。
全面にクロム膜１．第１のニッケルＩｔ！ ２ 、銅膜
３、第２のニッケル膜４．金膜５をこの順にスパッタ蒸
着により被着する。基膜の材料と厚さは次の如くである
。
３、第２のニッケル膜４．金膜５をこの順にスパッタ蒸
着により被着する。基膜の材料と厚さは次の如くである
。
符号 材料
１、 クロム
２、 ニッケル
３、銅
４、 ニッケル
５、金
厚さ（μｍ）
０．１５
０．２
３．５
この多層膜はボリイくド絶縁膜７及び配線１１に連続し
て密着する。
て密着する。
金膜５上に薄膜多層配線パターンを形成するための開口
を有するレジストマスク（図示せず）を形成して、その
開口からウェットエツチングにより金膜５．第２のニッ
ケル膜４．銅膜３．第１のニッケル膜２．クロム膜ｌを
エツチングして除去し１幅６０μｍの薄膜多層配線６を
形成し、その後レジストマスクを除去する。
を有するレジストマスク（図示せず）を形成して、その
開口からウェットエツチングにより金膜５．第２のニッ
ケル膜４．銅膜３．第１のニッケル膜２．クロム膜ｌを
エツチングして除去し１幅６０μｍの薄膜多層配線６を
形成し、その後レジストマスクを除去する。
薄膜多層配線６上にＴＡＢリード８と接続する付近だけ
残して、ボリイξドオーバーコート７ａを形成する。
残して、ボリイξドオーバーコート７ａを形成する。
金膜５の一端はＴＡＢリード８と金すす共晶ボンディン
グを形成して接続する。ＴＡＢＩＪ−ド８の他の一端は
、半導体チップ１０上の肋バンブ９に接続する。
グを形成して接続する。ＴＡＢＩＪ−ド８の他の一端は
、半導体チップ１０上の肋バンブ９に接続する。
本実施例の薄膜多層配線６に剥がれはみられなかった。
薄膜多層配ｆ１６とＴＡＢリード８とのボンディングも
良好であり、ボリイ多ド絶縁１１１Ｔとの密着性も良好
であった。
良好であり、ボリイ多ド絶縁１１１Ｔとの密着性も良好
であった。
６０μｍ程度の幅の薄膜多層配線で従来みられた剥がれ
が２本発明により全くみられなくなった。
が２本発明により全くみられなくなった。
薄膜多層配線の幅がさらに小さくなる高密度実装では１
本発明の効果はさらに著しくなる。
本発明の効果はさらに著しくなる。
なお、クロム膜１と銅膜３間の中間膜としてニッケル膜
２に替えてクロム銅合金膜２ａを用いても上記と同様の
効果が得られる。クロム銅合金膜２ａの組成を、クロム
膜１側がクロムに富み、銅膜３側が銅に冨む組成となる
ように連続的に変えれば、剥がれを防止する作用がさら
に大きくなる。
２に替えてクロム銅合金膜２ａを用いても上記と同様の
効果が得られる。クロム銅合金膜２ａの組成を、クロム
膜１側がクロムに富み、銅膜３側が銅に冨む組成となる
ように連続的に変えれば、剥がれを防止する作用がさら
に大きくなる。
〔発明の効果］
以上説明したように９本発明によれば、薄膜多層配線の
剥がれがなく、低抵抗でかつ樹脂絶縁膜との密着性がよ
く、半導体チップに接続するリードとのボンディング性
のよい半導体パッケージを提供することができる。
剥がれがなく、低抵抗でかつ樹脂絶縁膜との密着性がよ
く、半導体チップに接続するリードとのボンディング性
のよい半導体パッケージを提供することができる。
本発明は、薄膜多層パッケージの製品歩留りが向上する
という効果を奏し、高密度実装用薄膜多層パッケージに
適用する時、特に大きな効果を奏する。
という効果を奏し、高密度実装用薄膜多層パッケージに
適用する時、特に大きな効果を奏する。
第１図は薄膜多層配線の実施例を説明するための断面図
。 第２図は薄膜多層パッケージの概略断面図第３図は薄膜
多層配線周辺の詳細断面図。 第４図は薄膜多層配線の従来例を説明するための断面図 である。 図において １はクロム膜。 ２はニッケル膜であって第１のニッケル膜。 ２ａはクロム銅合金膜。 ３は銅膜。 ４はニッケル膜であって第２のニッケル膜５は金膜。 ６は薄膜多層配線 ７は樹脂絶縁膜であってポリイミド絶縁膜。 ８はリードであってＴＡＢリード。 ９は＾Ｕバンプ ｌＯは半導体チップ。 １ （−一〆−） １１は配線 工２は埋込み導体。 １３はピン。 １４はセラミック基板。 １５はキャップ １６は放熱板 ２
。 第２図は薄膜多層パッケージの概略断面図第３図は薄膜
多層配線周辺の詳細断面図。 第４図は薄膜多層配線の従来例を説明するための断面図 である。 図において １はクロム膜。 ２はニッケル膜であって第１のニッケル膜。 ２ａはクロム銅合金膜。 ３は銅膜。 ４はニッケル膜であって第２のニッケル膜５は金膜。 ６は薄膜多層配線 ７は樹脂絶縁膜であってポリイミド絶縁膜。 ８はリードであってＴＡＢリード。 ９は＾Ｕバンプ ｌＯは半導体チップ。 １ （−一〆−） １１は配線 工２は埋込み導体。 １３はピン。 １４はセラミック基板。 １５はキャップ １６は放熱板 ２
Claims (1)
- 【特許請求の範囲】 〔１〕クロム膜（１）、第１のニッケル膜（２）、銅膜
（３）、第２のニッケル膜（４）、金膜（５）がこの順
に積層された薄膜多層配線（６）を有し、該クロム膜（
１）は樹脂絶縁膜（７）に密着し、該金膜（５）はリー
ド（８）を介して半導体チップ（１０）に接続している
ことを特徴とする半導体パッケージ。 〔２〕クロム膜（１）、クロム銅合金膜（２ａ）、銅膜
（３）、ニッケル膜（４）、金膜（５）がこの順に積層
された薄膜多層配線（６）を有し、該クロム膜（１）は
樹脂絶縁膜（７）に密着し、該金膜（５）はリード（８
）を介して半導体チップ（１０）に接続していることを
特徴とする半導体パッケージ。 〔３〕前記樹脂絶縁膜（７）がポリイミド絶縁膜である
ことを特徴とする請求項１或いは請求項２記載の半導体
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072602A JPH03272152A (ja) | 1990-03-22 | 1990-03-22 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2072602A JPH03272152A (ja) | 1990-03-22 | 1990-03-22 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03272152A true JPH03272152A (ja) | 1991-12-03 |
Family
ID=13494108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2072602A Pending JPH03272152A (ja) | 1990-03-22 | 1990-03-22 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03272152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111433A (ja) * | 1994-09-30 | 1996-04-30 | Nec Corp | 半導体装置及び半導体装置製造用テープ |
-
1990
- 1990-03-22 JP JP2072602A patent/JPH03272152A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111433A (ja) * | 1994-09-30 | 1996-04-30 | Nec Corp | 半導体装置及び半導体装置製造用テープ |
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