JP2000031317A - 半導体装置及び半導体素子搭載用基板の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は積層構造を有した半導体装置及び半導
体素子搭載用基板の製造方法に関し、製造コストの低減
及び配線の高密度化を図ることを課題とする。 【解決手段】治具２０の表面平坦性を有した表面２０ａ
上にベースとなるベース金属箔２１を設けるベース金属
配設工程と、ベース金属箔２１上にフォトリソプロセス
により金属薄膜導体層２４Ａ，２４Ｂと絶縁層２２Ａ，
２２Ｂを複数層形成する積層工程と、この積層工程終了
後に治具２０を除去すると共にベース金属箔２１をパタ
ーンニングして外部接続端子２９を形成する外部接続端
子形成工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及び半導
体素子搭載用基板の製造方法に係り、特に積層構造を有
した半導体装置及び半導体素子搭載用基板の製造方法に
関する。近年の半導体素子の高集積化に伴い、半導体素
子の入出力端子が高密度化している。よって、半導体素
子を搭載する半導体素子搭載用基板においても、高密度
配線を可能とする必要がある。

【０００２】

【従来の技術】従来より、半導体素子を搭載するための
基板（以下、半導体素子搭載用基板という）としては、
セラミック基板、プリント配線基板，ＴＡＢ基板、セラ
ミック基板に薄膜を積層した構成の基板（以下、薄膜セ
ラミック基板という）、及びプリント配線基板に薄膜を
積層した構成の基板（以下、ビルドアップ基板という）
が知られている。

【０００３】図１は、セラミック基板１を示している。
このセラミック基板１は、タングステン等よりなる配線
層３がスクリーン印刷されたセラミック層２を複数枚積
層すると共に、各配線層３の層間接続を行なうためのビ
ア４を設け、これを焼成することにより一体化した構成
とされている。また、セラミック基板１の下面には、外
部接続端子５が形成されている。

【０００４】また、図２は薄膜セラミック基板６を示し
ている。この薄膜セラミック基板６は、図１に示したセ
ラミック基板１の上部に薄膜基板部７を形成した構成と
されている。薄膜基板部７は、図２に示す例では２層構
造とされており、絶縁層９と配線層８とを交互に積層し
た構成とされている。また、２層形成された配線層８の
層間接続は、ビア１０を形成することにより行なってい
る。

【０００５】更に、セラミック基板１と薄膜基板部７と
の電気的接続は、セラミック基板１の最上面に形成され
ている配線層３が薄膜基板部７の最下層に形成されてい
る配線層８と接続することにより行なわれる構成とされ
ている。ここで、セラミック基板１上に薄膜基板部７を
形成する方法について、図６を用いて説明する。図６
（Ａ）は、セラミック基板１を示している。このセラミ
ック基板１は、薄膜基板部７を形成する際のベースとし
て機能する。

【０００６】薄膜基板部７を形成するには、図６（Ｂ）
に示すように、先ずこのセラミック基板１の上面に感光
性を有した絶縁性樹脂（例えば、ポリイミド等）よりな
る絶縁層９ａを形成する。この絶縁層９ａを形成するに
は、先ずスピナーを用いてセラミック基板１の上面全面
に絶縁性樹脂を塗布し、その後にフォトリソプロセスを
実施することにより孔１９を形成する。

【０００７】絶縁層９ａが形成されると、続いて図６
（Ｃ）に示されるように、絶縁層９ａ上に所定パターン
の配線層８ａ（例えば、銅よりなる）が形成される。こ
の配線層８ａは、絶縁層９ａの上面全面に銅膜を形成し
た後、フォトリソプロセスを実施することにより所定の
パターンに形成する。この際、孔１９内にも銅膜は形成
され、ビア１０ａが形成される。続いて、同様の手順で
絶縁層９ｂ，配線層８ｂ，及びビア１０ｂを形成し、こ
れにより図６（Ｄ）に示す薄膜セラミック基板６が形成
される。

【０００８】一方、図３はプリント基板１１を示してい
る。このプリント基板１１は、配線層１２が形成された
絶縁基板層１３を積層し接着した構成とされている。絶
縁基板層１３は例えばガラス−エポキシ等の樹脂基板で
あり、また配線層１２はウェットエッチングを用いて所
定のパターンに形成されている。更に、各配線層１２の
層間接続は、スルーホール１４により行なう構成とされ
ている。

【０００９】図４は、ビルとアップ基板１５を示してい
る。このビルとアップ基板１５は、図３に示したプリン
ト基板１１の上部及び下部に薄膜基板部７を形成した構
成とされている。薄膜基板部７の構成は、図２に示した
構成と同一であり、絶縁層９と配線層８とを交互に積層
した構成とされている。また、２層形成された配線層８
の層間接続は、ビア１０を形成することにより行なって
いる。

【００１０】更に、セラミック基板１と薄膜基板部７と
の電気的接続は、プリント基板１１の最上面及び最下面
に形成されている配線層１２が薄膜基板部７の最上層或
いは最下層に形成されている配線層８と接続することに
より行なわれる構成とされている。図５は、ＴＡＢ(Tap
e Automated Bondiyg)基板１６を示している。このＴＡ
Ｂ基板１６は、金属箔リード１７と樹脂テープ１８とに
より構成されている。金属箔リード１７は例えば銅箔を
所定のパターンに形成したものであり、また樹脂テープ
１８は金属箔リード１７を支持する機能を奏する。

【００１１】

【発明が解決しようとする課題】しかるに、図１に示し
たセラミック基板１では、スクリーン印刷により配線層
３を印刷形成するため配線精度が低く、また焼成時にセ
ラミック層２に発生する収縮により微細な配線層３を形
成することができないという問題点があった。また、セ
ラミック基板１は、コストが高いという問題点もある。

【００１２】また、図２に示した薄膜セラミック基板６
は、前記のように薄膜セラミック基板６を構成する薄膜
基板部７を形成する際にフォトリソプロセスを実施する
が、このフォトリソグラフィ工法はコストが高い。よっ
て、製造コストを低減するために、ベースとなるセラミ
ック基板１を多数個並べて、一括的にフォトリソグラフ
ィ工程処理を行うことが行なわれている（いわゆる、多
数個取り）。

【００１３】しかるに、この時多数個が集まったセラミ
ック基板１の何処か１カ所にでも欠陥が存在すると、そ
の不良基板上に形成された配線層８は全て無駄になって
しまうという問題点があった。また、多数個のセラミッ
ク基板１上に薄い配線層８及び絶縁層９を均一に形成す
るためには、ベースとなる各セラミック基板１の表面平
坦性を均一かつ高精度で確保する必要があるが、このよ
うに各セラミック基板１の高い表面平坦性を持たせるの
は困難であるという問題点があった。

【００１４】また、図４に示したプリント配線基板１１
では、配線層１２をウエットエッチングを用いて形成し
ていたため、やはりその形成精度が悪く微細な配線層１
２を形成することができないという問題点があった。ま
た、層間接続を行なうスルーホール１４は、機械加工で
行なうため、微細な孔加工が困難であるという問題点も
あった。

【００１５】また、図４に示したビルトアップ基板１５
では、以下の問題点がある。即ち、プリント配線基板１
１に薄膜基板部７を積み重ねた構造のビルトアップ基板
１５では、薄膜基板部７の配線層８は高密度化が可能で
あるが、ビルトアップ基板１５全体としては、薄膜基板
部７を積み上げる元のプリント基板１１（外部端子を設
けるためのベースとなる）の配線密度に制約され、よっ
てビルトアップ基板１５全体としての高密度化ができな
いという問題点があった。

【００１６】また、プリント基板１１の上部及び下部に
薄膜基板部７を配設する際、薄膜基板部７に形成された
配線層８をプリント基板１１に設けられたスルーホール
１４に電気的に接続する必要があるが、ビア１０はその
直径が数十μｍと高精度であるのに対し、上記のように
スルーホール１４は加工精度が低いため、ビア１０とス
ルーホール１４とが一致しない場合が 生し、製造歩留
りが低下するという問題点があった。

【００１７】更に、図５に示したＴＡＢ基板１６では、
その構造上積層することが困難であり、よって高い配線
密度を実現することができないという問題点があった。
上記した従来の各基板の特性を次の表にまとめて示す。

【００１８】

【表１】

【００１９】本発明は上記の点に鑑みてなされたもので
あり、製造コストの低減及び配線の高密度化を図りうる
半導体装置及び半導体素子搭載用基板の製造方法を提供
することを目的とする。

【００２０】

【課題を解決するための手段】上記の課題は、次に述べ
る各手段を講じることにより解決することができる。請
求項１記載の発明は、半導体素子と、上面に該半導体素
子が搭載されると共に下面に外部接続端子が形成された
半導体素子搭載用基板とを具備する半導体装置におい
て、前記半導体素子搭載用基板は、所定の強度を有した
ベース金属箔と、該金属箔上に形成されており、共にフ
ォトリソプロセスによりパターニングされた金属薄膜と
絶縁層とを交互に複数回積層した積層部とを具備してい
ることを特徴とするものである。

【００２１】また、請求項２記載の発明に係る半導体素
子搭載用基板の製造方法は、表面に平坦性を有した治具
の前記表面上にベースとなるベース金属箔を設けるベー
ス金属配設工程と、前記ベース金属箔上に、フォトリソ
プロセスにより金属薄膜導体層と絶縁層を複数層形成す
る積層工程と、前記積層工程終了後に、前記治具を除去
すると共に前記ベース金属箔をパターンニングし、外部
接続端子を形成する外部接続端子形成工程と、を有する
ことを特徴とするものである。

【００２２】更に、請求項３記載の発明は、前記請求項
２記載の半導体素子搭載用基板の製造方法において、前
記ベース金属箔は銅（Ｃｕ）箔であり、厚さが０．１mm
以上５．０mm以下とされていることを特徴とするもので
ある。上記した各手段は、次のように作用する。

【００２３】請求項１記載の発明によれば、半導体素子
を搭載する半導体素子搭載用基板は、所定の強度を有し
たベース金属箔と、この金属箔上に形成された金属薄膜
と絶縁層とを交互に複数回積層した積層部とにより構成
される。また、金属薄膜及び絶縁層はフォトリソプロセ
スによりパターニングされるため、高精度にパターニン
グすることが可能である。よって、半導体素子が高密度
化，多ピン化したとしても、これに対応することが可能
となる。

【００２４】また、請求項２記載の発明によれば、ベー
ス金属配設工程において表面に平坦性を有した治具の表
面上にベースとなるベース金属箔を設け、積層工程にお
いてこのベース金属箔上にフォトリソプロセスにより金
属薄膜導体層と絶縁層を複数層形成することにより、金
属薄膜導体層と絶縁層を高精度に形成することができ、
よって金属薄膜導体層の高密度配設が可能となる。

【００２５】また、従来のようにセラミック基板或いは
プリント基板をベースとして用いて金属薄膜導体層及び
絶縁層を積層する場合には、金属薄膜導体層はセラミッ
ク基板或いはプリント基板に形成された配線層に制約を
受ける。しかるに、本発明のようにベースとしてベース
金属箔を用い、このベース金属箔上に金属薄膜導体層と
絶縁層を複数層形成することにより、上記のような制約
をなくすことができる。よって、ベースに規制されるこ
となく高精度，高密度の金属薄膜導体層を形成すること
が可能となるため、歩留りの向上及びこれに伴い製品コ
ストの低減を図ることができる。

【００２６】また、ベース金属箔をエッチング処理する
ことにより、ベース金属箔自体をそのまま外部端子に加
工して使用することも可能となり、この構成によれば別
個に外部端子を設けるための工程を行なう必要がなくな
り、工程の簡単化を図ることができる。更に、いわゆる
多数個取りを行なうため、複数の半導体素子搭載用基板
を一括的に形成する構成としても、ベースとなるベース
金属箔は高い表面平坦性を有した治具に配設されている
ため、ベース金属箔に欠陥が発生するようなことはな
い。よって、多数個取りを行なっても、ベース金属箔の
欠陥等から発生するコストの上昇及び歩留りの低下を防
止することができる。

【００２７】更に、請求項３記載の発明によれば、ベー
ス金属箔をＣｕ箔とすると共にその厚さを０．１ｍｍ以
上とすることにより、十分な強度を確保することがで
き、よって積層工程において金属薄膜導体層及び絶縁層
を積層する処理、及び外部接続端子形成工程において治
具を除去する処理を高い信頼性を持って行なうことがで
きる。

【００２８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図７は本発明の一実施例である
半導体素子搭載用基板３０の製造方法を製造手順に沿っ
て示す工程図であり、また図８は半導体素子搭載用基板
３０を用いた半導体装置４０を示す断面図である。

【００２９】先ず、図７を用いて半導体素子搭載用基板
３０の製造方法について説明する。尚、本実施例では、
２層構造の半導体素子搭載用基板３０の製造方法を例に
挙げて説明するが、３層構造以上の積層構造についても
以下説明する製造方法は適用できるものである。半導体
素子搭載用基板３０を製造するには、先ず図７（Ａ）に
示すように、治具２０を用意すると共に、この治具２０
の表面２０ａにベース金属箔２１を配設する（ベース金
属配設工程）。治具２０は、ベース金属箔２１よりも線
膨張係数の大きい材質で作られたブロック材であり、そ
の表面２０ａは高い平坦性を有した構成とされている。

【００３０】また、ベース金属箔２１は、例えば銅（Ｃ
ｕ）箔であり、その厚さは０．１mm以上５．０mm以下と
されている。このように、ベース金属箔２１の厚さを
０．１ｍｍ以上とすることにより、ベース金属箔２１に
十分な強度を持たせることができる。上記のように、ベ
ース金属箔２１は治具２０の表面２０ａに配設されるた
め、配設状態においてベース金属箔２１は治具２０に支
持された構成となる。また、表面２０ａは高い表面平坦
性を有しているため、表面２０ａの上部に配設されるベ
ース金属箔２１も高い表面平坦性を有した状態となる。
このように治具２０の表面２０ａに配設されたベース金
属箔２１は、後述する各金属薄膜導体層２４Ａ，２４Ｂ
及び各絶縁層２２Ａ，２２Ｂを形成する際のベースとし
て機能する。

【００３１】尚、ベース金属箔２１は、後述する外部接
続端子形成工程において治具２０から取り外されるもの
であるため、ベース金属箔２１の治具２０の固定は、完
全に固着させる必要はなく、後に実施される各工程にお
いてベース金属箔２１が治具２０に位置ずれすることな
く保持される程度の固定方法で十分である。上記のよう
にベース金属配設工程が実施され、ベース金属箔２１が
治具２０の表面２０ａ上に配設されると、続いて積層工
程が実施される。この積層工程では、前記したベース金
属箔２１上に、フォトリソプロセスにより第１及び第２
の絶縁層２Ａ，２２Ｂと第１及び第２の金属薄膜導体層
２４Ａ，２４Ｂとを複数層（本実施例では２層）形成す
る。図７（Ｂ）及び図７（Ｃ）は積層工程を示してい
る。

【００３２】積層工程では、先ず図７（Ｂ）に示すよう
に、ベース金属箔２１の表面２０ａに感光性を有した絶
縁性樹脂（例えば、ポリイミド等）よりなる第１の絶縁
層２２Ａを形成する。この第１の絶縁層２２Ａを形成す
るには、先ずスピナーを用いてベース金属箔２１の表面
２０ａの上面全面に絶縁性樹脂を塗布し、その後にフォ
トリソプロセスを実施することにより孔２３を形成す
る。

【００３３】第１の絶縁層２２Ａが形成されると、続い
てこの第１の絶縁層２２Ａ上に所定パターンの第１の金
属薄膜導体層２４Ａ（例えば、銅よりなる）が形成され
る。この第１の金属薄膜導体層２４Ａは、第１の絶縁層
２２Ａの上面全面に銅膜を形成した後、フォトリソプロ
セスを実施することにより所定のパターンとなるよう形
成する。この際、孔２３内にも銅膜は形成されるため、
層間接続を行なうための第１のビア２５Ａも同時に形成
される。

【００３４】続いて、同様の手順で第２の絶縁層２２
Ｂ，第２の金属薄膜導体層２４Ｂ及び第２のビア２５Ｂ
を形成する。図７（Ｃ）は、積層工程が終了し、ベース
金属箔２１上に第１及び第２の絶縁層２Ａ，２２Ｂ、第
１及び第２の金属薄膜導体層２４Ａ，２４Ｂ、及び第１
及び第２のビア２５Ａ，２５Ｂが形成された状態を示し
ている。このように形成された第１及び第２の絶縁層２
Ａ，２２Ｂの厚さは例えば５０μｍ程度であり、また第
１及び第２の金属薄膜導体層２４Ａ，２４Ｂの厚さは例
えば２０μｍ程度である。

【００３５】尚、以下の説明において、ベース金属箔２
１、及びこのベース金属箔２１の上部に積層形成された
第１及び第２の絶縁層２Ａ，２２Ｂ，第１及び第２の金
属薄膜導体層２４Ａ，２４Ｂ，及び第１及び第２のビア
２５Ａ，２５Ｂを総称する場合、基板中間体３１という
ものとする。積層工程では、上記のように十分な強度を
有すると共に表面平坦性を有したベース金属箔２１上
に、高精度加工を行いうるフォトリソプロセスにより第
１及び第２の絶縁層２２Ａ，２２Ｂ、第１及び第２の金
属薄膜導体層２４Ａ，２４Ｂ、及び第１及び第２のビア
２５Ａ，２５Ｂを形成している。

【００３６】よって、第１及び第２の絶縁層２２Ａ，２
２Ｂ、第１及び第２の金属薄膜導体層２４Ａ，２４Ｂ、
及び第１及び第２のビア２５Ａ，２５Ｂを高精度に形成
することができる。従って、第１及び第２の金属薄膜導
体層２４Ａ，２４Ｂの配線パターンを微細化することが
可能となる。一方、先に図２及び図４を用いて説明した
ように、ベースとして薄膜セラミック基板６或いはビル
トアップ基板１５を用いた場合には、フォトリソプロセ
スにより高精度に配線層８（金属薄膜導体層２４Ａ，２
４Ｂに相当）及び各絶縁層９（絶縁層２２Ａ，２２Ｂに
相当）を形成しても、配線層８はセラミック基板１或い
はプリント基板１１に形成された配線層３，１２に制約
を受け、結果として配線層３，１２の高密度化ができな
くなる。

【００３７】しかるに、本実施例のようにベースとして
ベース金属箔２１を用い、このベース金属箔２１上に第
１及び第２の絶縁層２２Ａ，２２Ｂ、第１及び第２の金
属薄膜導体層２４Ａ，２４Ｂを形成することにより、上
記のような制約を受けることがなくなる（ベース金属箔
２１には配線パターンは形成されていないため）。よっ
て、第１及び第２の絶縁層２２Ａ，２２Ｂ、第１及び第
２の金属薄膜導体層２４Ａ，２４Ｂを高精度，高密度に
形成することが可能となり、製造される半導体素子搭載
用基板３０の歩留りの向上及び製造コストの低減を図る
ことができる。

【００３８】上記の積層工程が終了すると、続いて外部
接続端子形成工程が実施される。図７（Ｄ）及び図７
（Ｅ）は、外部接続端子形成工程を示している。前記の
積層工程が終了すると、図７（Ｄ）に示されるように、
基板中間体３１から治具２０を除去する処理が行なわれ
る。これにより、基板中間体３１は独立した構成とな
り、これに伴いベース金属箔２１は外部に露出した状態
となる。しかるに、基板中間体３１が独立した状態とな
っても、前記したようにベース金属箔２１は所定の強度
を有してるため、基板中間体３１自体のみでも十分な強
度を維持している。よって、治具２０を除去した後で
も、基板中間体３１の取り扱いは容易である。

【００３９】上記のように治具２０を除去する処理が終
了すると、続いてベース金属箔２１に対しエッチング等
のパターニング処理が実施され、外部接続端子２９が形
成される。即ち、本実施例ではベース金属箔２１をその
まま外部端子２９に加工して使用する構成としている。
この構成とすることにより、別個に外部端子２９を形成
するための工程は不要となり、製造工程の簡単化を図る
ことができる。

【００４０】以上説明した一連の工程を実施することに
より、図７（Ｅ）に示す半導体素子搭載用基板３０が製
造される。尚、上記した製造方法を用い、いわゆる多数
個取りを行なうことも可能である。この場合、複数の半
導体素子搭載用基板３０を一括的に製造することとなる
が、ベースとなるベース金属箔２１は高い表面平坦性を
有した治具２０に配設されているため、従来のセラミッ
ク基板１或いはプリント基板１１をベースとした構成と
異なり、ベース金属箔２１に欠陥が発生するようなこと
はない。よって、多数個取りを行なっても、ベースの欠
陥等から発生するコストの上昇及び歩留りの低下を防止
することができる。

【００４１】また、上記した実施例では、治具２０の材
質としてベース金属箔２１よりも線膨張係数の大きい材
質を選定した例を示したが、治具２０をセラミック基板
と、厚み、形状を合わせた構成としてもよい。この構成
によれば、半導体素子搭載用基板３０を既存の薄膜多層
配線セラミックパッケージのフォトリソ工程ラインで製
造できるという付随効果も実現できる。

【００４２】続いて、本発明の一実施例である半導体装
置について説明する。図８は、本発明の一実施例である
半導体装置４０を示しており、先に説明した製造方法に
より製造された半導体素子搭載用基板３０が組み込まれ
ていることを特徴とするものである。尚、本実施例で用
いている半導体素子搭載用基板３０は、３層構造のもの
である。

【００４３】この半導体装置４０は、大略すると半導体
チップ４１（半導体素子），半導体素子搭載用基板３
０，及びはんだボール４４等から構成される、いわゆる
ＢＧＡ(Ball Grid Array) 構造の装置である。半導体チ
ップ４１の下面に形成されている電極にははんだバンプ
４２が配設されており、半導体素子搭載用基板３０の最
上面に形成された金属薄膜導体層２４にフェイスダウン
ボンディングされている。また、半導体チップ４１と半
導体素子搭載用基板３０との間には、両者間の熱膨張差
に起因した応力がはんだバンプ４２の接合箇所に印加さ
れるのを防止するため、アンダーフィル樹脂４３が配設
されている。

【００４４】また、半導体素子搭載用基板３０の最下面
に形成された外部接続端子２９には、はんだボール４４
が配設されている。そして、半導体チップ４１は、はん
だバンプ４２、金属薄膜導体層２４，ビア２５，及び外
部接続端子２９を介してはんだボール４４に電気的に接
続した構成となっている。上記構成において、半導体チ
ップ４１を搭載する半導体素子搭載用基板３０は、所定
の強度を有した外部接続端子２９（ベース金属箔２１）
と、この外部接続端子２９上に形成された金属薄膜導体
層２４と絶縁層２２とを交互に複数回積層した積層部と
により構成されている。

【００４５】また、先に図７を用いて説明したように、
各金属薄膜導体層２４及び各絶縁層２２はフォトリソプ
ロセスにより高精度にパターニングされている。よっ
て、半導体素子４１が高密度化，多ピン化しても、半導
体素子搭載用基板３０の金属薄膜導体層２４も高密度化
することができるため、よって半導体装置４０の高密度
化に対応することができる。

【００４６】尚、半導体素子搭載用基板３０の適用は、
半導体装置４０に限定されるものではなく、半導体素子
を実装する実装基板や各種電子機器の回路基板としても
適用可能なものである。

【００４７】

【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、半導体素子が高密度化，多ピン化したとし
ても、これに確実に対応することが可能となる。また、
請求項２記載の発明によれば、金属薄膜導体層と絶縁層
を高精度に形成することができるため、金属薄膜導体層
を高密度に形成することが可能となる。また、ベースに
規制されることなく高精度，高密度の金属薄膜導体層を
形成することが可能となるため、歩留りの向上及びこれ
に伴い製品コストの低減を図ることができる。

【００４８】また、ベース金属箔自体をそのまま外部端
子に加工して使用することが可能となり、別個に外部端
子を設ける工程を行なう必要はなくなり、よって工程の
簡単化を図ることができる。更に、多数個取りを行なっ
ても、ベース金属箔の欠陥等から発生するコストの上昇
及び歩留りの低下を防止することができる。更に、請求
項３記載の発明によれば、ベース金属箔の強度を確保す
ることができるため、積層工程及び外部接続端子形成工
程を高い信頼性を持って行なうことができる。

【図面の簡単な説明】

【図１】従来の技術の一例であるセラミック基板を示す
図である。

【図２】従来の技術の一例である薄膜セラミック基板を
示す図である。

【図３】従来の技術の一例であるプリント基板を示す図
である。

【図４】従来の技術の一例であるビルトアップ基板を示
す図である。

【図５】従来の技術の一例であるＴＡＢ基板を示す図で
ある。

【図６】従来の技術の一例である薄膜セラミック基板の
製造方法を製造手順に沿って示す図である。

【図７】本発明の一実施例である半導体素子搭載用基板
の製造方法を製造手順に沿って示す図である。

【図８】本発明の一実施例である半導体装置を示す断面
図である。

【符号の説明】

２０ 治具 ２０ａ 表面 ２１ ベース金属箔 ２２ 絶縁層 ２２Ａ 第１の絶縁層 ２２Ｂ 第２の絶縁層 ２３ 孔 ２４ 金属薄膜導体層 ２４Ａ 第１の金属薄膜導体層 ２４Ｂ 第２の金属薄膜導体層 ２５ ビア ２５Ａ 第１のビア ２５Ｂ 第２ビア ２９ 外部接続端子 ３０ 半導体素子搭載用基板 ４０ 半導体装置 ４１ 半導体チップ ４２ はんだバンプ ４３ アンダーフィル樹脂 ４４ はんだボール

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体素子と、 上面に該半導体素子が搭載されると共に下面に外部接続
   端子が形成された半導体素子搭載用基板とを具備する半
   導体装置において、 前記半導体素子搭載用基板は、 所定の強度を有したベース金属箔と、 該金属箔上に形成されており、共にフォトリソプロセス
   によりパターニングされた金属薄膜と絶縁層とを交互に
   複数回積層した積層部とを具備していることを特徴とす
   る半導体装置。
2. 【請求項２】 表面に平坦性を有した治具の前記表面上
   にベースとなるベース金属箔を設けるベース金属配設工
   程と、 前記ベース金属箔上に、フォトリソプロセスにより金属
   薄膜導体層と絶縁層を複数層形成する積層工程と、 前記積層工程終了後に、前記治具を除去すると共に前記
   ベース金属箔をパターンニングし、外部接続端子を形成
   する外部接続端子形成工程と、 を有することを特徴とする半導体素子搭載用基板の製造
   方法。
3. 【請求項３】 請求項２記載の半導体素子搭載用基板の
   製造方法において、 前記ベース金属箔は銅（Ｃｕ）箔であり、厚さが０．１
   mm以上５．０mm以下とされていることを特徴とする半導
   体素子搭載用基板の製造方法。