KR20010067293A - 배선기판, 배선기판을 가지는 반도체장치, 및 그제조방법과 실장방법 - Google Patents

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Abstract

비용의 대폭적인 저감과 배선피치의 협소화의 수율을 향상시킨다. 다층배선층(3)으로부터 형성되는 다층배선기판의 제조공정중, 금속판(16)으로 형성되는 기체에 역학적으로 구속되고, 제조중의 각 층의 평면도가 금속판(l6)의 평면도를 따라 높게 유지되며 층구조에 휨이 발생하는 것이 억제된다. 그 기층이 완충성을 갖는 것은 더욱 바람직하다. 왜곡이 적은 다층배선층(3)은 그 두께를 엷게 할 수가 있고, 그 결과로서, 배선피치를 짧게 할 수가 있으며, 더 나아가서 결과적으로, 제조비용을 삭감할 수가 있다. 복수금속층(11)과 복수응력흡수층(l2)으로부터 형성되는 기층상에서, 스탠드오프높이가 커지며 또한 완충효과가 있다.

Description

배선기판, 배선기판을 가지는 반도체장치, 및 그 제조방법과 실장방법{Wiring board, semiconductor device having the wiring board method of forming the same and packaging method}
본 발명은, 배선기판, 배선기판을 갖는 반도체장치, 배선기판의 제조방법, 그리고 반도체 장치의 배선기판에의 실장방법에 관한 것으로서, 특히, 다층화된 배선기판에 플립칩형 반도체칩이 실장되는 배선기판, 배선기판을 갖는 반도체장치, 그 제조방법, 및 실장방법에 관한 것이다.
근년에, 고밀도실장이 가능한 반도체장치로서, 플립칩형 반도체장치의 중요성이 높아지고 있다. 도 52에 종래의 플립칩형 반도체장치를 나타낸다. 플립칩형반도체칩(101)은 그 주변부 또는 활성영역상에 소정의 에리아어레이배열로 형성된 외부단자(도시하지 않음)와, 그 외부단자상에 설치되고, Au, Sn-Ag계합금 등의 금속성재료로 이루어지는 돌기상의 범프(102)를 가진다.
도 53에 나타낸 바와 같이, 이 플립칩형 반도체칩(101)은 범프배열패턴과 동일패턴의 전극패드(도시하지 않음)를 구비한 다층배선기판(103)에 실장된다. 통상, 범프재료로서 땜납을 사용하는 경우에는, 플럭스(Flux)를 사용한 IR리플로공정도에 의해, 플립칩형 반도체칩(101)을 다층배선기판(103)에 실장한다. 반도체칩(101)이 실장된 다층배선기판(103)은 외부단자(도시하지 않음)를 개재하여 회로기판에 실장된다.
이러한 실장방법으로는, 다층배선기판과 플립칩형 반도체칩(101)의 선팽창계수의 다름에 의해, 실장신뢰성중 특히 온도사이클특성이 뒤떨어진다고 하는 문제점이 있다. 이 문제점을 해결하기 위해서, 종래부터 이하에 기술하는 바와 같은 시책이 취해지고 있다.
먼저, 제1의 방법은 다층배선기판으로서 반도체칩의 실리콘과의 선팽창계수의 차가 작은 AlN, 무라이드, 가라세라 등의 세라믹계의 재료를 사용하는 방법이다. 이 방법은 실장신뢰성의 향상이라는 관점에서는 효과가 있지만, 다층배선기판의 재료로서 비싼 세라믹계 재료를 사용하기 때문에, 적용범위가 하이엔드인 슈퍼컴퓨터나, 대형컴퓨터의 특정용도에 한정된다.
제2의 방법으로써, 반도체칩의 실리콘보다도 선팽창계수는 크지만, 비교적 염가인 유기계재료로 이루어지는 다층배선기판을 사용하는 방법이 있다. 이 방법에서는 반도체칩과 다층배선기판과의 사이에 언더필수지를 마련한다. 이 결과, 반도체칩과 다층배선기판을 접속하는 범프부분에 작용하는 전단응력을 범프를 덮는 언더필수지에 분산시켜, 실장신뢰성을 향상시킬 수가 있다.
제2의 방법에서 사용하는 유기계재료를 사용한 다층배선기판으로는, 펌프배열패턴의 최소피치및 핀 수의 관계상, 통상 빌더업(buildup)기판이라 불리는 다층배선기판이 사용된다. 이 빌더업기판의 제조방법을 도 54 내지 도 59에 나타낸다.
먼저, 도 54에 나타낸 바와 같이, FR4, FR5, BT기판 등으로 대표되는 절연성의 유리에폭시계기재(104)의 양면에 10∼40㎛의 소정의 두께의 Cu박(105)을 붙여 패터닝처리한다. 다음에, 기판 양면의 Cu박층을 전기적으로 접속하기 위해서, 드릴가공 등으로 기판에 구멍을 뚫고, 스루홀도금처리를 시행하고, 관통스루홀부(l06)를 형성한다. 이 관통스루홀부(106)에는 절연성의 스루홀구멍메움용수지를 충전하여, 후공정의 프로세스안정성 및 기판의 품질안정성을 확보한다. 이것을 코어기판(l07)이라 한다.
다음에, 도 55에 나타낸 바와 같이, Cu배선패턴 상에 절연성수지(108)를 형성하여, 포토레지스트기술에 의한 화학에칭법 또는 레이저가공기술 등으로 소정의 위치에 절연성수지개구부(l09)를 형성한다.
다음에, 도 56에 나타낸 바와 같이, 스패터링법 또는 Cu무전해도금법 등에 의해 Ti/Cu 등의 금속박막층(110)을 형성한다. 이어서 제57도에 나타낸 바와 같이, 두께20∼40㎛ 정도의 포토레지스트(1l1) 또는 드라이필름을 금속박막층(110)상에 형성하여, 노광·현상처리로 패터닝한다. 그 후, 도 58에 나타낸 바와 같이, 금속박막층(110)을 전원공급층으로 하여 전해Cu도금처리에 의해 배선패턴부(1l2)를 형성한다. 다음에, 도 59에 나타낸 바와 같이, 포토레지스트 또는 드라이필름을 박리후, 배선패턴부(1l2)를 마스크로 하며, ??트엣칭처리에 의해 금속박막층(110)을 제거하여, 배선패턴부를 전기적으로 독립시킨다. 이상의 도 54 내지 도 59에 나타내는 공정을 반복하여, 필요에 따라 6층, 8층의 다층배선을 가지는 빌더업기판을 작성한다.
제2방법에서 사용하는 다층배선기판은, 비교적 염가이며, 스루홀형성의 가공성이 우수한 유리에폭시계기재로 형성하지만, 유리에폭시계기재는 반도체칩과의 열팽창계수의 차가 크기 때문에, 양자사이에는 응력이 발생하여, 접속의 신뢰성이 저하한다. 그래서 이 응력의 완화를 목적으로, 유리에폭시계기재상에 형성하는 배선패턴에는 l0∼30㎛ 정도의 막두께를 갖고 있다. 따라서, 배선의 패터닝시에 마스크로서 사용하는 포토레지스트 또는 드라이필름은, 20∼40㎛ 정도의 두께가 필요하다. 이 결과, 노광, 현상공정의 패턴피치 및 배선패턴피치는, 최소라도 30㎛ 정도이고, 다층배선기판의 고밀도화와 기판외형의 소형화를 도모할 수가 없다는 문제가 있다. 이와같이, 종래의 다층배선기판은 유리에폭시계기재를 사용하기 때문에, 필요한 재배선기능을 갖은 채로 다층배선기판의 외형치수를 축소할 수가 없다. 그러므로 기본재료 그 자체는 염가임에도 불구하고 1매의 대패널에서 제조할 수 있는 다층배선기판의 매수가 적고, 다층배선기판의 비용의 저감이 곤란하다. 또한, 유리에폭시기재로는 다층배선층을 구성하는 절연성수지(108) 형성 때의 응력에 기인하는 휘어짐이 발생한다. 나아가, 실장 때의 다층배선기판과 회로기판과의 열팽창율의 차에 기인하는 응력에 의해, 양자간의 접속의 신뢰성이 뒤떨어진다고 하는 문제가 있다.
본 발명은 금속판상에 다층배선층을 형성함으로써, 이들 문제들을 해결함과 동시에 신뢰성의 다층배선기판을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 의한 반도체장치의 실시형태를 나타내는 단면도이다.
도 2는 도 1의 저면도이다.
도 3은 다층배선층의 일부를 나타내는 단면도이다.
도 4는 본 발명에 의한 반도체장치의 제조방법의 실시형태를 나타내는 단면도이다.
도 5는 도 4의 다음 단계를 나타내는 단면도이다.
도 6은 도 5의 다음 단계를 나타내는 단면도이다.
도 7은 도 6의 다음 단계를 나타내는 단면도이다.
도 8은 도 7의 다음 단계를 나타내는 단면도이다.
도 9는 도 8의 다음 단계를 나타내는 단면도이다.
도 l0은 도 9의 다음 단계를 나타내는 단면도이다.
도 11은 도 10의 다음 단계를 나타내는 단면도이다.
도 l2는 도 11의 다음 단계를 나타내는 단면도이다.
도 13은 도 12의 다음 단계를 나타내는 단면도이다.
도 14는 도 13의 다음 단계를 나타내는 단면도이다.
도 l5는 도 14의 다음 단계를 나타내는 단면도이다.
도 l6은 도 15는 다음 단계를 나타내는 단면도이다.
도 17은 도 16의 다음 단계를 나타내는 단면도이다.
도 18은 도 17의 다음 단계를 나타내는 단면도이다.
도 19는 도18의 다음 단계를 나타내는 단면도이다.
도 20은 최종품을 나타내는 단면도이다.
도 21은 본 발명에 의한 반도체장치의 다른 실시형태를 나타내는 단면도이다.
도 22a 및 22b는 제조의 각 단계를 나타내는 단면도이다.
도 23은 다음 단계를 나타내는 단면도이다.
도 24는 또 다른 다음 단계를 나타내는 단면도이다.
도 25는 또 다른 다음 단계를 나타내는 단면도이다.
도 26은 또 다른 다음 단계를 나타내는 단면도이다.
도 27은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 28은 도 27의 저면도이다.
도 29는 제조의 단계를 나타내는 단면도이다.
도 30은 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 3l은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 32는 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 33은 제조의 단계를 나타내는 단면도이다.
도 34는 다음 단계를 나타내는 단면도이다.
도 35는 도 32의 일부를 나타내는 단면도이다.
도 36은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 37은 제조의 단계를 나타내는 단면도이다.
도 38은 다음 단계를 나타내는 단면도이다.
도 39는 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 40은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 41은 본 발명에 의한 반도체장치제조방법의 또 다른 실시형태를 나타내는 단면도이다.
도 42는 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 43은 제조의 단계를 나타내는 단면도이다.
도 44는 다음의 단계를 나타내는 단면도이다.
도 45는 또 다른 다음의 단계를 나타내는 단면도이다.
도 46은 또 다른 다음의 단계를 나타내는 단면도이다.
도 47은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 48은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 49는 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 50은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 51은 본 발명에 의한 반도체장치의 또 다른 실시형태를 나타내는 단면도이다.
도 52는 공지의 플립칩형 반도체장치를 나타내는 정면도면이다.
도 53은 공지의 플립칩형 반도체장치의 실장을 나타내는 정면도이다.
도 54는 공지의 플립칩형 반도체장치의 제조방법을 나타내는 단면도이다.
도 55는 도 54의 다음 단계를 나타내는 단면도이다.
도 56은 도 55의 다음 단계를 나타내는 단면도이다.
도 57은 도 56의 다음 단계를 나타내는 단면도이다.
도 58은 도 57의 다음 단계를 나타내는 단면도이다.
도 59는 도 58의 다음 단계를 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
2 : 반도체장치(반도체칩) 3 : 배선층, 다층배선층(제2기판층)
4 : 완충층(제1기판층) 5-2 :제l 절연층
11, 11' : 복수금속층(도전체) 12, 12' : 복수응력흡수층
13 : 납땜볼 l4 : 범프전극(외부전극단자)
16 : 금속판 17 : 외부전극패드
19 : 제1개구 23 : 패드전극
24, 9-2 : 제2절연층 41 : 열전달성접착제
42 : 방열체 44 : 스티프너
5l : 지지체 71, 71' : 도용성지주
본 발명의 반도체장치의 제조방법은, 금속판상에 선택적으로 외부전극패드를 형성하는 공정과, 상기외부전극패드에 대응하는 위치에 제1개구를 갖는 제l절연층을 형성하는 공정과, 상기 제1개구를 개재하여 상기 외부전극패드에 전기적으로 접속하는 배선층을 형성하는 공정과, 상기 배선층에 대응하는 위치에 제2개구를 갖는 제2절연층를 형성하는 공정과, 상기 제2개구를 개재하여 상기 배선층과 전기적으로 접속하고, 반도체칩의 외부전극단자와 접속되는 패드전극을 형성하는 공정과, 상기 금속판을 완전히 엣칭제거하는 공정을 갖는 것을 특징으로 한다.
본 발명의 반도체장치의 제조방법에서는 금속판상에 다층배선층을 형성하는 공정을 갖고 있어, 제조중의 열처리 등으로 배선층 중에 응력이 발생하더라도, 배선층은 강성이 높은 금속판에 고착되어 있으므로 휘어짐이 억제되고 미세한 패턴을 확실하게 형성할 수 있다.
이와 같이, 반도체칩과 열팽창계수의 차가 큰 유리에폭시기판을 개재하지 않고서 반도체칩을 회로기판에 실장할 수 있기 때문에, 반도체칩과 유리에폭시기판간의 응력완충을 목적으로 하여 배선패턴의 막두께를 크게 할 필요는 없다.
본 발명의 반도체장치는, 외부전극패드와, 상기 외부전극패드상에 설치되고 상기 외부전극패드가 대응하는 위치에 제1개구를 갖는 제1절연층과, 상기 제1개구를 개재하여 상기 외부전극패드와 전기적으로 접속하고 상기 제1절연층상에 설치된 배선층과, 상기배선층상에 설치되고 상기 배선층이 대응하는 위치에 제2개구를 가지는 제2절연층과, 상기 제2개구를 개재하여 상기 배선층과 전기적으로 접속하여, 반도체칩의 외부전극단자와 접속되는 패드전극을 구비한 배선기판과, 상기 외부전극패드에 전기적으로 접속하고, 상기 외부전극패드마다 독립하여 설치되고, 일단이 상기 외부전극패드에 접속된 기둥형상의 도전체를 가지는 것을 특징으로 한다.
본 발명의 반도체장치는, 일단이 외부전극패드에 접속된 기둥형상의 도전체를 구비하고 있고, 이 기둥형상의 도전체는 반도체장치와 회로기판과의 사이의 응력을 완화하는 효과를 가져, 양자간의 접속의 신뢰성을 향상시킬 수 있다.
제1실시예
도 l은 본 발명에 의한 플립칩형반도체장치의 제1실시형태를 나타낸다. 반도체칩(2)이, 다층배선층(3)으로 구성되는 다층배선기판에 플립실장되어 있다. 도 2는 도 1에 나타내는 반도체장치(32)를 땜납볼(13)측의 저면에서 본 평면도이다. 다층배선층(3)은, 도 3에 나타낸 바와 같이, 제1배선층(5), 제2배선층(6), 제3배선층(7), 제4배선층(8), 제5배선층(9)으로 형성되어 있다. 제2배선층(6)은 제1배선층(5)의 상면측에, 제3배선층(7)은 제2배선층(6)의 상면측에, 제4배선층(8)은 제3배선층(7)의 상면측에, 제5배선층(9)은 제4배선층(8)의 상면측에 각각 형성되어 있다.
제1배선층(5)은, 제1배선층배선부(5-1)와 제1배선층절연층(5-2)과 제1배선층접속층(5-3)으로 형성되어 있다. 제2배선층(6)은, 제2배선층배선부(6-l)와 제2배선층절연층(6-2)과 제2배선층접속층(6-3)으로 형성되어 있다. 제3배선층(7)은, 제3배선층배선부(7-1)와 제3배선층절연층(7-2)과 제3배선층접속층(7-3)으로 형성되어 있다. 제4배선층(8)은, 제4배선층배선부(8-1)와 제4배선층절연층(8-2)과 제4배선층접속층(8-3)으로 형성되어 있다. 제5배선층(9)은, 제1배선층배선부(9-1)와 제5배선층절연층(9-2) (후술되는 솔더레지스트층)으로 형성되어 있다. 복수의 배선부는, 복수의 접속층을 개재하여 각각 접속하고 있다.
이 다층배선층(3)에는, 그 상면측에, 플립칩형의 반도체칩(2)이 전기적으로 접합되어 있다. 반도체칩(2)은 그 하면측에 복수의 범프전극(14)이 형성되어 있고, 이들 범프전극(14)을 개재하여, 제1배선층배선부(9-1)에 전기적으로 접합한다. 반도체칩(2)과 제5배선층(9)은 절연성수지피복(15)에 의해 피복되어 외계로부터 보호되어 있다.
도 4 내지 도 20에는 본 실시형태의 반도체장치의 제조방법을 나타낸다. 도 4에 나타낸 바와 같이, 금속판(16)은 반도체워이퍼형상을 한 Cu판이다. 금속판(l6)을 사용하는 이유는 충분한 강성을 가지기 때문이다. 금속판(16)의 재료로서는 Cu외에, Ni, Al, W, Mo, Au, Ag, Pt를 주성분으로 하는 금속재료 또는 이종금속의 복합재료, 세라믹스 기타의 고강성재료를 사용할 수 있다.
다음에, 도 5에 나타낸 바와 같이, 금속판(16)의 상면에 스패터링법 등에 의해 접착금속층이 되는 Ti, Cr, Mo, W계 합금의 박막을 형성한 후, 스패터링법 등에의해 전극재료가 되는 Cu, AL, 또는 Ni 등의 박막을 형성한다. 그 후, 포토레지스트의 노광·현상처리, ??트엣칭법, 또는, 플라즈마표면처리기술이 유용되는 드라이엣칭에 의해 먼저 형성한 박막을 패터닝하여 외부전극패드부(17)를 형성한다. 한편, 외부전극패드피치가 협소피치가 아닌 경우에는, 금속판(16)에 포토레지스트를 코팅하여 노광·현상처리를 시행한 후, Cu, Ni 등의 재료를 사용한 전해도금 처리에 의해 형성할 수도 있다.
다음에, 도 6에 나타낸 바와 같이, 금속판(16)과 외부전극패드부(17)의 상면에, 절영성수지박막층(18)을 형성한다. 절연성수지박막층(18)은 액상의 절연성재료의 스핀코팅법, 또는 플라즈마표면처리기술이 유용되는 화학증기증착(Chemical Vapor Deposition: CVD)법, 물리증착(Physical Vapor Deposition; PVD)법에 의해 형성되는 폴리이미드계수지이다.
그 밖에, 절연성수지박막층(18)으로는 폴리이미드계수지 외에, SiO2계무기재료, 에폭시계수지, 실리콘계수지, 폴리올레핀계수지, 시아네트에스텔계수지, 페놀계수지, 나프타렌계수지 등의 유기계재료의 어느 하나를 주성분으로 하여 구성할 수 있다. 특히, 1.O㎛ 이하의 미세 패턴을 형성하는 경우에는, 반도체의 확산프로세스를 채용할 수 있는 SiO2계무기재료를 사용하는 것이 바람직하다.
다음에, 도 7에 나타낸 바와 같이, 외부전극패드부(17)상의 절연성수지박막층(18)을 부분적으로 제거하여, 절연성수지박막개구부(19)를 형성한다. 먼저, 포트레지스트를 외부전극패드부(17)상에 코팅하여, 노광·현상처리를 한다. 다음에, 절연성수지박막층(18)이 화학에칭 가능한 물질로 구성되어 있으면 웨트에칭을, 또는 절연층수지박막층(18)이 화학에칭 불가능한 물질로 구성되어 있으면 플라즈마표면처리기술이 유용되는 건식에칭을 하여, 절연성수지박막개구부(19)를 형성한다.
다음에, 도 8에 나타낸 바와같이, 외부전극패드부(17)와 절연성수지박막층(18)의 상측의 전체면에, 외부전극패드부(17)에 대한 금속박막층(21)의 접착금속층으로 되는 Ti, Cr, Mo, W계 합금의 박막을 스패터링법 등에 의해 형성한다. 그 후, 이 접착금속층의 상면에 전극재료가 되는 Cu, AL, 또는, Ni 등의 박막을 스패터링법·CVD법·무전해도금법 등에 의해 형성하여, 금속박막(21)으로 한다.
다음에, 포토레지스트를 마스크로하여, 웨트에칭법, 또는, 플라즈마표면처리기술이 유용되는 건식에칭기술에 의해, 금속박막(21)을 패터닝하여 도 9에 나타내는 금속박막배선부(22)를 형성한다. 외부전극패드부(17)는 도 3에 나타내는 제1배선층배선부(5-1)에 해당되고, 금속박막배선부(22)는 도 3에 나타내는 제2배선층(6)의 제2배선층배선부(6-1)와 제l배선층접속층(5-3)에 해당한다. 한편, 금속박막배선부(22)의 패턴피치가 거친 경우 등에는, 금속박막층(2l)을 형성후에, 포토레지스트로 금속박막배선패턴을 형성하고 Cu등의 전해도금처리에 의해 배선패턴을 형성하여도 좋다. 상기 배선패턴의 형성에 있어서는, 포토레지스트의 두께 및 금속박막배선부는 1㎛이하로 할 수 있다.
다음에, 포토레지스트의 박리와, 배선패턴을 마스크로 하는 금속박막층의 에칭처리를 행하여 금속박막배선부(22)를 형성한다. 이어서, 도 10 내지 도 14에 나타낸 바와 같이, 절연성수지박막층(18)의 형성으로부터 금속박막배선부(22)의 형성까지의 공정을 소정의 각각의 패턴에 의해 반복하여, 소정의 다층배선구조를 형성하고, 도 3에 나타내는 다층배선층(3)의 제4배선층(8)까지를 형성한다.
다음에, 도 15에 나타낸 바와 같이, 금속박막배선형성기술에 의해, 제4배선층(8)의 상층이고, 플립칩형 반도체칩의 범프전극패턴에 대응하는 위치에, 패드전극부(23)를 형성한다. 패드전극부(23)는 제5배선층(9)의 제1배선층배선부(9-1)에 상당한다.
그 후, 패드 전극부(23)를 포함하는 다층배선층(3)을 보호하기 위해서, 도 16에 나타내는 솔더레지스트막(24)을 형성한다. 솔더레지스트막(24)은 전술한대로 제5배선층절연층(9-2)에 해당하고, 패드전극부(23)에 대응하는 위치에 개구부(24a){솔더레지스트막(24)에 마련되는 개구, 제2개구}가 마련되어 있다. 이 개구부는 솔더레지스트막(24)이 비감광성 재료로 형성되어 있는 경우는, 포토레지스트를 마스크로하여, 웨트에칭법 또는 플라즈마표면처리기술이 유용되는 건식에칭을 행하여 형성한다. 또한,솔더레지스트막(24)이 감광성재료로 형성되어 있는 경우는, 그대로 노광현상처리를 하여 형성한다.
솔더레지스트막으로는 에폭시계수지에 산화실리콘의 미세분말 등의 무기필러 등을 넣은 유기계절연성재료를 사용한다. 그 외에도, 외부로부터의 기계적응력에 강하고, 플럭스세척액이나 Au도금액에 대한 내성이 크고, 언더필재 등의 봉지재료와의 밀착특성이 우수한 재료를 선택할 수 있다.
한편, 다층배선구조중의 절연성수지박막층(18)이 기계적응력과 화학적응력에 관해서 높은 신뢰성을 가지는 경우에는, 솔더레지스트막(24)의 형성은 생략할 수있다.
이들 공정 후, 도 17에 나타낸 바와 같이, 금속판(l6)을 모두 에칭제거한다.
다음에, 다층배선구조의 최하층인 외부전극패드(17)상, 및 최상층인 패드전극부(23)상에, 각각 Ni/Au, Zn/Ni/Au 등의 무전해 도금처리를 시행한다. 이에 의해, 후술의 외부전극패드(17)에 대한 땜납볼(13)의 붙힘성과 다층배선층(3)에 대한 반도체칩의 실장특성과를 향상시킬 수 있다. 상기 도금 처리의 후, 복수의 단위다층배선기판이 형성되어 있는 다층배선기판의 집합체에 대하여, 단위다층배선기판마다 전기특성시험을 한다. 이 전기특성시험에 의해서 전기적으로 양품이라고 판정된 단위다층배선기판만에 후술하는 양품의 플립칩형반도체칩을 실장하는 것이 바람직하다.
다음에, 도 18에 나타낸 바와 같이, 다층배선층(3)의 최상층인 패드전극(23)의 상측에, 플립칩형의 반도체칩(2)을 플립칩실장한다. 반도체칩(2)에는 그 하면측에 범프전극(l4)이 부착되어 있고, 복수의 범프전극(14)은 복수의 패드전극(23)에 각각 전기적으로 접속된다. 범프전극(l4)이 Sn, Pb 등의 금속재료를 주성분으로 하는 땜납이면 플럭스가 사용된 가열리플로공정에 의한 플립칩실장이 가능하다. 범프전극(14)이 Au, In 등의 금속재료를 주성분으로 하는 것이라면 열압착방식에 의한 플립칩실장이 가능하다.
다음에, 도 19에 나타낸 바와 같이, 반도체칩(2), 플립칩접속부분, 및 다층배선층(3)을 보호하기 위하여 반도체칩(2)의 측면, 플립칩접합부, 및 다층배선층(3)의 노출영역을 절연성수지(31)에 의해 피복한다. 이 피복공정에서는진공봉지기술이 포함된 인젝션수지주입기술, 또는 트랜스퍼봉지기술이 사용된다.
절연성수지(31)는 에폭시계수지, 실리콘계수지, 폴리이미드계수지, 폴리오레핀계수지, 시아네트에스델계수지, 페놀계수지, 나프타렌계수지의 어느 것인가의 수지를 주성분으로 하여 구성한다.
다음에, 외부전극패드부(17)상에 직접, 외부단자로서의 땜납볼(l3)을 형성한다. 땜납볼(13)은 Sn, Pb 등의 금속재료가 주성분이다. 한편, 본 발명에서의 땜납볼은 납프리의 볼을 포함하고, 저온도로 용융하여, 열전도율이 높고 빠르게 고화하는 성질, 및 표면장력이 강하고 외부전극패드부표면상에서 볼상에 고화하는 성질을 가지는 전기전도재료로 형성된다.
다음에, 도 20에 나타낸 바와 같이, 다이싱블레이드 등을 사용하여, 플립칩형반도체장치의 개편처리를 행하여, 복수의 플립칩형반도체장치를 제작한다.
다음에, 플립칩형반도체장치의 반도체칩(2)의 뒷면(도면으로서는 상면)에, 방열성접착제층(41)을 개재하여, 히트스플렛터(42)를 부착하고, 도 1에 나타내는 반도체장치(32)를 얻는다. 반도체칩(2)으로 발생하는 열은 방열성접착제층(41)을 개재하여, 히트스플렛터(42)의 넓은 표면으로부터 방열된다.
히트스플렛터(42)는 Cu, AL, W, Mo, Fe, Ni, Cr 등의 금속성재료를 주성분으로하여 구성되어 있거나, 또는 알루미나, ALN, SiC, 뮬라이트 등의 세라믹재료로 이루어진다. 방열성접착제(41)는 에폭시계수지, 실리콘계수지, 폴리아미드계수지, 폴리오레핀계수지, 시아네트에스텔계수지, 페놀계수지, 나프타렘계수지 중의 어느 한 수지를 주성분으로 하고, Ag, Pd, Cu, AL, Au, Mo, W, 다이아몬드, 알루미나,ALN, 뮬라이트, BN, SiC 등의 세라믹재료로부터 구성되어 있다.
일반적으로 플립칩은 다핀·고속계로직(Logic)계의 장치에 적용되는 것이 대부분이고, 반도체칩(2)의 방열의 실행이 중요하다. 본 실시의 형태에서는, 히트스플렛터를 사용하여 그 열특성을 향상시키는 것이 가능하다.
본 실시형태의 반도체장치로는, 반도체칩과의 열팽창율의 차가 큰 유기계재료로 이루어지는 다층배선기판을 사용하지않기 때문에, 반도체칩과 다층배선기판과의 사이의 응력에 의한 접속신뢰성의 저하는 일어나지 않는다. 따라서, 도 5∼도 16의 일련의 공정에서, 공지의 다층배선기판과같이, 금속박막배선을 10∼30㎛ 정도로 두껍게 형성하여 응력완층효과를 갖게 할 필요는 없고, 그 두께는 1㎛ 정도로 충분하다. 나아가, 반도체웨이퍼의 금속화제조방법과 그 제조장치를 이용하기 때문에, 포토레지스트및 금속박막배선을 1㎛ 이하의 영역에서 가공처리하는 것이 용이하여, 배선패턴의 미세화를 도모할 수 있다.
상술의 제조공정, 특히, 다층배선층의 형성공정에서, 고강성의 금속판(l6)이 다층배선층의 평면도를 확보하고 있다. 금속판(l6)은 강성이 높기 때문에, 전공정중에서 평면도가 높게 유지되어 있고, 금속판과 다층배선층과의 사이에 선팽창차가 있더라도, 금속판에 접합되어 있던 다층배선층은 내부응력의 발생, 및 팽창이 억제되어 그 휘어짐이 방지된다. 이 결과 절연층 및 배선부의 패터닝시의 부정합도 생기지 않고, 수율이 좋다고 하는 효과가 있다.
이와같이, 금속층은 다층배선층의 제조공정에서 효과를 가지기 때문에, 최종제품에는 존재하지 않아도 좋다. 금속판을 제거한 경우, 다층배선층(3)의 최하층이 노출되기 때문에, 절연성수지박막(18)으로는 유기계재료와 같이 그 자신에 외부응력으로 부터의 유연성을 갖는 것이 바람직하다.
금속판(16)의 제거는 본 실시형태와 같이 도 16에 나타낸 공정의 후에 행하여야만 하는 것은 아니고, 다층배선층(3)에 반도체칩(2)을 실장하는 공정의 후에 제거하여도 좋다. 특히, 반도체칩(2)을 실장하는 공정이나 히트스플렛더(42)를 부착하는 공정 등에 있어서, 금속판(16)을 잔존시켜 놓으면, 다층배선층(3), 반도체칩(2) 등에 작용하는 기계적응력, 열적응력에 기인하는 다층배선층의 전체, 그 내부의 각 층, 및 칩의 왜곡의 발생을 방지 할 수 있다. 나아가 , 다층배선층이나 칩의 평면도를 유지해야 하는 공정에서는, 제거하지 않고서, 땜납볼(13)을 접합하는 직전까지 잔존시켜 놓는 것이 바람직하다.
한편, 본 발명의 반도체장치에서는, 다층배선층이 금속판의 한 면만에 형성되어 있고, 비대칭인 구조로 되어있으나, 금속판은 고강성이기 때문에, 제조 시에 특히 다층배선구조중의 절연성수지박막층(18)제조시의 응력에 의한 휘어짐은 생기지 않는다. 또한, 금속판의 양측에 다층배선층을 설치한 경우에 필요하게 되는 스루홀의 형성이 불필요하기 때문에, 스루홀형성 시에 발생하는 쓰레기에 기인하는 불량을 방지할 수 있고, 더욱이 공정수의 저감에 의한 비용의 저감이라는 효과도 가진다.
그렇지만, 본 실시형태에서는, 최종 사용자측의 회로기판에의 실장으로 사용하는 땜납볼(13)의 스탠드오프높이가 낮고, 반도체장치와 회로기판과의 사이에서 생기는 응력의 완충을 고려않고 있기 때문에, 양자간의 접속신뢰성에는 문제가 있다. 이 문제를 해결하는 것이 이하에 나타내는 제2실시형태이다.
제2실시예
도 21은 본 발명에 의한 플립칩형 반도체장치의 제2실시형태를 나타낸다. 본 실시형태에서는, 반도체칩(2)이 다층배선기판(l)에 플립실장되어 있고, 다층배선기판(1)은 제2기판층인 다층배선층(3)과, 제1기판층인 완충층(4)과로 구성되어 있다.
완충층(4)은 그 일단이 외부전극패드부(17)에 접속된 복수금속층(11)으로 구성된다. 완충층(4)의 주변부, 즉 복수금속층(11)의 주위부분에는 닫혀진 환상의 지지프레임(25)이 설치되고 있다. 이 지지프레임은 제품의 핸드링 시 등에 발생하는 기계적응력으로부터 다층배선구조부분(다층배선층)(3)을 보호하는 효과를 가진다.
복수금속층(11)의 타단에는, 땜납볼(13)이 접합되어 있다. 땜납볼(13)은 회로기판(도시하지 않음)의 전기적접합부에 접합된다. 따라서, 완충층(4)이 회로기판의 전기적접합부에 고착되는 것으로 된다.
이 반도체장치에서는 땜납볼(13)이 복수금속층(11) 선단부에 접합되어 있고, 외부단자로서의 땜납볼(13)을 개재하여 회로기판에 실장된다. 이 외부단자는 충분한 스탠드오프높이를 가져, 반도체장치와 그것이 실장되는 회로기판과의 사이에서 생기는 응력을 주로 복수금속층으로 완충한다. 따라서, 제1실시형태와 비교하여, 회로기판과 반도체장치와의 사이의 실장신뢰성을 보다 향상시키는 것이 가능하다.
본 실시형태의 반도체장치 제조방법은 제1실시형태의 도 4내지 도 16에 나타내는 공정을 행한 후, 도 22a에 나타낸 바와 같이, 다층배선층의 하측에 존재하는금속판(16)을 포토리소기술이 사용되는 에칭기술에 의해 선택적으로 제거한다. 그 제거부분은 절연성수지박막층(18)에 접하는 부분, 즉 외부전극패드부(17)에 접하지않은 부분이다. 이와같은 선택적 제거에 의해, 전술한 복수금속층(l1)을 형성한다. 복수금속층(11)은 외부전극칼럼부를 형성하고 있다.
이 선택적제거는, 도 22b에 나타낸 바와 같이, 금속판(16)의 두께의 절반이상을 레이저가공, 방전가공, 혹은 부분절삭가공 등의 수법에 의해 선택적으로 에칭제거한 후, 레지스트를 마스크로하여 절연성수지박막층(18) 표면이 노출되기까지 에칭하여 행하는 것이 바람직하다. 특히, 금속판(16)이 500㎛ 내지 3mm 정도로 큰 두께를 갖는 경우 l회의 에칭제거공정에서는 외부전극칼럼의 직경치수의 제어가 곤란하며, 나아가 에칭 시간이 길어지기 때문에 1회의 에칭제거공정 중에 레지스트패턴부분이 낙하하여, 선택적제거를 할 수 없는 문제가 있다. 본 실시형태에 나타낸 바와 같이, 금속판(16)두께의 절반이상을 선택적으로 제거한 후, 레지스트를 마스크로 하여 재차 에칭을 행하여 외부전극칼럼부를 형성함으로써 500㎛ 내지 3mm 정도로 두께가 큰 금속판(16)을 확실하게 선택에칭하여, 충분한 높이를 가지는 외부전극칼럼부를 형성할 수 있다. 이 결과, 후공정에서 형성하는 땜납볼(13)의 스탠드오프높이를 크게 하여, 회로기판에 대하는 실장신뢰성향상을 도모 할 수 있다.
다음에, 외부전극칼럼부(11)의 단부표면, 및 패드전극부(23) 표면에 땜납과의 밀착성을 향상시키기 위해서, 각각 Ni/Au 등의 도금처리를 시행한다. 다음에, 도 23에 나타낸 바와 같이, 다층배선기판의 집합체에 대하여 단위다층배선기판마다 전기시험을 하여, 전기적으로 양품이라고 판정된 다층배선기판만에, 도 23에 나타낸 바와 같이 반도체칩(2)에 설치된 전극(l4)을 개재하여 반도체칩(2)을 실장한다.
다음에, 도 24에 나타내는 수지봉지를 하여, 도 25에 나타낸 바와 같이, 외부전극칼럼부(1l)의 단부표면에 외부단자로서 땜납볼(13)을 접합한다. 이때, 외부전극칼럼부(1l)에 플럭스를 선택적으로 도포한 후, 탑재한 땜납볼(13)에 대하여 IR리플로공정에의한 가열처리를 시행하는 것이 바람직하다. 따라서, 본 실시형태로서는, 금속판(16)으로, 강성이 높고, 땜납과의 친화성이 양호한 재료를 사용하는 것이 바람직하다. 상기조건을 충족하고, 땜납볼(13)과 외부전극패드부(17)를 전기적으로 접속할 수 있는 재료라하면 금속에 한정되지 않는다.
다음에, 도 26에 나타내는 바와 같이, 반도체장치의 개편처리를 하고, 복수의 플립칩형 반도체장치를 제작한다. 다음에, 제1실시형태에 나타낸 방법에 의해 반도체칩의 뒷면에 히트스플렛더를 부착하고, 도 21에 나타낸 반도체장치를 얻는다.
본 실시형태에서는 땜납볼(l3)이 외부전극컬럼(11)의 위에 형성되어 있고, 스탠드오프높이가 크다. 따라서, 반도체장치와 그것이 실장되는 최종유저의 회로기판과의 사이의 열팽창율의 차에 기인하는 응력을 주로 외부전극칼럼의 휨으로 완화할 수 있어, 양자간의 접속신뢰성이 향상됨과 동시에 다층배선층의 왜곡을 억제하는 효과도 있다.
그러나, 이 응력은 외부전극패드부(l7)와 외부전극칼럼부(11)와의 접속부분에 집중되는 경향이 있기 때문에, 해당 부분에 있어서 외부전극칼럼의 접속불량이생기기 쉽다고 하는 문제가 있다. 이 문제를 해결하는 것이, 이하에 나타내는 제3실시형태이다.
제3실시예
도 27은 본 발명에 의한 플립칩형 반도체장치의 제3실시형태를 나타낸다. 본 실시형태가 제2실시형태와 다른 점은 제1기판층인 완충층(4)이 복수금속층(11)과 복수응력흡수층(12)과로 구성되어 있다는 점이다.
도 27에 나타낸 바와 같이, 완충층(4)을 구성하는 복수금속층(11)과 복수응력흡수층(12)은 다층배선층(3)과 완충층(4)과의 대향방향에 직교하는 방향으로 번갈아 배치되어 있다. 복수응력흡수층(12)은 실리콘계수지에 의해 형성되어, 왜곡 력, 응력을 흡수하는 물리적성질을 가지는 다층구조를 가진다.
복수응력흡수층(l2)은 그 외에, 에폭시계수지, 폴리이미드계수지, 폴리올레핀계수지, 시아네이트에스테르계수지, 페놀계수지, 나프타렌계수지 등의 유기절연재료중의 어느 것인가의 수지를 주성분으로 하여 구성한다.
도 28은 도 27에 나타내는 반도체장치를 땜납볼(13)측의 저면에서 본 평면도이다. 복수응력흡수층(l2)은 종횡으로 띠형상으로 연장되어 격자형상에 단일화된 일체물(단체)이고, 복수금속층(11)은 격자점에 섬모양으로 배치되어 있다. 양자의 체적비율 배열구조의 변경은 반도체칩, 다층배선층(3) 및 완충층이 접합되는 회로기판으로 이루어지는 제품전체의 사양에 대응한다. 완충층(4)의 주변부, 즉 복수금속층(1l)의 주위부분은 닫혀진 환상의 지지프레임(25)이 설치되어 있다. 이 지지프레임은 공정의 핸드링 시 등에 발생하는 기계적응력으로부터다층배선구조부분(3)을 보호하는 효과를 갖는다. 다만 완충층(4)의 완충성을 높이기 위해서는, 지지프레임은 삭제하는 편이 바람직하다.
이 완충층(4)은 다층배선층(3)보다도 높은 강성을 가지고 있다. 또한, 이 부분에 걸리는 응력의 완충성도 가진다.
본 실시형태의 반도체장치의 제조방법은 제2실시형태의 도 22에 나타내는 공정을 행한 후, 도 29에 나타낸 바와 같이, 복수금속층(11)사이 및 복수금속층(11)과 지지프레임(25)과의 사이의 공간영역(26)(도 22a 참조)에 절연성응력완충수지(l2)를 매립하여, 전술한 복수응력흡수층(l2)을 형성한다. 이 절연성응력완충수지(12)는 스핀코팅법 또는 트랜스퍼봉지기술 등에 의해 형성되어, 다층배선층(3) 및 외부전극칼럼부(11)를 기계적 및 화학적응력으로부터 보호하는 효과를 가진다.
이어서, 외부전극칼럼부(11)의 단부표면이 절연성응력완충수지(12)에 의해 덮어저 있는 경우에는, 화학기계연마(Chemical Mechanical Polishing; CMP)기술, 플라즈마표면기술로 외부전극칼럼부(l1)의 단부표면을 덮는 절연성응력완충수지(12)를 제거한다.
다음에, 외부전극칼럼부(11)의 단부표면, 및 패드전극부(23)표면에 각각 Ni/Au 등의 도금처리를 시행한다. 그 후, 제2실시형태의 도 23내지 도 26과 같이 하여, 반도체칩의 실장, 수지봉지, 땜납볼의 접합 및 개편처리를 하여, 도 27에 나타내는 반도체장치를 얻는다.
본 실시형태의 반도체장치에서는, 제2의 실시형태와 같이, 땜납볼(13)이 절연성응력완충수지(12)에 둘러싸인 외부전극칼럼(l1)의 위에 형성되어 있고, 스탠드오프높이가 크다. 따라서, 반도체장치와 그것이 실장되는 최종유저의 회로기판과의 사이의 열팽창율의 차에 기인하는 응력을 외부전극칼럼이 휘어짐에 의해 완화할 수 있어, 양자간의 접속신뢰성이 향상된다.
또한, 이 응력을 완충층(4)의 절연성응력완충수지(12)로 흡수하기 때문에, 외부전극칼럼의 외부전극패드에 대한 접속신뢰성을 저하시키는 일이 없다. 나아가 완충층의 응력흡수효과에 의해, 반도체장치와 회로기판과의 사이의 접속신뢰성을 높일 수가 있다.
제4실시예
도 30은 본 발명에 의한 플립칩형반도체장치의 제4실시형태를 나타낸다. 본 실시형태가 제3실시형태와 다른 점은 플립칩형 반도체장치(32)의 반도체칩(2)의 뒷면(도면에서 상면)에, 방열성접착제층(41)을 개재하여 히트스플렛터(42)가 설치되고 있는 점이다. 반도체칩에서 발생하는 열은 방열성접착제층(41)을 히트스플렛터(42)의 넓은 표면에서 방열된다. 히트스플렛더(42)와 방열성접착제(41)의 구성은 제1실시형태와 동일하다.
본 실시형태의 반도체장치에서는 제3실시형태와 비교하여 방열성을 향상시킬 수 있다.
제5실시예
도 31은 본 발명에 의한 플립칩형 반도체장치의 제5실시형태를 나타낸다. 본 실시형태가 제3실시형태와 다른 점은 반도체칩(2)과 다층배선층(3)과의 사이에,절연성수지(31)를 설치하지 않고서, 언더필수지층(43)을 설치하고 있는 점이다. 이 형성 후에, 스티프너(44)를 개재시켜 히트스플렛더(42)를 다층배선층(3)에 부착한다.
언더필수지로서는, 에폭시계수지, 실리콘계수지, 폴리이미드계수지, 폴리올레핀계수지. 시아네트에스텔계수지, 페놀계수지, 나프타렌계수지의 어느것인가의 수지를 주성분으로하여 구성되어 있다.
본 실시형태에서는 전술한 제1 내지 제3실시형태에서 사용되어 있는 인젝션방식 또는 트랜스퍼봉지방식에 의한 절연성수지(31)를 사용하지 않고, 종래의 플립칩형 반도체장치의 제조기술의 주류인 언더필수지(43)를 사용하기때문에, 특별한 제조장치를 사용할 필요가 없다고 하는 이점이 있다.
본 실시형태에 있어서, 언더필수지(43)는 다층배선층(3)상 일부를 덮을 뿐이지만, 스티프너(44)를 부착하는 것으로 다층배선층(3)인 다층배선기판의 평면도를 확보하고 있다. 스티프너(44)는 금속 또는 세라믹재료로부터 형성되어 있고, 접착제(45)를 사용하여 다층배선층(3)에 부착한다. 그 후, 반도체칩(2)의 이면에 방열성접착제(41)를 개재하여 방열용의 히트스플렛더(42)를 부착한다.
제6실시예
제1실시형태의 반도체장치에서는, 외부전극패드부(l7)에 대한 땜납볼(13)의 접착성이 부족하다고 하는 문제가 있다. 이것을 해결하는 것이 이하에 나타내는 제6실시형태이다.
도 32는 본 발명의 반도체장치의 제6실시형태이고, 도 33 및 도 34에 그 제조방법을 나타낸다. 본 실시형태의 제조방법에서는, 제1실시형태의 도 4 내지 도 20에 나타내는 공정을 행한 후, 도 33에 나타낸 바와 같이, 다층배선층(3)에 대향시켜 지지판(51)을 설치한다. 지지판(51)에는 땜납볼의 배치패턴과 동일한 배치패턴으로 땜납볼삽입공(52)이 형성되어 있고, 땜납볼삽입공(52)의 직경은 땜납볼(13)의 직경보다 크다. 지지판(51)에는 나아가 수지주입구(53)가 열려 있다. 지지판(5l)의 재질로는 절연성재료이거나 도전성재료이거나 상관없다.
이어서, 도 34에 나타낸 바와 같이, 수지주입구(53)로부터 수지를 주입한다. 이 수지는 절연성수지박막층(18)의 표면, 땜납볼(13)의 측면, 및 지지판(5l)의 내주면과로 형성되는 공간을 메워서 주입층(54)을 형성한다. 이러한 수지주입에 의해, 외부전극패드부(l7)와 땜납볼(l3)과의 접합을 강화한다. 다음에, 다이싱플레이트를 사용하여, 플립칩형 다층배선반도체장치의 개편처리를 행하여, 도 32에 나타내는 플립칩형다층배선반도체장치를 얻는다.
지지판(5l)은 수지주입 때에 주입된 수지의 표면높이를 규정하는 효과가 있다. 이 결과, 회로기판에의 접속면이 될 땜납볼(13)의 상부표면을 확실하게 수지로부터 노출시킬 수 있다.
도 35는 도 32중의 원내부 A를 확대하여 그 상세를 나타내고 있다. 원내부 A는 외부전극칼럼(11)의 단부표면에 접합된 땜납볼(13)의 주변영역이다. 땜납볼(13)의 구면과 땜납볼삽입공(52)의 내주면과, 절연성수지박막층(l8)표면으로 형성되는 공간영역이 주입층(54)에 의해 모두 메워져 땜납볼(13)과 외부전극패드부(17)가 강고히 접합되어 있다.
본 실시형태의 반도체장치에서는, 수지보강효과에 의해, 반도체장치(1)의 회로기판에의 실장 시에, 그 부분의 응력변형을 방지하고, 최종적인 짜붙임으로 있는 PKG 형태의 기판실장신뢰성을 향상시킬 수 있다.
제7실시예
도 36는 본 발명의 반도체장치의 제7실시형태이다. 본 실시형태가 제3실시형태와 다른 점은, 지지판(51) 및 주입층(54)이 설치되고 있는 점이다. 응력흡수층(12)의 표면, 땜납볼(13)의 측면, 및 지지판(51)의 내주면으로 형성되는 공간에 수지가 주입되어 주입층(54)을 형성하여, 땜납볼(13)과 외부전극칼럼(11)과의 접합을 보강하고 있다. 이 결과, 제6실시형태와 같이, 반도체장치(1)의 회로기판에의 실장시의 응력변형을 방지하여, 실장신뢰성을 향상시킬 수 있다.
본 실시형태의 제조방법은, 제3실시형태의 도 29에 나타내는 공정 및 도 23내지 도 26과 같은 공정을 행한 후, 도 37에 나타내는 바와 같이 다층배선기판(1)에 지지판(51)을 삽입한다. 다음에, 도 38에 나타내듯이, 지지판의 수지주입구(53)로부터 수지를 주입하고, 절연성응력완충수지(12)의 표면, 땜납볼(13)의 측면, 및 지지판(51)의 내주면으로 형성되는 공간을 메워서 주입층(54)을 형성한다.
이것에 의해, 외부전극칼럼부(l1)와 땜납볼(13)과의 접합을 보강할 수 있고, 반도체장치의 회로기판에의 실장 때, 그 부분의 응력변형을 방지하고, 실장신뢰성을 향상할 수 있다.
제8실시예
도 39는 본 발명의 반도체장치의 제8실시형태를 나타낸다. 본 실시형태가 도30에 나타내는 제4실시형태와 다른 점은, 지지판(51) 및 주입층(54)이 추가되어 있는 점이고, 제4실시형태와 비교하여, 도 35에 나타내는 수지보강효과가 추가보충되어 있다.
제9실시예
도 40은 본 발명의 반도체장치의 제9실시형태를 나타낸다. 본 실시형태가 도 3l에 나타내는 제5실시형태와 다른 점은, 지지판(51) 및 주입층(54)이 추가되어 있는 점이고, 제5실시형태와 비교하여, 도 35에 나타내는 수지보강효과가 추가보충되어 있다.
제10실시예
도 41은 본 발명의 반도체장치의 제10실시형태를 나타낸다. 본 실시형태의 반도체장치의 제조방법은, 제1실시형태의 도 4 내지 도 10에 나타내는 공정을 행한 후, 도 17에 나타낸 바와 같이, 금속판(16)을 엣칭기술에 의해 완전히 삭제한다. 금속판(16)의 평면도유지의 역할은 다층배선구조를 형성한 후에는 불필요하기 때문에, 완전히 제거하여도 문제없다. 에칭속도를 크게하기 위하여 그 에칭특성을 고려하여, 약액사용에 의한 ??트에칭법을 사용한다.
다음에, 도 18 및 도 l9에 나타내는 공정을 행하고, 그 후, 도 42에 나타낸 바와 같이, 다층배선구조(3)의 최하층에 형성되어 있는 금속배선층(22)(또는 l7)에, 도전성접착제(61)를 사용하여 도전성칼럼전극(11)을 접합한다. 도전성접착제(61)의 재료로서는, 금속배선층(22)과 도전성칼럼전극(11)의 양쪽의 금속에 대하여 친화성이 좋은 재료가 바람직하다.
다음에, 도 43에 나타낸 바와 같이, 응력흡수층(12')을 형성한다. 응력흡수층(12')은 복수도전성칼럼전극(l1')의 사이를 메우고 또한 다층배선구조(3)의 최하층의 표면을 피복하고 있어, 도전성칼럼전극(11')과 다층배선구조(3)를 기계적응력과 화학적응력으로부터 보호한다.
다음에, 도전성칼럼전극(11')의 단부표면의 수지제거처리 및 도금처리를 행한 후, 도 25에 대응하는 방법으로 도 44에 나타낸 바와 같이, 도전성칼럼전극(11')의 단부표면에 땜납볼(13)을 접합한다.
나아가, 도전성칼럼전극(11')에 대한 땜납볼(13)의 접착강도가 부족해 있는 경우에는, 도 37에 대응하는 방법으로 도 45에 나타낸 바와 같이, 지지판(51)을 부착한다. 또한 도 38에 대응하는 방법으로 도 46에 나타낸 바와 같이 수지주입을 하여, 도전성칼럼전극(l 1')과 땜납볼과의 접합을 수지보강하여, 도 41에 나타내는 반도체장치를 얻는다.
본 실시형태는 제3실시형태 등에서는 필요하던 외부전극칼럼부(l1)를 형성하기 위한 금속판(16)의 선택적인 에칭의 공정이 없다. 따라서, 에칭의 금속판면내에서의 격차를 고려할 필요가 없다고 하는 특징이 있다. 요컨대, 금속판(16)을 완전히 제거한후, 다층배선층(3)의 외부전극패드부(17)에 미리 형성한 도전성컬럼전극(11')을 접합시킬 수 있다.
제11실시예
도 47은 본 발명의 반도체장치의 제11실시형태를 나타낸다. 본 실시형태에서는 제10실시형태의 도 42에 나타내는 공정을 행하여 도전성컬럼전극(11')을 형성한 후, 다층배선층에 대향시켜 지지판(51)을 설치한다. 그 후, 절연성수지박막층(18)의 표면, 도전성칼럼전극(11')의 측벽, 땜납볼(13)의 측면, 및 지지판(51)의 내주면에서 형성되는 공간에 수지주입을 하여 주입층(54)을 형성한다.
본 실시형태에서는, 제10실시형태와 비교하여, 응력흡수층(12')을 형성하는 공정, 및 응력흡수층(12')형성 후, 도전성칼럼전극(11')의 땜납볼접합면의 수지제거공정이 생략되어 있고, 프로세스를 단축하여, 비용을 삭감하는 효과가 있다. 나아가 제10실시형태와 비교하여, 두께가 큰 지지판을 사용하기때문에, 주입되는 수지량이 많아 지지판에 걸리는 압력이 큼에도 불구하고, 이 압력에 대항하여 지지판표면을 평탄하게 유지하여, 주입된 수지의 표면높이를 규정할 수 있다. 이 결과, 회로기판에의 접속면이 되는 땜납볼(l3)의 정상부표면을 확실하게 수지로부터 노출시킬 수 있다.
제12실시예
도 48은 본 발명의 반도체장치의 제12실시형태를 나타내고 있다. 본 실시형태에서는, 핀형상의 외부전극(71)이 외부전극패드부(17)에 직접 접합되어 있다. 핀형상의 외부전극(71)은 주로 금속합금으로 형성되어 그 자체가 강성을 가지고 있다. 또한, 그 일단에서 회로기판에 접합하는 측이, 그 하단에서 외부전극패드부에 접합하는 측보다도 가는 형상을 하고 있기 때문에 프렉시블하다. 따라서, 최종유저가 회로기판에 실장한 후, 외부응력에 대하여 완충성을 갖고 접속신뢰성이 높다. 핀선단부가 가는 형상이기 때문에, 미세한 패턴을 갖는 회로기판에의 실장이 가능하게 된다고 하는 특징이 있다.
제13실시예
도 49는 본 발명의 반도체장치의 제13실시형태를 나타낸다. 본 실시형태에서는, 스프링형상의 외부전극(71')이 외부전극패드부(17)에 직접 접합되어 있다. 외부전극(71')의 측면부분을 절연체로 피복하여도 좋다. 외부전극(71')은 나선형상의 탄성체이고, 그 자체에 강성은 없지만, 그 유연구조에 의해서 완충성이 우수하다. 따라서, 최종유저가 회로기판에 실장한 후, 외부응력에 대하여 뛰어난 완충성을 갖는다.
제12 및 제13실시예는 외부전극칼럼부(11)를 형성하기 위한 금속판(16)의 선택적인 엣칭을 할 필요가 없기 때문에, 에칭의 금속판면내에서의 격차를 고려할 필요가 없다고 하는 특징이 있다. 요컨대, 금속판(16)을 완전히 제거한 우, 다층배선구조(3)의 외부전극패드부(17)에 미리 형성한 외부전극(71, 71')를 접합시킬 수 있다.
제14실시예
도 50은 본 발명의 반도체장치의 제14실시형태를 나타낸다. 본 실시형태에서는 기둥형상의 외부전극(71")이 도전성접착제에 의해, 외부전극패드부(17)에 직접 접합되어 있다. 외부전극(71")은 그 자체에 완충성은 없으나 강성을 가지고 있기 때문에, 반도체장치 전체의 강성을 강화하고, 핸들링 때나 회로기판에의 실장 때에 있어서도 다층배선구조부분의 평탄성을 확보한다. 또한, 유연성은 결여되지만, 스탠드오프높이가 크기 때문에 회로기판에의 실장신뢰성은 높다.
제15실시예
도 51은 제2실시예의 변형예로서, 도 22에 나타내는 공정에서, 금속판(16)의 엣칭조건을 적당하게 설정함으로서 금속층(11A)또는 격자체(11A)가 역엔타시스형상을 갖고, 중간이 가늘어진 장구형상으로 형성되어 있다. 역엔타시스형상은 높이 방향 길이는 일정하지만 가로 방향의 굵기가 변화하고 있어, 가로방향으로 받는 응력을 보다 유효하게 흡수할 수가 있다.
다층배선구조의 형성시의 강성, 외부전극이 접합된 후에도 계속 되는 강성, 외부전극이 접합된 후의 강성과 완충성 외부전극자체가 갖는 강성, 외부전극부분자체가 가지는 유연성, 외부전극자체가 가지는 강성과 유연성은, 각각, 제품의 이용상태에 따라 적정하게 평가되어 실시되게 된다. 다층배선구조의 형성시의 강성은, 모든 경우에 공통의 우수한 공정상의 물성이다.
본 발명의 반도체장치는, 실시형태를 통하여 명백해진 바와 같이, 반도체칩과의 열팽창계수의 차가 큰 유리에폭시기판을 개재하지 않고서 반도체칩을 회로기판에 실장 할 수 있기 때문에, 반도체칩과 유리에폭시기판간의 응력완충을 목적으로 하여, 배선패턴의 막두께를 크게 할 필요가 없고, 배선기판에 있어서 미세한 배선패턴형성이 가능하게 된다. 이 결과, 다층배선기판 단체의 외형치수를 축소할 수 있어, 장치의 미세화가 가능하게 된다. 더욱이 1매의 대패널에서 제조가능한 다층배선기판의 매수를 증가시킬 수 있고, 비용의 삭감이 가능하게 된다.
나아가, 본 발명의 반도체장치의 다층배선구조는, 반도체웨이퍼레벨의 가공처리에 의해 형성할 수 있기 때문에, 종래의 다층배선기판과 비교하여 대폭 공정을삭감할 수 있고, 배선패턴의 미세화를 용이하게 행할 수 있다.
본 발명의 반도체장치가 가지는 기둥형상의 도전체는, 반도체장치와 그것이 실장되는 회로기판과의 사이의 응력을 완화하는 효과를 가지며, 양자간의 접속의 신뢰성을 향상시킬 수 있다.
본 발명의 반도체장치의 제조방법으로는, 금속판상에 다층배선층을 형성하기때문에, 제조중의 열처리 등으로 배선층중에 응력이 발생하더라도, 배선층은 강성이 높은 금속판에 고착되어 있기 때문에 휘어짐이 억제되고, 미세한 패턴을 확실하게 형성할 수 있다.
본 발명에 의한 배선기판, 배선기판을 갖는 반도체장치, 및 그 제조방법, 실장방법은, 신뢰성이 높은 다층화배선기판을 갖는 반도체장치를 제공할 수가 있어, 신뢰성이 높은 실장을 가능하게 한다.

Claims (79)

  1. 반도체장치에 있어서,
    상호접속기판; 및
    상기 상호접속기판에 단단히 고착되고, 상기 상호접속기판의 휨을 억제하기 위하여 상기 상호접속기판 보다 강성이 더 높은 고강성판을 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 상호접속기판은 다층상호접속구조를 갖는 다층상호접속기판인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 고강성판은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 고강성판은 합금으로 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 고강성판은 세라믹으로 이루어진 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 상호접속기판의 기재(기초물질)는 유기절연물질인 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 유기물질은 중합체수지물질인 것을 특징으로 하는 반도체장치.
  8. 반도체장치에 있어서,
    제1 및 제2표면을 갖는 상호접속기판;
    상기 상호접속기판의 상기 제1표면상에 탑재된 적어도 하나의 반도체칩; 및
    상기 상호접속기판에 단단히 고착되고, 상기 상호접속기판의 휨을 억제하기 위하여 상기 상호접속기판 보다 강성이 더 높은 고강성판을 포함하는 반도체장치.
  9. 제8항에 있어서, 상기 상호접속기판은 다층상호접속구조를 갖는 다층상호접속기판인 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 고강성판은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  11. 제8항에 있어서, 상기 고강성판은 합금으로 이루어진 것을 특징으로 하는 반도체장치.
  12. 제8항에 있어서, 상기 고강성판은 세라믹으로 이루어진 것을 특징으로 하는 반도체장치.
  13. 제8항에 있어서, 상기 상호접속기판의 기재(기초물질)는 유기물질인 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 유기물질은 중합체수지물질인 것을 특징으로 하는 반도체장치.
  15. 제8항에 있어서, 상기 적어도 하나의 반도체칩은 융기들을 통해 상기 상호접속기판의 상기 제2표면에 접착되어 있는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서, 상기 적어도 하나의 반도체칩 및 상기 융기들을 밀폐하기 위한 상기 상호접속기판의 상기 제1표면상에 제공된 밀폐수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서, 상기 적어도 하나의 반도체칩상에 제공된 적어도 하나의 히트스프레더(열발산기)를 더 포함하는 것을 특징으로 하는 반도체장치.
  18. 반도체장치에 있어서,
    제1 및 제2표면을 갖는 상호접속기판;
    상기 상호접속기판의 상기 제1표면상에 탑재된 적어도 하나의 반도체칩; 및
    상기 상호접속기판의 상기 제2표면과 접촉하는 제1표면, 적어도 하나의 외부전극이 제공되는 제2표면, 및 상기 상호접속기판과 상기 적어도 하나의 외부전극 사이에 전기적 접촉을 구비하고, 스트레스의 인가로부터 상기 상호접속기판을 자유롭게 하기 위하여 상기 적어도 하나의 외부전극에 인가된 스트레스를 흡수 및/또는 완화할 수 있는 완충층(버퍼층)을 포함하는 반도체장치.
  19. 제18항에 있어서, 상기 상호접속기판은 다층상호접속구조를 갖는 다층상호접속기판을 포함하는 것을 특징으로 하는 반도체장치.
  20. 제18항에 있어서, 상기 적어도 하나의 외부전극은 복수의 외부전극들을 포함하는 것을 특징으로 하는 반도체장치.
  21. 제18항에 있어서, 상기 외부전극은 납땜볼을 포함하는 것을 특징으로 하는 반도체장치.
  22. 제18항에 있어서, 상기 외부전극은 핀전극을 포함하는 것을 특징으로 하는 반도체장치.
  23. 제18항에 있어서, 상기 외부전극은 코일스프링전극을 포함하는 것을 특징으로 하는 반도체장치.
  24. 제18항에 있어서, 상기 외부전극은 일반적으로 기둥형상전극인 것을 특징으로 하는 반도체장치.
  25. 제24항에 있어서, 상기 일반적으로 기둥형상전극은 저부로부터 상부까지 수평단면영역이 균일한 직선기둥형상을 포함하는 것을 특징으로 하는 반도체장치.
  26. 제24항에 있어서, 상기 일반적으로 기둥형상전극은 중간부위를 향하여 수평단면영역이 줄어드는 중심위축기둥형상전극을 포함하는 것을 특징으로 하는 반도체장치.
  27. 제18항에 있어서, 상기 완충층은 각각이 상기 상호접속기판의 외부전극패드에 고착된 제1단부와 상기 외부전극에 직접 고착된 제2단부를 갖는 복수의 기둥형전기전도층들을 포함하는 것을 특징으로 하는 반도체장치.
  28. 제27항에 있어서, 상기 복수의 기둥형전기전도층들은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  29. 제18항에 있어서, 상기 완충층은 각각이 상기 상호접속기판의 외부전극패드에 고착된 제1단부와 상기 외부전극에 직접 고착된 제2단부를 갖는 복수의 기둥형전기전도층들; 및
    상기 복수의 기둥형전기전도층들 사이의 간격을 메우고, 상기 복수의 기둥형전기전도층들 보다 강성이 더 낮으며, 상기 복수의 기둥형전기전도층들과 밀접하게 접촉하도록 상기 복수의 기둥형전기전도층들을 둘러싸는 스트레스흡수층을 포함하는 것을 특징으로 하는 반도체장치.
  30. 제29항에 있어서, 상기 복수의 기둥형전기전도층들은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  31. 제29항에 있어서, 상기 스트레스흡수층은 유기절연물질로 이루어진 것을 특징으로 하는 반도체장치.
  32. 제18항에 있어서, 상기 완충층은 각각이 상기 상호접속기판의 외부전극패드에 고착된 제1단부와 상기 외부전극에 직접 고착된 제2단부를 갖는 복수의 기둥형전기전도층들;
    상기 외부전극들과 함께 상기 복수의 기둥형전기전도층들이 삽입되는 복수의 홀들을 구비하고, 상기 상호접속기판의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 상호접속기판의 상기 제2표면과 나란하게 뻗어 있는 지지판;및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 상기 복수의 기둥형전기전도층들과 밀접하게 접촉하도록 상기 복수의 기둥형전기전도층들 및 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 포함하는 것을 특징으로 하는 반도체장치.
  33. 제32항에 있어서, 상기 지지밀폐수지물질은 상기 외부전극들에 인가된 스트레스를 흡수 및/또는 완화할 수 있도록 상기 복수의 기둥형전기전도층들 보다 강성이 더 낮은 것을 특징으로 하는 반도체장치.
  34. 제32항에 있어서, 상기 복수의 기둥형전기전도층들은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  35. 제32항에 있어서, 상기 지지밀폐수지물질은 유기절연물질로 이루어진 것을 특징으로 하는 반도체장치.
  36. 제18항에 있어서, 상기 완충층의 상기 제2표면상에 상기 외부전극을 지지하기 위한 지지층을 더 포함하는 것을 특징으로 하는 반도체장치.
  37. 제35항에 있어서, 상기 지지층은 상기 외부전극들이 삽입된 복수의 홀들을구비하고, 상기 완충층의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 완충층의 상기 제2표면에 나란하게 뻗어 있는 지지판; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 밀접하게 접촉하도록 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 포함하는 것을 특징으로 하는 반도체장치.
  38. 제18항에 있어서, 상기 적어도 하나의 반도체칩은 융기들을 통해 상기 상호접속기판의 상기 제2표면에 접착되어 있는 것을 특징으로 하는 반도체장치.
  39. 제38항에 있어서, 상기 적어도 하나의 반도체칩 및 상기 융기들을 밀폐하기 위하여 상기 상호접속기판의 상기 제1표면상에 제공된 밀폐수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  40. 제39항에 있어서, 상기 적어도 하나의 반도체칩상에 제공된 적어도 하나의 히트스프레더를 더 포함하는 것을 특징으로 하는 반도체장치.
  41. 제38항에 있어서, 상기 적어도 하나의 반도체칩 및 상기 융기들을 밀폐하기 위하여 상기 상호접속기판의 상기 제1표면상에 제공된 언더필(under-fill)수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  42. 제41항에 있어서, 상기 완충층의 주변영역에 뻗어 있는 스티프너(stiffener); 및
    상기 적어도 하나의 반도체칩 및 상기 스티프너상에 제공된 적어도 하나의 히트스프레더를 더 포함하는 것을 특징으로 하는 반도체장치.
  43. 반도체장치에 있어서, 제1 및 제2표면을 구비한 상호접속기판;
    상기 상호접속기판의 상기 제1표면상에 탑재된 적어도 하나의 반도체칩;
    상기 상호접속기판의 상기 제2표면상의 외부전극패드들에 고착된 외부전극들; 및
    상기 상호접속기판의 상기 제2표면상에서 상기 외부전극들을 지지하기위한 지지층을 포함하는 반도체장치.
  44. 제43항에 있어서, 상기 지지층은 상기 외부전극들이 삽입된 복수의 홀들을 구비하고, 상기 완충층의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 완충층의 상기 제2표면에 나란하게 뻗어 있는 지지판; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 밀접하게 접촉하도록 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 포함하는 것을 특징으로 하는 반도체장치.
  45. 제43항에 있어서, 상기 적어도 하나의 반도체칩은 융기들을 통해 상기 상호접속기판의 상기 제2표면에 접착되어 있는 것을 특징으로 하는 반도체장치.
  46. 제45항에 있어서, 상기 적어도 하나의 반도체칩 및 상기 융기들을 밀폐하기 위하여 상기 상호접속기판의 상기 제1표면상에 제공된 밀폐수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  47. 제46항에 있어서, 상기 적어도 하나의 반도체칩상에 제공된 적어도 하나의 히트스프레더를 더 포함하는 것을 특징으로 하는 반도체장치.
  48. 제45항에 있어서, 상기 적어도 하나의 반도체칩 및 상기 융기들을 밀폐하기 위하여 상기 상호접속기판의 상기 제1표면상에 제공된 언더필(under-fill)수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  49. 제48항에 있어서, 상기 완충층의 주변영역에 뻗어 있는 스티프너; 및
    상기 적어도 하나의 반도체칩 및 상기 스티프너된 적어도 하나의 히트스프레더를 더 포함하는 것을 특징으로 하는 반도체장치.
  50. 제43항에 있어서, 복수의 기둥형전기전도층들을 통해 상기 상호접속기판의 상기 제2표면상의 외부전극패드들에 접속된 상기 외부전극들, 및 상기 지지층은 상기 외부전극들과 함께 상기 복수의 기둥형전기전도층들이 삽입되는 복수의 홀들을구비하고,
    상기 상호접속기판의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 상호접속기판의 상기 제2표면과 나란하게 뻗어 있는 지지판; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 상기 복수의 기둥형전기전도층들과 밀접하게 접촉하도록 상기 복수의 기둥형전기전도층들 및 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 더 포함하는 것을 특징으로 하는 반도체장치.
  51. 제50항에 있어서, 상기 지지밀폐수지물질은 상기 외부전극들에 인가된 스트레스를 흡수 및/또는 완화할 수 있도록 상기 복수의 기둥형전기전도층들 보다 강성이 더 낮은 것을 특징으로 하는 반도체장치.
  52. 제50항에 있어서, 상기 복수의 기둥형전기전도층들은 금속으로 이루어진 것을 특징으로 하는 반도체장치.
  53. 제50항에 있어서, 상기 지지밀폐수지물질은 유기절연물질로 이루어진 것을 특징으로 하는 반도체장치.
  54. 제43항에 있어서, 상기 외부전극은 납땜볼을 포함하는 것을 특징으로 하는 반도체장치.
  55. 제43항에 있어서, 상기 외부전극은 핀전극을 포함하는 것을 특징으로 하는 반도체장치.
  56. 제43항에 있어서, 상기 외부전극은 코일스프링전극을 포함하는 것을 특징으로 하는 반도체장치.
  57. 제18항에 있어서, 상기 외부전극은 일반적으로 기둥형상전극인 것을 특징으로 하는 반도체장치.
  58. 제24항에 있어서, 상기 일반적으로 기둥형상전극은 저부로부터 상부까지 수평단면영역이 균일한 직선기둥형상을 포함하는 것을 특징으로 하는 반도체장치.
  59. 제24항에 있어서, 상기 일반적으로 기둥형상전극은 중간부위를 향하여 수평단면영역이 줄어드는 중심위축기둥형상전극을 포함하는 것을 특징으로 하는 반도체장치.
  60. 상호접속기판의 형성방법에 있어서, 상기 상호접속기판은, 상호접속기판의 형성동안, 상기 상호접속기판의 휨을 억제하기 위하여 상기 상호접속기판 보다 강성이 더 높은 고강성판에 확실하게 고착된 상태로 남아 있는 것을 특징으로 하는상호접속기판의 형성방법.
  61. 제60항에 있어서, 상기 상호접속기판은 다층상호접속구조를 갖는 다층상호접속기판인 것을 특징으로 하는 반도체장치.
  62. 제60항에 있어서, 상기 상호접속기판이 상기 고강성판상에서 제조된 후, 상기 고강성판을 상기 상호접속기판으로부터 완전히 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  63. 제62항에 있어서, 상기 고강성판은 금속으로 이루어진 것을 특징으로 하는 방법.
  64. 제62항에 있어서, 상기 고강성판은 합금으로 이루어진 것을 특징으로 하는 방법.
  65. 제62항에 있어서, 상기 고강성판은 세라믹으로 이루어진 것을 특징으로 하는 방법.
  66. 제62항에 있어서, 상기 상호접속기판의 기초물질은 유기절연물질인 것을 특징으로 하는 방법.
  67. 제66항에 있어서, 상기 유기물질은 중합체수지물질인 것을 특징으로 하는 방법.
  68. 제60항에 있어서, 상기 상호접속기판이 상기 고강성판상에서 제조된 후, 상기 상호접속기판상에 복수의 기둥형전기전도층들을 형성하기 위하여 상기 고강성판을 상기 상호접속기판으로부터 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  69. 제68항에 있어서, 상기 복수의 기둥형전기전도층들을 통해 상기 상호접속기판에 전기적으로 접속되도록 상기 복수의 기둥형전기전도층들상에 외부전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  70. 제68항에 있어서, 상기 복수의 기둥형전기전도층들을 둘러싸도록 상기 복수의 기둥형전기전도층들과 밀접하게 접촉하고, 상기 복수의 기둥형전기전도층들 사이의 간격을 메우며, 상기 복수의 기둥형전기전도층들 보다 강성이 더 낮은 스트레스흡수층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  71. 제70항에 있어서, 상기 복수의 기둥형전기전도층들을 통해 상기 상호접속기판에 전기적으로 접속되도록 상기 복수의 기둥형전기전도층들상에 외부전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  72. 제71항에 있어서, 상기 외부전극들이 삽입된 복수의 홀들을 구비하고, 상기 완충층의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 완충층의 상기 제2표면에 나란하게 뻗어 있는 지지판을 형성하는 단계; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 밀접하게 접촉하도록 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  73. 제60항에 있어서, 상기 상호접속기판이 상기 고강성판상에서 제조된 후, 상기 고강성판을 상기 상호접속기판으로부터 완전히 제거하는 단계;
    상기 외부전극들이 삽입된 복수의 홀들을 구비하고, 상기 완충층의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 완충층의 상기 제2표면에 나란하게 뻗어 있는 지지판을 형성하는 단계; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 밀접하게 접촉하도록 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  74. 제60항에 있어서, 상기 상호접속기판이 상기 고강성판상에서 제조된 후, 상기 고강성판을 상기 상호접속기판으로부터 완전히 제거하는 단계;
    복수의 기둥형전기전도층들을 접착제를 통해 상기 상호접속기판에 접착하는 단계; 및
    상기 복수의 기둥형전기전도층들을 통해 상기 상호접속기판에 전기적으로 접속되도록 상기 복수의 기둥형전기전도층들상에 외부전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  75. 제74항에 있어서, 상기 외부전극들과 함께 상기 복수의 기둥형전기전도층들이 삽입되는 복수의 홀들을 구비하고, 상기 상호접속기판의 상기 제2표면과 지지판 사이에 상호공간을 형성하기 위하여 상기 상호접속기판의 상기 제2표면과 나란하게 뻗어 있는 지지판을 형성하는 단계; 및
    상기 상호공간을 채우고, 상기 외부전극들을 지지하기 위하여 상기 외부전극들의 일부와 상기 복수의 기둥형전기전도층들과 밀접하게 접촉하도록 상기 복수의 기둥형전기전도층들 및 상기 외부전극들의 일부를 둘러싸는 지지밀폐수지물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  76. 제60항에 있어서, 상기 상호접속기판상에 적어도 하나의 반도체칩을 탑재하는 단계; 및
    상기 고강성판을 상기 상호접속기판으로부터 완전히 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  77. 제60항에 있어서, 상기 상호접속기판상에 적어도 하나의 반도체칩을 탑재하는 단계;
    상기 적어도 하나의 반도체칩상에 적어도 하나의 히트스프레더를 형성하는 단계; 및
    상기 고강성판을 상기 상호접속기판으로부터 완전히 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  78. 제60항에 있어서, 상기 상호접속기판상에 적어도 하나의 반도체칩을 탑재하는 단계; 및
    상기 상호접속기판상에 복수의 기둥형전기전도층들을 형성하기 위하여 상기 고강성판을 상기 상호접속기판으로부터 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  79. 제60항에 있어서, 상기 상호접속기판상에 적어도 하나의 반도체칩을 탑재하는 단계;
    상기 적어도 하나의 반도체칩상에 적어도 하나의 히트스프레더를 형성하는 단계; 및
    상기 상호접속기판상에 복수의 기둥형전기전도층들을 형성하기 위하여 상기 고강성판을 상기 상호접속기판으로부터 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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