JP3000975B2 - 半導体素子の実装構造 - Google Patents

半導体素子の実装構造

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体素子の実装構造
に関し、特に、高密度にパッドを形成した半導体素子を
歩留りよく基板に実装する実装構造に関する。近年基板
に実装される半導体素子は小型で軽量化が要求され、し
かも、高周波数で駆動することが要求される。それにと
もない、基板自体の小型化が要求され半導体素子の高密
度実装化が要求されている。
【０００２】
【従来の技術】図５は、基板へ半導体素子を高密度実装
するための構造を示す図である。(ａ)は、ＳＯＰと呼ば
れる半導体素子のパッケージを実装する図であり、(ｂ)
はＰＧＡと呼ばれる半導体素子のパッケージを実装する
図であり、(ｃ)はＢＧＡと呼ばれる半導体素子のパッケ
ージを実装する図である。なお、図中同一機能を有する
部分には同一番号を付してある。
【０００３】(ａ)に示すＳＯＰ１はパッケージから外方
へ伸びるリード２を基板３に設けられたフットプリント
４にハンダ付けにて接続される。ＳＯＰ１は表面実装さ
れる半導体素子のパッケージを小型化したもので、リー
ド２が極めて細く、また、リード間隔が極めて狭く作ら
れている。その結果、リード２に対応する基板側のフッ
トプリント４も間隔を狭めざるを得ず、図に示すように
長方形形状としている。ＳＯＰを実装するためのハンダ
はクリーム状のハンダペーストを用い、スクリーン印刷
によって供給される。そのスクリーン印刷をスムーズに
行うためにフットプリント４の角を丸く面取りした構造
が採用される場合もある。また、図に示すようなＳＯＰ
ではリードが配置しきれずパッケージ全周にリードを設
けたＱＦＰもある。
【０００４】一方ＳＯＰやＱＦＰのようにパッケージの
周辺のみでは端子数が確保できない場合や、ソケットに
よる実装のために端子密度を上げられない場合に、端子
を２列以上配列したＰＧＡがある。(ｂ)に示すようにＰ
ＧＡ１はパッケージの下方に伸びるピン２をマトリック
ス状に有し、そのピン２に対応して設けられる基板３の
フットプリント４に付当てられてハンダ付けされる。こ
の場合フットプリント４は、ピン２の密度が低いものに
ついては正方形に形成することもできるが、ピン２の密
度が高い場合には円形に形成される。
【０００５】さらに高密度実装するためのパッケージと
してＢＧＡがある。ＢＧＡは半導体素子の回路を形成す
るシリコン基板（以下ベアチップと称する）に近い大き
さのパッケージとしたものが多く、チップスケールパッ
ケージと呼ばれるものに多く用いられている。(ｃ)に示
すようにＢＧＡ１はベアチップに形成されるアルミ電極
に接続された端子をパッケージの下面全体に有し、その
端子にハンダボール２が形成されている。ＢＧＡ１はハ
ンダボール２が基板３に設けられた円形のフットプリン
ト４に位置決めされて実装された後に、基板３ごと炉に
入れて加熱することでハンダボール２が溶融して、ＢＧ
Ａ１のハンダボール２がフットプリント４に接続され
る。
【０００６】これらのパッケージは全てベアチップの端
子から配線を取り出して、ベアチップの端子の密度より
も低い密度の端子に接続して半導体素子を基板へ実装し
やすくしている。しかし、上記のようにベアチップの端
子密度を低密度な端子密度に変換せず直接基板３へ実装
する方法がある。図６はベアチップを基板へ直接実装す
る方法であるフェースダウンボンディングあるいはフリ
ップチップボンディングと呼ばれる実装方法を説明する
図であり、図７はベアチップのパッドと基板のフットプ
リントを示す図である。
【０００７】図６(ａ)に示すようにベアチップ１のパッ
ド２へバンプ３が形成される。まず、ワイヤボンディン
グ装置のキャピラリ４の先端に供給される金線５の先端
を加熱し溶融させると、金の表面張力によってボール６
が形成される。そしてボール６をパッド２へ圧着する
と、ボール６がパッド２へ固着する。そして、キャピラ
リを図中上方へ移動させて金線５を引き切るとバンプ３
が形成される。このとき、バンプ３は図７(ａ)に示すよ
うにパッド２の中心へ位置決めされる。これは、機械の
位置決め精度やベアチップの寸法精度の誤差などに起因
して生じるバンプの形成位置のズレがどの方向に起こっ
ても不良と成りにくいようにしている。次に図６(ｂ)に
示すようにベアチップ１は、バンプ３を形成した面をガ
ラス７へ向けて押しつけられる。表面が平坦に形成され
たガラス７にベアチップを１を押しつけることで、バン
プ３の先端に残る引き切った金線５が押しつぶされて、
バンプ３の高さが全て均一になる。次に図６(ｃ)に示す
ように導電性接着剤８が薄く塗り広げられた面にバンプ
３を浸けると、図に示すとおりバンプ３のみに導電性接
着剤８が塗布される。次に図６(ｄ)に示すようにフリッ
プチップボンダーと呼ばれるベアチップの実装装置でベ
アチップ１を基板９に対して位置決めし押圧される。こ
のときに、図７(ｂ)に示すように基板９のベアチップ搭
載位置であるフットプリント１０に囲まれた領域の中央
にはベアチップを固定する熱硬化性樹脂からなる接着剤
１１が塗布されており、ベアチップ１を基板９へ押しつ
けることで、接着剤１１が周辺へ広がる。図６(ｅ)で示
すように、ベアチップ１が基板９へ押しつけられると接
着剤１１はバンプ３の間を通ってベアチップの周辺へ広
がる。そして、接着剤１１の表面張力によりベアチップ
の側面まで覆うフィレット１１’が形成される。この状
態で基板ごと炉に入れて加熱することで、接着剤１１が
硬化しベアチップが実装される。
【０００８】
【発明が解決しようとする課題】前者で説明したＳＯ
Ｐ，ＰＧＡ，ＢＧＡ等のパッケージ部品の接続に用いら
れるフットプリントは全て基板に形成される配線よりも
幅が広く形成される。そのため、フットプリントの形成
不良で基板の歩留り低下を招くことは無い。しかし、パ
ッケージ部品を用いると実装密度の向上や軽量化や放熱
の高効率化が困難であり、例えば携帯型パーソナルコン
ピュータのような装置においても、ベアチップを基板へ
実装する必要が出てきた。しかし、高い端子密度を持つ
ベアチップをフリップチップ実装するには、薄膜技術を
用いた基板を使用するのが普通である。そのため、ベア
チップを実装するためのフットプリントは前述の如く基
板に形成される配線よりも幅が広く形成される。しか
し、薄膜技術を用いた基板は生産性が悪く、パーソナル
コンピュータのような一般消費者が購入する価格帯の民
生品に使用できる程、安価に製造することはできない。
【０００９】厚膜技術による多層基板は、約２０μｍの
銅パターンを形成した両面基板を複数枚張り合わせ、そ
の後スルーホールをメッキすることで形成される。この
ため、表面に形成される銅パターンの厚みは約４０μｍ
の厚みとなってしまう。この結果、配線パターンの幅と
パターン間の幅は１５０μｍ程度必要となり最小でも３
００μｍピッチのパターンしか形成できない。そこで、
このような多層基板をコアとして絶縁性のポリイミドと
銅箔を積層し、この銅箔をエッチングして厚膜による印
刷回路を形成するビルドアップ基板がある。このビルド
アップ基板を用いることで、さらに微細な配線パターン
を形成することができる。しかし、このようなビルドア
ップ基板を用いても配線パターンの厚みは１０〜１５μ
ｍ程度あり、配線パターンの幅とパターン間の幅とを５
０μｍ程度必要とし１００μｍピッチのパターンしか形
成できない。
【００１０】一方ベアチップのパッド間隔はチップメー
カーが規定して製造するため、基板の配線密度に応じて
専用に作ってもらう訳にはいかない。例えばインテル社
のＰｅｎｔｉｕｍ（登録商標）のベアチップでは、パッ
ド間隔が８５μｍでありこのベアチップを実装するに
は、前述した厚膜によるビルトアップ基板の通常の配線
に用いる間隔よりも狭い製造限界を超えた間隔のフット
プリントを形成しなければならない。
【００１１】そのために、フットプリントの幅を製造限
界の５０μｍとすると、フットプリント間の幅が３５μ
ｍしかとれず絶縁不良による不良基板が大量に生じ製造
歩留りが低下してしまう。そこで、基板の製造精度を向
上するために、メッキ液やエッチング液を厳密に管理し
ようとすると、毎回これらの液を新しいものに交換する
必要が有りコストが非常に高くなる。その上に、これら
の液が極めて限られたペーハーの範囲にあるものしか使
用できないためにさらにコストがかかる。さらに、毎回
これらの液を交換すると、規定の温度に加熱するまでに
時間がかかり、一日に製造できる数が少なくなりコスト
を上げる原因となる。
【００１２】また、フットプリントの幅を３５μｍとす
ると絶縁不良は少なくなり基板単体での製造性は向上す
るが、フットプリントの面積が少なくなってしまう。こ
れにより、ベアチップを実装する際に僅かな位置ズレを
生じたり、バンプ形成時にわずかな位置ズレを生じただ
けでベアチップと基板の導通不良を起こしてしまう。そ
の結果、実装時の製造不良が多くなり、基板単体よりも
価格の高い完成品での製造不良が発生することになりコ
ストを上げる原因となる。このような不利益を回避する
ために、バンプ形成時にバンプの外観検査を行い、バン
プの位置ズレがわずかに発生しただけでもベアチップの
不良として除くことで、このような製造不良を防ぐこと
が考えられる。しかし、バンプの外観検査工程が増えた
り、ベアチップの不良率が増えたりして製造コストの増
大に繋がってしまう。さらに、フットプリントの幅を狭
くすると、フットプリントの面積が小さくなり銅箔と絶
縁層を形成するポリイミドとの接合強度が弱くなるとい
う問題が生じてくる。その結果、ベアチップを基板へ押
しつけた時にフットプリントを形成する銅箔がめくれ上
がるという製造不良が増えてしまい製造コストが増えて
しまう。
【００１３】そこでこれらの中間をとって、フットプリ
ントの幅を４０μｍで形成し、フットプリントの外観検
査を行い、フットプリント幅が４０μｍ未満のフットプ
リントがある基板を不良として除くことで製造コストを
抑えている。しかし、フットプリントの外観検査による
工数の増加および、１つの基板に多数あるフットプリン
トの１つでも不良となれば、その基板が不良となるため
基板の製造歩留りがなかなか向上しなかった。
【００１４】また、ベアチップのパッドの間隔が狭いこ
とで、パッド上に形成されるバンプの間隔も狭くなり、
ベアチップを実装する場合の製造性が悪化していた。本
発明は上記課題を解決し製造性の良い半導体素子の実装
構造を提供するものである。
【００１５】
【課題を解決するための手段】本発明の第一の半導体素
子の実装構造は、半導体素子に並列されるパッドに電極
を形成する半導体素子の実装構造であって、電極を前記
パッドの中央より偏芯した位置に形成すると共に、その
位置が交互に逆方向に偏芯している。これにより電極間
の幅が広がり、電極の形成位置が多少ズレても十分な絶
縁抵抗が確保でき製造性が向上する。
【００１６】本発明の第二の半導体素子の実装構造は、
パッドに形成される電極がバンプであり、半導体素子を
実装する基板に半導体素子がフェイスダウンで搭載され
る。バンプ間隔が広がることで、ポッティング樹脂など
を流し込む工程等の作業性が良くなりフリップチップ実
装による製造性が向上する。本発明の第三の半導体素子
の実装構造は、バンプに対応して基板に形成されるフッ
トプリントのバンプが当接する部分の幅を、フットプリ
ントの他の部分の幅よりも広く形成した拡幅部をフット
プリントが有する。これにより、フットプリントの幅が
足りず、基板が不良となることがなくなり基板の製造性
が向上すると共に、半導体素子の実装時のフットプリン
トのめくれが防止でき、かつ、半導体素子の実装位置が
多少ズレても接続の確保が可能となり、半導体素子の実
装時の製造性が向上する。
【００１７】本発明の第四の半導体素子の実装構造は、
フットプリントが隣接して複数形成されると共に、拡幅
部に隣接して形成されるフットプリントの幅を、フット
プリントの他の部分の幅よりも狭く形成した縮幅部をフ
ットプリントが有する。これにより、フットプリント間
の幅が従来通り確保できるので十分な絶縁抵抗が確保で
き基板の製造性が向上する。
【００１８】
【発明の実施の形態】図１は、本発明の第一の半導体素
子の実装構造を説明する図であり、ワイヤボンディング
装置によりベアチップのパッドに金電極を形成する工程
を示す図である。(ａ)はベアチップを側面から見た図で
あり、(ｂ)は(ａ)のＡ矢印で示す方向から見た図であ
り、(ｃ)は(ａ)と同様にベアチップを側面から見た図で
あり、(ｄ)は(ｂ)のＢ矢印で示す方向から見た図で、ベ
アチップをパッケージに搭載した状態を示すであり、
(ｅ)は(ａ)および(ｃ)と同様にベアチップを側面から見
た図である。
【００１９】(ａ)に示すようにキャピラリ４に金線５を
供給しアーク放電により金線５の先端を加熱してボール
６を形成する。次に(ｂ)に示すように金線をボンディン
グするパッド２−１の中心から図中上側へ偏芯した位置
３−１に位置決めし、(ｃ)に示すようにボール６をパッ
ド２へ押しつけて加熱圧着される。その後(ｄ)に示すよ
うに金線５を供給しながらキャピラリ４を上方へ移動
し、他のパッド１０にまで移動して加熱圧着すること
で、金線５−１で示すようなルーピングが行われ接続が
なされる。そして、金線５を挟んで固定することで供給
を停止し、キャピラリを上方へ移動することで金線５が
切断される。あるいは、(ｃ)で示すようにボール６をパ
ッド２へ加熱圧着により固着した後に(ｅ)に示すように
金線５の供給を停止し、キャピラリ４を上方へ移動する
ことで金線５がボール６のすぐ上で引き切られてバンプ
３を形成することができる。(ｄ)あるいは(ｅ)に示す工
程の後、(ａ)に示す工程に戻りボール６を形成する。そ
して、(ｂ)に示すように、先程位置決めしたパッド２−
１の隣のパッド２−２へ位置決めをする。この時、パッ
ド２−１とは逆方向である図中下側へ偏芯した位置３−
２に位置決めされる。そして、上記と同様にして(ｃ)に
示すようにボール６がボンディングされ、(ｄ)の５−２
で示すようにワイヤボンディングがなされるか、(ｅ)に
示すようにバンプボンディングがなされる。そして、次
は(ｄ)は３−３に示すようにパッド２−３へ位置決めを
し、前述の工程をベアチップに形成された全てのパッド
２に対して繰り返し行うことで交互にずれた位置に金線
５をボンディングする。
【００２０】このように、ベアチップのパッドへ金線を
ボンディングする位置を交互にズラすことで金線相互の
間隔を広く取ることができ、ワイヤボンディング装置に
おける製造不良の発生率を低くすることができる。特に
ワイヤボンディングを行う場合には、ルーピングする金
線の間隔が広がり、隣り合う金線の短絡が起こる確率が
減少する。また、バンプボンディングを行う場合にはバ
ンプの間隔が広がるので、金線をボンディングして切断
したときに切断部分が長く残ってしまい、その切断部分
が隣のバンプの方向へ倒れてたとしても、バンプをパッ
ド間隔で形成したときよりも短絡する可能性が低くな
る。また、ベアチップのパッドの中心には、ベアチップ
メーカーで出荷試験するために付いたプローブ跡が付い
て平坦ではないために、ボンディング不良が発生する場
合があるが、パッドの中心から偏芯してボンディングす
ることで、プローブ跡によるボンディング不良が無くな
る。
【００２１】図２は、本発明の第二の半導体素子の実装
構造を説明する図であり、ベアチップの回路面を基板側
へ向けて実装するフェースダウン実装によりベアチップ
を実装する工程を示しており、バンプが形成されたベア
チップをフリップチップボンダーと呼ばれるフリップチ
ップボンディング装置により基板へ実装する工程を示す
図である。
【００２２】(ａ)は図１で説明したように、ワイヤーボ
ンダーあるいはバンプボンダーと呼ばれるバンプボンデ
ィング装置によってバンプ３を形成したベアチップ１で
ある。なお、(ａ)で示すベアチップ１は図１とは上下を
反転した状態を示している。ベアチップ１は(ａ)で示す
ように、ボンディングツール１２に設けられた真空吸引
孔１３を真空にすることで保持される。そして、バンプ
３の高さを揃えるためにガラス７の位置までボンディン
グツール１２を移動する。次に(ｂ)で示すようにボンデ
ィングツール１２を図中下方へ移動させてバンプ３の先
端をガラス７へ押しつける。これにより、バンプ３の先
端のワイヤの切断部分が押し潰されてベアチップ１に形
成されたバンプの高さが均等に揃えられる。次に(ｃ)で
示すようにＡｇペーストあるいはＡｇスラリーと呼ばれ
る銀フィラーを混入した液体状の導電性接着剤８を薄く
延ばした所へボンディングツール１２によりベアチップ
１が移送され、ボンディングツール１２を図中下方へ移
動させてバンプ３の先端を導電性接着剤８に浸ける。次
に(ｄ)で示すようにボンディングツール１２を図中上方
へ移動すると、導電性接着剤８の粘性と表面張力によ
り、バンプ３の先端部分に導電性接着剤８が塗布された
状態となる。また、これらの(ａ)〜(ｄ)の工程と並行し
て(ｅ)で示すように、基板９のフットプリント１０に囲
まれている中心部分であり、点線で示すベアチップ搭載
位置１’の中心部分に、ポッティング樹脂と呼ばれる熱
硬化性樹脂からなる封止剤１１が塗布される。なお、
(ｅ)はベアチップが搭載される基板のベアチップ搭載側
より見た図である。この封止剤１１はベアチップ１に形
成されている回路面全体と、その側面を覆うことを主目
的としたものである。よって、基板９に塗布される封止
剤１１の量は、ベアチップ１を実装することで、ベアチ
ップ１の周囲まで押し広げられ、ベアチップ１の側面ま
で覆う量としてある。次に、(ｆ)で示すように封止剤１
１が塗布された基板９のフットプリント１０にベアチッ
プ１のバンプ３が向かい合うようにボンディングツール
１２により位置決めされる。そして、ボンディングツー
ル１２を図中下方へ移動し、バンプ３フットプリント１
０へ押しつけられると、(ｇ)で示すように、千鳥状に形
成されたバンプ３の間を通って封止剤１１がベアチップ
１の周囲へ押し広げられる。このとき、バンプ３が千鳥
状に形成されているために、バンプ３間の隙間が広くな
っており、封止剤１１の量をベアチップの側面をギリギ
リ覆う程度の量にしても、流動性が良くなるために、全
てのバンプ３間の隙間に流れ込むようになる。そして、
(ｈ)で示すように、封止剤１１はベアチップ１の周囲に
まで広がりフィレット１１’を形成してベアチップ１の
側面を覆う。また導電性接着剤８の大部分は、バンプ３
を形成するときにキャピラリで押しつけられて出来た窪
み部分に入る。そして、導電性接着剤８はバンプ３の突
出部分とフットプリント１０との接触だけでなく、その
周辺まで導通範囲を広げることで接続抵抗を少なくす
る。さらに、導電性接着剤８は多少の位置ズレを許容す
る働きが生じ製造歩留りを向上させる。さらに、導電性
接着剤８はフットプリント１０の高さのばらつきやバン
プ３の高さのばらつきにより、バンプ３とフットプリン
ト１０との間隔に差ができるのを吸収する働きも有して
おり製造歩留りを向上させる。その後、ボンディングツ
ール１２に設けられた真空吸引孔１３の真空状態を解除
してボンディングツール１２は図中上方へ移動する。こ
の後、基板９は加熱工程に移り、基板９と共に封止剤１
１や導電性接着剤８が加熱され、ベアチップ１が基板９
に固定される。封止剤１１を加熱硬化させると、封止剤
１１が冷えるにしたがって収縮して、ベアチップ１を基
板９へ押しつけるような応力が加えつづけられるように
なる。この応力はバンプ３とフットプリント１０へ加わ
り、バンプ３と導電性接着剤８の中の銀フィラーとフッ
トプリント１０との各接触点をそれぞれ加圧するように
作用する。そして、これらの接触点では、それぞれの金
属間での拡散が生じ、それぞれの金属の境界部分で合金
層が形成される。この合金層が形成されることで、バン
プ３とフットプリント１０とが電気的にも機械的にも良
好な接続となる。また、バンプ３は金線を用いて形成す
る方法を記載したが、金で形成されたボールをボンディ
ングしてバンプを形成してもよい。
【００２３】以上の構成と工程により、全てのバンプ間
に封止剤が流れ込み、バンプ間の絶縁性が向上するとと
もに、ベアチップの全周囲に渡ってフィレットが形成さ
れ、ベアチップの回路面の保護が確実に行えるようにな
る。また、従来ではバンプ間隔が狭かったために、バン
プの間に封止剤が流れ込まないことが稀に発生してい
た。このような場合、封止剤が流れ込まなかった空間に
湿気が入り込み、その湿気の影響によりバンプやフット
プリント等がイオン化して、その空間内にイオン化した
金属が拡散してしまい絶縁破壊をしてしまうことがあっ
た。しかし、全てのバンプ間に封止剤が入ることで、バ
ンプが湿気に触れることが無くなる。その結果、本発明
による基板が高温高湿度環境に長時間さらされたとして
も絶縁性の劣化が防止できる。
【００２４】図３は、本発明の第三および第四の半導体
素子の実装構造を説明する図であり、図２で説明したベ
アチップを搭載する基板の構造を示す図である。(ａ)は
本発明に用いられる多層基板の断面を示す図である。配
線層Ｌ３〜Ｌ６は両面に銅板を貼った銅貼板２１に回路
を形成する。そして、両面に回路が形成された銅貼板２
１はスルーホール２３が同じ位置にくるように位置決め
され、絶縁性の接着シート２２を挟んで加熱加圧して接
着される。このように機械的に接続された後、スルーホ
ール２３をメッキする。これにより、配線層Ｌ３〜Ｌ６
間の電気的な接続が行われる。この時、スルーホール２
３のメッキが配線層Ｌ３およびＬ６にも行われてしまう
ので、配線の厚みが配線層Ｌ４およびＬ５よりも厚くな
る。
【００２５】このように張り合わせて形成された多層基
板をコアにしてポリイミドによる絶縁層２４を形成す
る。そして、配線層Ｌ２とＬ３あるいは、Ｌ６とＬ７を
接続するための層間接続ビア２５を形成するためのビア
ホールを形成する。そして、配線層Ｌ２およびＬ７の回
路を形成するため銅箔を絶縁層２４上に無電界メッキに
より形成する。このメッキにより層間接続ビア２５も形
成される。そして、その銅箔をエッチングしてＬ２およ
びＬ７層の回路を形成する。次に、絶縁層２６，ビア２
７を形成するためのビアホール，配線層Ｌ１およびＬ８
が同様にして形成される。
【００２６】このように、配線層Ｌ３〜Ｌ４を張り合わ
せて形成することで基板全体のコストを削減し、配線層
Ｌ１，Ｌ２，Ｌ７，Ｌ８を積層して形成することで微細
な配線パターンの形成を可能としている。このようにコ
アとなる基板に配線層を積み上げていくようにして形成
した基板をビルドアップ基板と言う。(ｂ)は(ａ)で説明
した多層基板のベアチップを搭載する配線層Ｌ１に形成
されるフットプリントのうち、配線層Ｌ１の配線密度よ
りも狭ピッチである製造限界を超えたフットプリントの
形状を示す図である。図中２はベアチップのパッド位置
を示し、２’はパッド２の中心線を示し、３はバンプ位
置を示し、１０は基板のフットプリントを示す。
【００２７】基板に形成されるフットプリント１０は、
補強部１０１，拡幅部１０２，縮幅部１０３からなる。
拡幅部１０２および縮幅部１０３はベアチップのパッド
２の長手方向の中心線２’で二分割した部分に対応して
それぞれ形成してある。補強部１０１は、フットプリン
ト１０が基板に固着するのに必要な強度を確保するため
に、フットプリント１０の面積を増やすために設けられ
た部分であり、従来のフットプリントと同じ幅で形成さ
れる。これにより、補強部１０１の間隔Ｓ１は従来と同
じ距離確保してある。拡幅部１０２はベアチップを搭載
するときに、バンプ３が押圧され、フットプリント１０
が変形してもめくれ上がらないだけの強度を確保するた
めに補強部１０１の幅Ｗ１よりも広く形成される。つま
り、補強部１０１はフットプリント１０全体の強度を確
保し、拡幅部１０２はバンプの押圧に耐える強度を確保
している。縮幅部１０３は隣り合うフットプリントの拡
幅部１０２との間隔Ｓ２を確保するための部分で、補強
部１０１の幅Ｗ１よりも狭く形成される。また、それぞ
れの部分の中間は、テーパ形状とすることで、フットプ
リント間の間隔の最短距離が狭まるのを防いでいる。
【００２８】この構成によりフットプリント１０の面積
を従来とほぼ等しくすることができ、フットプリント１
０の基板９への接合強度を従来と等しくできる。また、
フットプリント間の間隔Ｓも従来と同じ間隔が保てるの
で、従来と同じ製造工程で同じ歩留りを得ることができ
る。そして、このように従来必要としていた性能を維持
しながらも、バンプ搭載部分のフットプリントの幅が広
く形成でき、前述した様々な作用効果を得ることができ
る。
【００２９】
【実施例】図４は本発明による実施例を示す図であり、
４つのベアチップをフリップチップ実装し、残りは表面
実装部品を搭載したマルチチップモジュールを示す図で
ある。図中１−１はインテル社のＰｅｎｔｉｕｍ（登録
商標）でパッド間隔が８５μｍピッチで形成されたベア
チップである。図中１−２〜１−４はＰＣＩチップセッ
トと呼ばれるベアチップである。このＰＣＩチップセッ
トのうち最も端子数の多い１−２は周囲に二重にパッド
を形成しているので、パッド間隔は１１０μｍと配線密
度に比べて広い。そのため、従来通りの長方形のパッド
を形成している。図中１−５および１−６はキャッシュ
メモリで、表面実装型のパッケージである。このキャッ
シュメモリは図からわかるように、パッケージの外周に
リードが伸びており、このリードを接続するためのフッ
トプリントは信号線を形成する配線パターンよりも十分
に広く形成されている。
【００３０】このような構成のマルチチップモジュール
で、最も効果的なベアチップ１−１に本発明を適用して
いる。また、ベアチップ１−１を搭載するフットプリン
トは、図３の(ｂ)で説明したそれぞれの寸法Ｗ１を３５
μｍ，Ｗ２を４５μｍ，Ｗ３を２５μｍとした。そし
て、隣り合う拡幅部１０２のオフセット量は５７μｍと
した。ベアチップ１−１のパッドサイズは幅６７μｍで
長さが１４１μｍである。よって、７４μｍまでオフセ
ット量を広げることで、幅方向に対する余裕と等しくな
る。よって、７４μｍよりも短い５７μｍとすること
で、従来と同じ歩留りを確保することができる。前述し
たサイズのフットプリントを形成するために、マスク幅
は少し広く形成される。補強部１０１に対応するマスク
幅は６０μｍ，拡幅部１０２に対応するマスク幅は７５
μｍ，縮幅部１０３に対応するマスク幅は５５μｍとし
ている。また、拡幅部１０２と縮幅部１０３との隙間
と、拡幅部１０２同士が向かい合うテーパ形状とした部
分の隙間は、マスク上で最も間隔が狭い。しかし、この
部分はそれぞれ２０μｍ確保しているので、前述の設計
寸法に極めて近いフットプリントが形成できる。
【００３１】これにより、従来の長方形のフットプリン
トでは６０μｍ幅のマスクでエッチングした場合に３８
〜４５μｍの範囲でばらつきが発生し、その内１０％の
基板に４０μｍ未満の幅のフットプリントが生じてい
た。しかし、バンプ搭載位置のフットプリントの幅を４
５μｍとすることで、フットプリント幅が４０μｍ未満
になることがなくなり、基板の製造歩留りが１０％向上
した。また、その搭載位置と隣り合う部分のフットプリ
ント幅を２５μｍとすることで、従来と同じフットプリ
ント間のスペースを確保することができ絶縁性能を維持
することができた。さらに、全ての基板でバンプ搭載位
置のフットプリントの幅が４０μｍを超える幅とするこ
とができたので、光学的な表面検査によりフットプリン
トの幅を検査していた工程を削減することが可能となり
製造性の向上を実現することが出来た。また、従来は基
板単体試験で合格した基板を用いてベアチップおよび表
面実装部品を搭載していたにも係わらず、マルチチップ
モジュールの完成体での試験では、９８％しか良品が出
来なかった。しかし、本発明のフットプリントを用いる
ことで、基板単体試験の検査工程を少なくしたにも係わ
らず、マルチチップモジュールの完成体での試験で９９
％の良品を作ることができ、不良となる率を半分にする
ことができた。また、高温高湿度条件による使用試験に
おいても、不良となることが無くなった。
【００３２】
【発明の効果】以上詳細に説明したように、本発明の第
一の半導体素子の実装構造によれば、電極間の幅が広が
り、電極の形成位置が多少ズレても十分な絶縁抵抗が確
保でき製造性が向上する。本発明の第二の半導体素子の
実装構造によれば、バンプ間隔が広がることで、ポッテ
ィング樹脂などを流し込む場合の作業性が良くなりフリ
ップチップ実装による製造性が向上する。
【００３３】本発明の第三の半導体素子の実装構造によ
れば、フットプリントの幅が足りず、基板が不良となる
ことがなくなり基板の製造性が向上すると共に、半導体
素子の実装時のフットプリントのめくれが防止でき、か
つ、半導体素子の実装位置が多少ズレても接続の確保が
可能となり、半導体素子の実装時の製造性が向上する。
【００３４】本発明の第四の半導体素子の実装構造によ
れば、フットプリント間の幅が従来通り確保できるので
十分な絶縁抵抗が確保でき基板の製造性が向上する。
【図面の簡単な説明】
【図１】本発明の第一の半導体素子の実装構造を説明す
る図である。
【図２】本発明の第二の半導体素子の実装構造を説明す
る図である。
【図３】本発明の第三および第四の半導体素子の実装構
造を説明する図である。
【図４】本発明による実施例を示す図である。
【図５】基板へ半導体素子を高密度実装するための構造
を示す図である。
【図６】ベアチップを基板へ直接実装する実装方法を説
明する図である。
【図７】ベアチップと基板のフットプリントを示す図で
ある。
【符号の説明】
１ ベアチップ ２ パッド ３ バンプ ８ 導電性接着剤 ９ 基板 １０ フットプリント １１ 封止剤
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−183303（ＪＰ，Ａ) 米国特許5559054（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体素子に並列されるパッドにバンプを
    形成する半導体素子の実装構造であって、 該バンプを前記パッドの中央より偏芯した位置に形成す
    ると共に、該位置は交互に逆方向に偏芯しており、 且つ、前記半導体素子を実装する基板に該半導体素子が
    絶縁性封止剤を 介してフェイスダウンで搭載されること
    を特徴とする半導体素子の実装構造。
  2. 【請求項２】 前記バンプに対応して前記基板に形成さ
    れるフットプリントの該バンプが当接する部分の幅を、
    該フットプリントの他の部分の幅よりも広く形成した拡
    幅部を該フットプリントが有することを特徴とする請求
    項１記載の半導体素子の実装構造。
  3. 【請求項３】前記フットプリントが隣接して複数形成さ
    れると共に、前記拡幅部に隣接して形成されるフットプ
    リントの幅を、該フットプリントの他の部分の幅よりも
    更に狭く形成した縮幅部を該フットプリントが有するこ
    とを特徴とする請求項２記載の半導体素子の実装構造。
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