KR19980034131A - 플립 칩 구조 형성 방법 - Google Patents

Abstract

본 발명은 플립 칩 구조를 용이하도록 형성하기 위하여 반도체 칩의 본딩 패드에 범프를 형성고, 그 범프가 인쇄 회로 기판의 비아 홀에 직접 접촉되는 플립 칩 구조를 형성하는 방법에 관한 것으로서, 반도체 칩 일측면에 형성되어 있는 복수 개의 본딩 패드에 범프를 형성하는 단계; 상기 범프와 대응되는 위치에 비아 홀이 형성되어 있고 그 비아 홀을 전기적으로 연결하는 회로 패턴이 형성되어 있으며, 상기 범프보다 큰 크기로 상기 비아 홀을 노출시키도록 절연막이 형성된 인쇄 회로 기판 상에 상기 반도체 칩을 정렬하여 상기 범프가 비아 홀에 일치되도록 올려 놓는 단계; 상기 범프가 상기 비아홀에 접착 고정되도록 솔더링을 실시하는 단계; 및 상기 범프 및 비아 홀을 포함하는 전기적 연결 부분을 성형 수지로 봉지하는 단계; 를 포함하는 것을 특징으로 하는 플립 칩 구조를 형성하는 방법을 제공하여 동일한 면적을 갖는 인쇄 회로 기판에 보다 많은 수의 입·출력 단자를 갖는 반도체 칩을 실장할 수 있는 장점이 있다.

Description

플립 칩 구조 형성 방법.

본 발명은 플립 칩 구조를 형성하는 방법에 관한 것으로서, 보다 상세하게는 플립 칩 구조를 용이하게 형성하기 위하여 반도체 칩의 본딩 패드에 범프를 형성고, 그 범프가 인쇄 회로 기판의 비아 홀에 직접 접촉되는 플립 칩 구조를 형성하는 방법에 관한 것이다.

최근 반도체 산업의 발달로 인하여 전자 기기 등의 소형화가 이루어지고 있고, 이를 최종적으로 사용하는 소비자들은 신뢰성이 향상된 소형 전자 기기를 원하고 있다. 이러한 추세에 맞추어 직접 회로 소자들이 형성되어 있는 반도체 제품을 제조하는 회사들은 보다 경박·단소화된 반도체 패키지 및 이를 인쇄 회로 기판 등에 실장하기 위한 기술 개발이 진행되고 있다.

반도체 소자를 회로 기판에 전기적으로 접속하기 위하여 상기 반도체 소자의 일면에 형성된 전극 패드(pad)를 금속 와이어로 연결하는 와이어 본딩(wire bonding)에 의한 접속 방식이 일반적으로 사용된다. 이러한 접속 방식에 대하여 반도체 소자의 입출력 수가 증가함에 따라, 보다 접속 밀도를 증가시키거나 반도체 소자의 특성을 개선하기 위한 방법으로서 탭(TAB ; tape automated bonding) 방식 및 플립 칩(flip chip) 방식이 제안되어 실용화되고 있다.

상기 와이어 본딩 방식은 금속 재질의 리드 프레임 및 금속 와이어를 매개로 하여 반도체 칩과 회로 기판을 접속하는데 반하여, 탭 방식이나 플립 칩 방식은 금속 리드가 배열된 수지 필름과 금속 범프(bump)를 매개로 하거나, 또는 금속 범프만을 매개로 하여 반도체 칩과 회로 기판의 전기적 접속을 구현한다. 이때, 범프는 개별 반도체 칩들이 형성되어 있는 웨이퍼 상태에서 반도체 칩의 전극 패드 상에 직접 형성되기도 하고, 회로 기판의 전극 패드 상에 형성되기도 한다.

한편 와이어 본딩 방식의 리드 프레임이 사용되는 반도체 패키지 형태와 더불어 다른 반도체 패키지의 형태는 볼 그리드 어레이(ball grid array ; BGA) 패키지가 실용화되고 있기도 하다. 이 볼 그리드 어레이 패키지는 회로 기판상의 일측면에 반도체 칩이 접착되고, 그 회로 기판의 다른 일측면에 솔더 볼(solder ball)을 형성하여 외부 기기 등에 실장되는 형태를 갖고 있다. 즉, 이 볼 그리드 어레이 패키지에서는 일반적인 반도체 패키지의 외부 리드 역할을 하는 것이 범프의 일종인 솔더 볼(solder ball)이다.

이러한 범프의 형성 방법에는 금속 와이어 볼을 이용하는 방법이나, 금속 볼 을 부착하는 방법 이외에도, 증착(evaporation), 전해도금(electroplatinh) 등의 방법이 있다. 그러나 상기 범프 형성 방법들은 일반적으로 제조 공정이 복잡하고 제조 단가가 높다는 단점들이 있다.

이러한, 방법들 중 노운 굿 다이(known good die)를 이용하여 반도체 칩을 직접 인쇄 회로 기판 등에 실장하는 기술이 각광을 받고 있으며, 이러한 기술을 플립 칩 기술 이라고 하며, 이를 도면을 참조하여 보다 상세하게 설명하고자 한다.

도 1은 종래 기술에 의한 범프가 형성된 반도체 칩이 인쇄 회로 기판에 실장되는 모양을 개략적으로 나타내는 단면도이다.

도 2는 도 1의 반도체 칩이 인쇄 회로 기판에 실장된 후 전기적 연결부위가 봉지되어 있는 플립 칩 기술을 적용한 모양을 나타내는 단면도이다.

먼저, 도 1은 반도체 칩(10) 일측면에 복수 개의 본딩 패드들(12)이 형성되어 있고, 그 본딩 패드들(12)에 솔더 볼(20)이 소정의 크기로 형성되어 있고, 그 솔더 볼(20)을 통하여 반도체 칩(10)이 소정의 회로 패턴이 형성되어 있는 인쇄 회로 기판(30)의 본딩 단자에(32) 접착되는 모양을 나타내고 있다.

도 2는 상기 도 1의 반도체 칩(10)이 인쇄 회로 기판(30)의 본딩 단자(32)에 솔더 볼(20)로 접착 고정되어서 전기적으로 연결된 다음 그 솔더 볼(20)을 포함하는 전기적인 연결부위를 성형수지(40)로 봉지한 플립 칩 형태로 반도체 칩이 인쇄 회로 기판에 실장된 모양을 나타내고 있다.

즉, 반도체 칩 본딩 패드에 솔더 볼을 형성하고, 그 솔더 볼들과 대응되는 인쇄 회로 기판의 상면에 본딩 단자를 한 후 솔더 볼과 본딩 단자간을 솔더링(soldering)하는 방법으로 전기적으로 접속 및 반도체 칩을 고정한다. 그리고, 솔더 볼 및 반도체 칩의 활성 영역을 외부 환경으로부터 보호하기 위하여 에폭시 계열의 성형수지로 봉지한다.

그러나, 이와 같은 종래 기술에 의한 솔더 볼이 형성된 반도체 칩을 인쇄 회로 기판에 실장하는 솔더링 공정시 발생하는 열에 의하여 반도체 칩, 솔더 그리고 인쇄 회로 기판은 서로 각기 다른 열응력을 받게 되어 불량이 발생하는 요인이 되고 있다.

일반적으로 반도체 칩이 실장되는 인쇄 회로 기판은 회로 패턴이 형성되어 있는 각 기판을 여러층 적층하여 사용하고 있으며, 이들 적층된 기판간의 전기적 연결을 위하여 비아 홀(via hole)을 이용하고 있다. 이 비아 홀의 내부에는 전도성 물질이 도금되어 있어 적층된 기판간을 전기적으로 연결하는 역할을 한다. 또한 열적인 방출을 위해 열 비아 홀(thermal via hole)을 만들어 준다.

그러나, 칩 스케일 패키지(CSP : chip scale package)와 같은 작은 크기의 인쇄 회로 기판에서는 많은 수의 비아 홀을 형성 하기에는 면적의 제약을 받고 있다.

이는 상기 반도체 칩이 인쇄 회로 기판에 전기적인 연결을 하기 위해서는 인쇄 회로 기판상에 본딩 단자를 따로 만들어야 하며, 이 본딩 단자는 인쇄 회로 기판 상에 비아 홀의 형성 면적을 감소시키는 원인으로 작용하여 인쇄 회로 기판 설계의 자유도를 침해하는 단점이 있다.

본 발명의 목적은 종래 기술에 의한 플립 칩 구조를 갖는 인쇄 회로 기판에서 발생하고 있는 단점인 비아 홀의 형성 면적 감소와 설계의 자유도를 저해하는 요인을 제거하기 위하여 반도체 칩에 형성된 범프가 인쇄 회로 기판의 비아 홀과 직접 전기적으로 연결되는 방법을 제공한다.

도 1은 종래 기술에 의한 범프가 형성된 반도체 칩이 인쇄 회로 기판에 실장되는 모양을 개략적으로 나타내는 단면도.

도 2는 도 1의 반도체 칩이 인쇄 회로 기판에 실장된 후 전기적 연결부위가 봉지되어 있는 플립 칩 기술을 적용한 모양을 나타내는 단면도.

도 3은 본 발명에 의한 본딩 패드 상면에 와이어 본딩 기술을 응용하여 범프를 형성하는 모양을 개략적으로 나타내는 단면도.

도 4는 본 발명에 의한 비아 홀이 형성되어 있는 인쇄 회로 기판에 범프가 형성된 반도체 칩이 접착되는 모양을 개략적으로 나타내는 단면도.

도 5는 본 발명에 의한 인쇄 회로 기판 상에 플립 칩 기술을 이용하여 반도체칩이 접착되어 있는 모양을 나타내는 단면도.

*도면의 주요 부호에 대한 설명*

10 : 반도체 칩 12 : 본딩 패드

20 : 범프 30 : 인쇄 회로 기판

32 : 본딩 단자 35 : 회로 패턴

38 : 절연막 40 : 성형 수지

50 : 캐필러리 60 : 비아 홀

65 : 도금 금속

상기 목적을 달성하기 위하여 반도체 칩 일측면에 형성되어 있는 복수 개의 본딩 패드들에 범프를 형성하는 단계; 상기 범프와 대응되는 위치에 비아 홀이 형성되어 있고 그 비아 홀을 전기적으로 연결하는 회로 패턴이 형성되어 있으며 상기 범프들 보다 큰 크기로 상기 비아 홀을 노출시키도록 절연막이 형성된 인쇄 회로 기판 상에 상기 반도체 칩을 정렬하여 상기 범프가 비아 홀에 일치되도록 올려 놓는 단계; 상기 범프가 상기 비아홀에 접착 고정되도록 솔더링을 실시하는 단계; 및 상기 범프 및 비아 홀을 포함하는 전기적 연결 부분을 성형 수지로 봉지하는 단계; 를 포함하는 것을 특징으로 하는 플립 칩 구조를 형성하는 방법을 제공한다.

이하, 도면을 참조하여 본 관하여 보다 상세하게 설명하고자 한다.

도 3은 본 발명에 의한 본딩 패드 상면에 와이어 본딩 기술을 응용하여 범프를 형성하는 모양을 개략적으로 나타내는 단면도이다.

도 4는 본 발명에 의한 비아 홀이 형성되어 있는 인쇄 회로 기판에 범프가 형성된 반도체 칩이 접착되는 모양을 개략적으로 나타내는 단면도이다.

도 5는 본 발명에 의한 인쇄 회로 기판 상에 플립 칩 기술을 이용하여 반도체칩이 접착되어 있는 모양을 나타내는 단면도이다.

먼저, 도 3은 반도체 칩(10) 상면에 복수 개의 본딩 패드(12)들이 형성되어 있고, 그 본딩 패드들(12)에 와이어 본딩 장치의 캐필러리(50)를 이용하여 범프(20)를 형성하는 모양을 개략적으로 나타내고 있다.

본딩 패드에 범프를 형성하는 방법 중에 공지 기술로 알려진 와이어 본딩 장치를 이용하여 범프를 약 50㎛ 이상의 높이를 갖도록 형성한다. 그리고, 그 범프는 금(Au)으로 이루어진 볼(ball)을 형성하여 일정한 온도에서 녹아 금속간의 접착이 가능한 솔더링 공정을 진행 할수 있도록 한다.

도 4는 인쇄 회로 기판(30)에 회로 패턴(35)과 비아 홀(60)이 형성되어 있고, 그 비아 홀(60)에는 도금 금속(65)이 채워져 전기적인 신호를 전달할 수 있고, 그 인쇄 회로 기판(30) 상면에는 절연막(38)이 비아 홀(60)을 노출시킨 형태로 도포되어 있고, 상기 범프(20)가 형성된 반도체 칩(10)이 접착되는 모양을 나타내고 있다.

상기 인쇄 회로 기판(30) 상면에 도포된 절연막(38)은 반도체 칩(10)의 활성 영역과 접촉하여도 전기적인 절연을 이룰수 있는 물질로 도포되어 있으며, 인쇄 회로 기판(30)에 형성된 비아 홀(60)의 위치는 반도체 칩(10)의 범프(20)와 대응되도록 형성되어 있다. 그리고, 그 비아 홀(60)의 직경은 상기 범프(20)의 직경보다 작게 형성하고, 비아 홀(60)을 노출 시키는 절연막(38) 부분은 그 범프(20) 직경보다 약간 크게 형성한다. 즉, 상기 범프(20)가 비아 홀(60)과 직접 접촉되도록 절연막의 노출부위를 충분히 크게 하는 것이다.

도 5는 도 4의 인쇄 회록 기판(30)의 비아 홀(60)에 반도체 칩(10)의 범프(20)가 접촉되어 반도체 칩(10)과 인쇄 회로 기판(30)이 전기적으로 연결되어 있고, 그 범프(20) 및 비아 홀(60)을 포함하는 전기적인 연결부위를 성형수지(40)로 봉지한 플립 칩 구조를 갖는 반도체 패키지 형태를 나타내고 있다.

즉, 반도체 칩(10)상에 범프(20)를 형성하고, 그 범프(20)와 대응되는 위치의 인쇄 회로 기판(30)에 비아 홀(60)을 형성한 다음 상기 범프(20)가 비아 홀(60) 위에 오도록 정렬하여 올려놓고 일정한 온도로 가열하는 방식의 솔더링 공정을 진행한다. 그러면, 상기 범프가 솔더링 온도에서 녹아 상기 비아 홀 상에 흘러 들어가 전기적으로 연결되고, 추후 공정은 일반적인 플립 칩 기술에 따라 진행한다.

따라서, 본 발명에 의한 인쇄 회로 기판을 이용한 플립 칩 기술을 적용하면, 반도체 칩을 인쇄 회로 기판에 전기적으로 연결시키 위한 본딩 영역을 형성하지 않고, 직접 비아 홀이 범프를 접촉시켜 전기적인 연결을 할 수 있으므로 동일한 면적을 갖는 인쇄 회로 기판에 보다 많은 수의 입·출력 단자를 갖는 반도체 칩을 실장할 수 있는 장점이 있다. 그리고, 인쇄 회로 기판상에 회로 패턴길이가 감소하여 전기적 저항이 감소되고, 이 전기적 저항의 감소는 전기적 저항으로 발생하는 열이 감소되는 이점이 있다.

또한, 본딩 영역이 제거되어 고밀도화된 회로 패턴을 인쇄 회로 기판에 구현할수 있고, 간단한 플립 칩 기술을 적용할 수 있어 비용절감 및 새로운 신규 장비의 추가 비용이 들지 않는 이점이 있다.

Claims (2)

1. 반도체 칩 일측면에 형성되어 있는 복수 개의 본딩 패드들에 범프를 형성하는 단계;

   상기 범프와 대응되는 위치에 비아 홀이 형성되어 있고 그 비아 홀을 전기적으로 연결하는 회로 패턴이 형성되어 있으며, 상기 범프보다 큰 크기로 상기 비아 홀을 노출시키도록 절연막이 형성된 인쇄 회로 기판 상에 상기 반도체 칩을 정렬하여 상기 범프가 비아 홀에 일치되도록 올려 놓는 단계;

   상기 범프가 상기 비아홀에 접착 고정되도록 솔더링을 실시하는 단계;

   상기 범프 및 비아 홀을 포함하는 전기적 연결 부분을 성형 수지로 봉지하는 단계;

   를 포함하는 것을 특징으로 하는 플립 칩 구조를 형성하는 방법.
2. 제 1항에 있어서, 상기 범프를 형성하는 방법이 와이어 본딩 장치를 이용하여 볼의 직경이 약 50㎛ 이상 되도록 형성하는 것을 특징으로 하는 플립 칩 구조를 형성하는 방법.