JP5778557B2 - 半導体装置の製造方法、半導体装置、及び半導体素子 - Google Patents

半導体装置の製造方法、半導体装置、及び半導体素子 Download PDF

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Description

半導体装置の製造方法、半導体装置、及び半導体素子に関する。
小型化及び高機能化された電子機器に組み込まれる半導体装置は、小型化、高密度化、多端子化されている。このため、その半導体装置は、高い信頼性が要求されている。この半導体装置は、一般に配線基板に接続される端子を有している。この端子は、半導体チップの小型化及び高密度化に要求に従って、小型化及び高密度化されている。
半導体チップの実装方法としてはフリップチップ実装が多く用いられている（例えば、特許文献１参照）。このフリップチップ実装は、半導体チップに突起状の電極端子（バンプ）を形成しておき、配線基板のチップ実装面側の保護膜（ソルダレジスト層）から露出させたパッドに、はんだ等の導電性材料を用いて上記バンプを直接電気的に接合させる方法である。
特開平１１−１８６３２２号公報
ところが、近年の小型化及び高精度化された半導体装置の場合には、バンプピッチの狭小化に伴ってパッドピッチが狭くなるため、隣合うパッドがはんだにより互いに接続される、いわゆるはんだブリッジなどの不良が発生する。
本発明の一観点によれば、複数の電極パッドが外周に沿って矩形枠状に配列された半導体素子と、前記半導体素子の各々の電極パッドに対応して形成された複数の接続パッドを有する配線基板と、を有する半導体装置の製造方法であって、前記複数の接続パッドは、対応する前記電極パッドの配列方向と直交する方向に沿って延びる長方形状に形成され、前記複数の接続パッドの上面に、中央部が膨出するようにはんだを披着し、前記半導体素子の電極パッドに立設されて前記接続パッドと接続される柱状の電極端子を、前記矩形枠状に配列された複数の電極パッドのうち、前記半導体素子の一辺に沿って配列された複数の第１の電極パッドに対応する複数の第１の電極端子を前記接続パッドの長手方向に沿って前記第１の電極パッドの中心から全て前記半導体素子の内側と外側のうちの何れか一方の方向にずらして前記第１の電極パッド上に形成し、前記一辺と対向する他辺に沿って配列された複数の第２の電極パッドに対応する複数の第２の電極端子を前記接続パッドの長手方向に沿って全て前記半導体素子の内側と外側のうち前記第１の電極端子と同じ方向にずらして前記第２の電極パッド上に形成し、前記接続パッドに前記電極端子を前記はんだにより電気的に接続する。
本発明の一観点によれば、はんだによる短絡不良を低減することができる。
（ａ）は半導体装置の概略平面図、（ｂ）は概略断面図である。 （ａ）（ｂ）は半導体素子と配線基板の接続を示す説明図である。 （ａ）（ｂ）は半導体素子と配線基板の接続を示す説明図である。 （ａ）（ｂ）は半導体素子と配線基板の接続を示す説明図である。 （ａ）は別の半導体装置の概略平面図、（ｂ）は概略断面図である。 （ａ）は別の半導体装置の概略平面図、（ｂ）は概略断面図である。 （ａ）（ｂ）は別の半導体装置の概略平面図である。
以下、一実施形態を図１〜図４に従って説明する。
図１（ａ）及び図１（ｂ）に示すように、半導体素子１０は、配線基板２０の上面（図１（ｂ）参照）に実装されている。
図１（ａ）に示すように、半導体素子１０は、一主面（例えば、回路素子が形成された面：図１（ｂ）において下面）に複数の電極パッド１１が形成されている。これら複数の電極パッド１１は、ペリフェラル配置、つまり、半導体素子１０の外周に沿って環状に配置されている。各電極パッド１１は、例えば平面視正方形状に形成されている。各電極パッド１１は、例えばアルミニウムの薄膜により形成されている。また、半導体素子１０の一主面には保護膜（パッシベーション膜）１２が形成されている。保護膜１２には、シリコン酸化膜、シリコン窒化膜などが用いられる。
図１（ｂ）に示すように、各電極パッド１１には、柱状の電極端子（ピラー）１３がそれぞれ立設されている。図１（ａ）に示すように、各電極端子１３は、例えば円柱状に形成されている。例えば、電極パッド１１は、一辺が５０ミクロン（μｍ）の正方形状に形成され、電極端子１３の直径は２０ミクロン（μｍ）である。なお、図１（ａ）において、電極パッド１１及び電極端子１３を、後述する配線基板２０の部材との区別を容易にするために実線で示している。
図１（ｂ）に示すように、電極端子１３は、電極パッド１１の上面（図では下面）に形成されたバリア層１４（ＵＢＭ:Under Barrier Metal）と、バリア層１４の上面（図では下面）に形成された金属端子部１５を有している。バリア層１４は、例えばチタン（Ｔｉ）（又はチタンとタングステン（Ｗ）の合金）／銅（Ｃｕ）である。バリア層１４は、例えばめっき法により形成される。金属端子部１５は、例えば銅である。金属端子部１５は、例えばめっき法により形成される。
配線基板２０は、板状に形成された基板本体２１を含む。基板本体２１は、例えばエポキシ系の絶縁樹脂により形成されている。基板本体２１の上面（チップ搭載面：図１（ｂ）において上面）には、複数の接続パッド２２が形成されている。接続パッド２２の材料は、例えば銅である。図１（ａ）に示すように、複数の接続パッド２２は、接続対称である半導体素子１０の電極パッド１１に対応して、電極パッド１１の配列方向に沿って矩形環状に配列されている。
各接続パッド２２は、半導体素子１０の電極パッド１１の配列方向と直交する方向に沿って延びる平面視長方形状に形成されている。各接続パッド２２の幅（接続パッド２２の配列方向の長さであって、半導体素子１０の辺と平行な方向における長さ）は、電極端子１３の大きさ（直径）に対応して設定されている。例えば、接続パッド２２の幅は、電極端子１３の直径よりも僅かに大きく設定されている。例えば、上記したように、直径が２０ミクロン（μｍ）の電極端子１３に対して、接続パッド２２の幅は２２ミクロン（μｍ）に設定されている。なお、接続パッド２２の長さ（接続パッド２２の配列方向と直交する方向の長さ）は、例えば１００ミクロン（μｍ）である。
各接続パッド２２は、基板本体２１の上面に形成された配線２３と接続されている。なお、図示しないが、配線基板２０は、半導体素子１０を他の素子と接続するための配線やビアを有している。なお、配線基板２０を、半導体素子１０と他の配線基板とを接続するための基板（パッケージの基板）としてもよい。
図１（ｂ）に示すように、基板本体２１の上面には、保護膜（ソルダレジスト層）２４が形成されている。保護膜２４の材料は、例えばエポキシ系の絶縁性樹脂である。図１（ａ）に示すように、保護膜２４には、半導体素子１０の外形形状に対応する矩形枠状の開口部２４ａが形成され、その開口部２４ａから接続パッド２２が露出している。
図１（ａ）に示すように、各接続パッド２２の長手方向中心は、半導体素子１０の電極パッド１１の中心と一致するように形成されている。そして、電極端子１３の中心軸Ｌ１は、接続パッド２２の中心Ｌ２に対して、各接続パッド２２の配列方向と直交する方向、即ち半導体素子１０の各辺と直交する方向に偏在するように形成されている。例えば、電極端子１３は、電極パッド１１の中心に対して、半導体素子１０の各辺側にずれて形成されている。配線基板２０において、各接続パッド２２の長手方向中心Ｌ２は、半導体素子１０の電極パッド１１の中心と一致するように形成されている。従って、電極端子１３の中心軸Ｌ１は、接続パッド２２の長手方向中心Ｌ２から、各接続パッド２２の端部側にずれている。
図１（ｂ）に示すように、半導体素子１０の電極端子１３と配線基板２０の接続パッド２２は、はんだ３０により互いに接続されている。はんだ３０は、例えばスズ（Ｓｎ）と銀（Ａｇ）の合金である。なお、はんだ３０に、スズと亜鉛（Ｚｎ）の合金、等を用いることもできる。各接続パッド２２上のはんだ３０は、接続パッド２２と電極端子１３の相対的な位置関係に応じた形状に形成される。上記したように、電極端子１３は、接続パッド２２の中心Ｌ２から半導体素子１０の各辺側にシフトした位置に形成されている。これに対し、はんだ３０の形状は、電極端子１３より外側の部分３０ａの脹らみより、電極端子１３より内側の部分３０ｂの膨らみが大きい。
次に、上記の半導体素子１０及び配線基板２０における作用を説明する。
図２（ａ）及び図３（ａ）に示すように、電極パッド１１上に立設された電極端子１３の先端面には、略半球状のはんだ３１が形成される。はんだ３１は、例えば、半田リフロー処理により形成される。
一方、配線基板２０の接続パッド２２の上面には、中央部が膨出した、所謂ドーム形状のはんだ３２が形成される。このはんだ３２は、接続パッド２２の上面に形成されたはんだ３２の母材を溶融した際、表面張力により、溶融したはんだが接続パッド２２の上面に集まる。これにより、頂点が接続パッド２２の中心Ｌ２と略一致するはんだ３２が形成される。また、はんだ３２の形成に、例えば、スーパージャフィット（登録商標）法を用いることができる。
次に、半導体素子１０と配線基板２０とを相対的に位置合せする。そして、半導体素子１０を配線基板２０に対して所定の圧力で押し付け、半田リフロー処理を行う。この半田リフロー処理により、電極端子１３先端のはんだ３１と、接続パッド２２上面のはんだ３２は溶融する。このとき、はんだ３２の頂点と、電極端子１３の位置（中心位置）がずれているため、接続パッド２２上面のはんだ３２は、電極端子１３を押し下げる力により、電極端子１３のずれと反対方向に移動する。
図１（ａ）に示すように、接続パッド２２は、配列方向と直交する方向に沿って延びる長方形状に形成されている。そして、電極端子１３の中心軸Ｌ１は、接続パッド２２の中心Ｌ２から、その接続パッド２２が延びる方向に沿って、半導体素子１０の各辺側にずれている。従って、接続パッド２２上面のはんだ３２は、接続パッド２２が延びる方向に沿って、半導体素子１０の中心側に向って移動する。
そして、はんだ３１とはんだ３２を硬化させることにより、図２（ｂ）に示すように、電極端子１３より内側の部分３０ｂが、電極端子１３より外側の部分３０ａよりも膨らんだはんだ３０が形成される。図３（ｂ）に示すように、このはんだ３０は、接続パッド２２の配列方向の突出する部分が少ない。これは、溶融したはんだ３２が電極端子１３より半導体素子１０の内側に向って移動するためである。これにより、隣合う２つの接続パッド２２間におけるはんだによる短絡不良の発生を低減する。
なお、はんだ３２の頂点と、電極端子１３の中心軸Ｌ１が一致している場合、溶融したはんだ３１，３２は、電極端子１３及び接続パッド２２の面に沿って移動するため、接続パッド２２の配列方向の突出量が多くなる。この配列方向に突出したはんだは、隣合う２つの接続パッド２２で相互に接続され、はんだによる短絡不良が発生する。
ところで、１つの半導体素子１０に形成された複数の電極端子１３の長さは、製造工程においてばらつく場合がある。例えば、図４（ａ）に示すように、１つの半導体素子１０に形成された電極端子１３ａの長さＬａに対し、同じ半導体素子１０に形成された電極端子１３ｂの長さＬｂがΔＬだけ短い場合がある。各電極端子１３ａ，１３ｂには、はんだ３１ａ，３１ｂがそれぞれ形成される。
電極端子１３ａに対応する接続パッド２２ａ上面にははんだ３２ａが形成される。そして、図４（ｂ）に示すように、電極端子１３ａと接続パッド２２ａは、はんだ３３ａにより、電気的に互いに接続される。同様に、電極端子１３ｂに対応する接続パッド２２ｂ上面にははんだ３２ｂが形成される。この場合、電極端子１３ａにより逃げるはんだ３２ａの量に対し、電極端子１３ｂにより逃げるはんだ３２ｂの量が少なくなる。しかし、電極端子１３ｂと接続パッド２２ｂとの間に、はんだ３１ｂ，３２ｂが残存する。このため、図４（ｂ）に示すように、電極端子１３ｂと接続パッド２２ｂは、はんだ３３ｂにより、電気的に互いに接続される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体素子１０の一主面には複数の電極パッド１１が、半導体素子１０の外周に沿って矩形枠状に配列されている。各電極パッド１１には、柱状の電極端子１３が立設されている。各電極端子１３の中心軸Ｌ１は、電極パッド１１の中心から、電極パッド１１の配列方向と直交する方向に沿って半導体素子１０の外側にずれた位置に形成されている。半導体素子１０が実装される配線基板２０には、半導体素子１０の電極パッド１１と対応する複数の接続パッド２２が形成されている。各接続パッド２２の中心Ｌ２は、半導体素子１０の電極パッド１１の中心と略一致する。また、各接続パッド２２は、配列方向と直交する方向、即ち半導体素子１０の外周と直交する方向に沿って延びる矩形状に形成されている。
各接続パッド２２の上面には、中央部が膨出するようにはんだ３２が披着され、このはんだ３２の頂点に対し、電極端子１３はずれた位置に形成されている。従って、配線基板２０に半導体素子１０を実装する際に、頂点とずれた位置に形成された電極端子１３により、その電極端子１３のずれと反対方向に移動する。これにより、接続パッド２２の配列方向、即ち、隣合う接続パッド２２の方向にはみだすはんだ３０の量が少なくなる。このため、はんだ３０により隣合う接続パッド２２が互いに電気的に接続される短絡不良を低減することができる。
（２）各電極端子１３の先端面にははんだ３１が形成される。この電極端子１３に形成されたはんだ３１と、接続パッド２２上面に披着したはんだ３２とが半田リフロー処理により互いに融合してはんだ３０が形成される。このはんだ３０の量は、電極端子１３と接続パッド２２を互いに接続するのに必要なはんだ量よりも多い。
めっき法により形成される電極端子１３は、長さにばらつきが生じる。従って、電極端子１３ａよりも短い電極端子１３ｂの場合、電極端子１３ｂと接続パッド２２ｂの間に、はんだ３１ｂ，３２ｂが残存し、これらによるはんだ３３ｂにより、電極端子１３ｂと接続パッド２２ｂが電気的に接続される。このように、長さにばらつきが生じる電極端子１３ａ，１３ｂは、それぞれに対応する接続パッド２２ａ，２２ｂと接続される。従って、ばらつきによる接続不良を低減することができる。
（３）各電極端子１３は、電極パッド１１の中心から、半導体素子１０の外側に向ってずれた位置に形成されている。そして、電極端子１３先端のはんだ３１と接続パッド２２上のはんだ３２を溶融して電極端子１３と接続パッド２２とをはんだ３０により互いに接続する。はんだ３１，３２を溶融する際に、はんだの表面張力等は、はんだ３２の中心、即ち接続パッド２２の中心Ｌ２に、電極端子１３の中心軸Ｌ１を一致させるように作用する。しかし、全ての電極端子１３が半導体素子１０の外側にずれている。このため、１つの辺に沿って配列された電極端子１３に加わる力の方向と、その辺と対向する辺に沿って配列された電極端子１３に加わる力の方向は、互いに逆方向である。従って、対向する辺に沿ってそれぞれ配列された電極端子１３に作用する力が相殺される。このため、電極端子１３は移動しないので、上記のはんだ３０の移動が制限されることはない。
（４）電極端子１３の外形（直径）は、接続パッド２２の幅と略等しく設定されている。そして、電極端子１３先端のはんだ３１と接続パッド２２上のはんだ３２を溶融して電極端子１３と接続パッド２２とをはんだ３０により互いに接続する。はんだ３１，３２を溶融する際に、はんだの表面張力等は、はんだ３２の中心、即ち接続パッド２２の中心Ｌ２に、電極端子１３の中心軸Ｌ１を一致させるように作用する。しかし、電極端子１３の外形（直径）は、接続パッド２２の幅と略等しく設定されているため、接続パッド２２の幅方向に対する電極端子１３の移動を制限することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、電極端子のずれ量、ずれの方向を適宜変更してもよい。
例えば、図５（ａ）に示すように、半導体素子１０ａの電極端子１３の中心軸は、電極パッド１１の中心から、半導体素子１０ａの外側方向に、電極端子１３の半径分ずれた位置に形成されている。なお、電極パッド１１の中心に対する電極端子１３の中心軸のずれ量を、電極端子１３の半径分より大きく設定してもよい。このように配置された電極端子１３は、上記実施形態と同様に、図５（ｂ）に示すように、配線基板２０の接続パッド２２上面に形成されたはんだを、半導体素子１０ａの内側方向に移動させる。これにより、隣合う２つの接続パッド２２間におけるはんだによる短絡不良の発生を低減する。
また、図６（ａ）に示すように、半導体素子１０ｂの電極端子１３の中心軸は、電極パッド１１の中心から、半導体素子１０ｂの内側方向に、電極端子１３の半径分ずれた位置に形成されている。なお、電極パッド１１の中心に対する電極端子１３の中心軸のずれ量を、電極端子１３の半径分より大きく設定してもよい。このように配置された電極端子１３は、上記実施形態と同様に、図６（ｂ）に示すように、配線基板２０の接続パッド２２上面に形成されたはんだを、半導体素子１０ｂの外側方向に移動させる。これにより、隣合う２つの接続パッド２２間におけるはんだによる短絡不良の発生を低減する。
また、図７（ａ）に示すように、半導体素子１０ｃの対向する一対の辺（図において上下方向に延びる辺）に沿って配列された電極端子１３の中心軸は、電極パッド１１の中心から、半導体素子１０ｃの外側方向に、電極端子１３の半径分ずれた位置に形成されている。また、上記と異なる一対の辺（図において左右方向に延びる辺）に沿って配列された電極端子１３の中心軸は、電極パッド１１の中心から、半導体素子１０ｃの内側方向に、電極端子１３の半径分ずれた位置に形成されている。なお、電極パッド１１の中心に対する電極端子１３の中心軸のずれ量を、電極端子１３の半径分より大きく設定してもよい。このように配置された電極端子１３は、上記実施形態と同様に、接続パッド２２上面に形成されたはんだを、接続パッド２２の中心に対してずれの方向と反対方向に移動させる。これにより、隣合う２つの接続パッド２２間におけるはんだによる短絡不良の発生を低減する。
また、図７（ｂ）に示すように、半導体素子１０ｄの各辺に沿って配列された電極端子１３において、隣合う電極端子１３の中心軸は、電極パッド１１の中心に対して互いに逆方向にずれた位置に形成されている。従って、隣合う２つの電極端子１３は、接続パッド２２上面に形成されたはんだを、互いに逆方向に移動させる。これにより、隣合う２つの接続パッド２２間におけるはんだによる短絡不良の発生を低減する。また、例えば接続パッド２２と電極端子１３にそれぞれ形成されたはんだの量のばらつきによって接続パッド２２の配列方向にはんだがはみだしても、隣合う接続パッド２２においてはんだの移動方向が異なり、はんだが接続パッド２２から突出する位置が半導体素子１０ｄの内側と外側とにずれている。このため、隣合う接続パッド２２からはみ出したはんだ同士が互いに接続されることが低減される。
また、図７（ｂ）に示すように配置され、隣合う２つの電極パッド１１にそれぞれ形成された電極端子１３の間隔は、同一方向にずらした電極端子１３の間隔よりも広い。従って、隣合う接続パッド２２からはみ出したはんだ同士が互いに接続されることが低減される。
・上記実施形態に対し、半導体素子の各辺側に配列されたパッドの数は、辺毎に異なるように設定してもよい。
対向する２つの辺に沿って配列されたパッドの数が互いに異なる場合、各々の電極端子１３に働く引っ張り力（表面張力）が不均等となる。しかし、電極端子１３が接続パッド２２上に披着したはんだの頂点から何れか一方側にずれて形成される状態が保たれるのであれば、上記実施形態と同様の効果が得られる。
そして、各辺側の電極端子１３が図７（ｂ）に示すように千鳥配置され、各辺に偶数個の電極パッド１１及び電極端子１３が形成された半導体装置では、各辺において電極端子１３に働く引っ張り力（表面張力）が相殺されるため、引っ張り力（表面張力）に不均等が生じないため、電極端子１３の移動を抑制することが可能となる。
・上記実施形態に対し、電極端子１３先端のはんだ３１を省略してもよい。
・上記実施形態では、電極端子１３を円柱状としたが、矩形柱状に形成してもよい。また、多角形柱状としてもよい。
１０，１０ａ〜１０ｄ 半導体素子
１１ 電極パッド
１３ 電極端子
２０ 配線基板
２２ 接続パッド
３０〜３２ はんだ
Ｌ１ 中心軸
Ｌ２ 中心

Claims (10)

  1. 複数の電極パッドが外周に沿って矩形枠状に配列された半導体素子と、前記半導体素子の各々の電極パッドに対応して形成された複数の接続パッドを有する配線基板と、を有する半導体装置の製造方法であって、
    前記複数の接続パッドは、対応する前記電極パッドの配列方向と直交する方向に沿って延びる長方形状に形成され、
    前記複数の接続パッドの上面に、中央部が膨出するようにはんだを披着し、
    前記半導体素子の電極パッドに立設されて前記接続パッドと接続される柱状の電極端子を、前記矩形枠状に配列された複数の電極パッドのうち、前記半導体素子の一辺に沿って配列された複数の第１の電極パッドに対応する複数の第１の電極端子を前記接続パッドの長手方向に沿って前記第１の電極パッドの中心から全て前記半導体素子の内側と外側のうちの何れか一方の方向にずらして前記第１の電極パッド上に形成し、前記一辺と対向する他辺に沿って配列された複数の第２の電極パッドに対応する複数の第２の電極端子を前記接続パッドの長手方向に沿って全て前記半導体素子の内側と外側のうち前記第１の電極端子と同じ方向にずらして前記第２の電極パッド上に形成し、
    前記接続パッドに前記電極端子を前記はんだにより電気的に接続する、
    ことを特徴とする半導体装置の製造方法。
  2. 前記電極端子の先端面にはんだを形成し、
    前記接続パッド上のはんだと、前記電極端子先端のはんだとにより、前記接続パッドに前記電極端子を接続する、
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 複数の前記電極端子を、前記電極パッドの中心から、前記半導体素子の外側にずれた位置に形成する、ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 複数の前記電極端子を、前記電極パッドの中心から、前記半導体素子の内側にずれた位置に形成する、ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記はんだは、前記電極パッドの中心から見た前記電極端子のずれ方向とは反対の方向に移動することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 複数の電極パッドが外周に沿って矩形枠状に配列された半導体素子と、
    前記半導体素子の各々の電極パッドに対応し、対応する前記電極パッドの配列方向と直交する方向に沿って延びる長方形状に形成された複数の接続パッドを有する配線基板と、
    前記半導体素子の電極パッドに接続され、その中心軸が前記電極パッドの中心から前記電極パッドの配列方向と直交する方向に沿って、内側と外側の何れか一方にずれた位置に形成された柱状の電極端子と、
    前記接続パッドと前記電極端子とを互いに電気的に接続するはんだと、
    を有し、
    前記矩形枠状に配列された複数の電極パッドのうち、前記半導体素子の一辺に沿って配列された複数の第１の電極パッドに対応する複数の第１の電極端子は、前記接続パッドの長手方向に沿って前記第１の電極パッドの中心から全て前記半導体素子の内側と外側のうちの何れか一方の方向にずれて形成され、前記一辺と対向する他辺に沿って配列された複数の第２の電極パッドに対応する複数の第２の電極端子は、前記接続パッドの長手方向に沿って前記第２の電極パッドの中心から全て前記半導体素子の内側と外側のうち前記第１の電極端子と同じ方向にずれて形成されること、
    を特徴とする半導体装置。
  7. 複数の前記電極端子は、前記電極パッドの中心から、前記半導体素子の外側にずれた位置に形成された、ことを特徴とする請求項６に記載の半導体装置。
  8. 複数の前記電極端子は、前記電極パッドの中心から、前記半導体素子の内側にずれた位置に形成された、ことを特徴とする請求項６に記載の半導体装置。
  9. 前記はんだは、前記電極パッドの中心から見た前記電極端子のずれ方向とは反対の方向に移動することを特徴とする請求項６〜８のいずれか一項に記載の半導体装置。
  10. 配線基板に実装される半導体素子であって、
    前記配線基板は、
    前記半導体素子の各々の電極パッドに対応し、対応する前記電極パッドの配列方向と直交する方向に沿って延びる長方形状に形成された複数の接続パッドを有し、
    前記半導体素子は、
    外周に沿って矩形枠状に配列された複数の電極パッドと、
    前記電極パッドに接続され、前記電極パッドの中心から、前記電極パッドの配列方向と直交する方向に沿って、内側と外側の何れか一方にずれた位置に形成された柱状の電極端子と、
    を有し、
    前記矩形枠状に配列された複数の電極パッドのうち、前記外周の一辺に沿って配列された複数の第１の電極パッドに対応する複数の第１の電極端子は、前記第１の電極パッドの中心から全て内側と外側のうちの何れか一方の方向にずれて形成され、前記外周の一辺と対向する他辺に沿って配列された複数の第２の電極パッドに対応する複数の第２の電極端子は、前記第２の電極パッドの中心からの全て内側と外側のうち前記第１の電極端子と同じ方向にずれて形成されること、
    を特徴とする半導体素子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160322342A1 (en) * 2014-01-15 2016-11-03 Panasonic Intellectual Property Management Co. Lt Semiconductor device
JP6123738B2 (ja) * 2014-06-06 2017-05-10 富士電機株式会社 半導体装置
TWI697058B (zh) 2016-03-30 2020-06-21 胡志良 具堅實導電及導熱性銅質線路之電路元件封裝方法及其封裝體

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3390664B2 (ja) 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP3000975B2 (ja) * 1997-10-20 2000-01-17 富士通株式会社 半導体素子の実装構造
JP3420076B2 (ja) * 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
US6624003B1 (en) * 2002-02-06 2003-09-23 Teravicta Technologies, Inc. Integrated MEMS device and package
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
JP2005268346A (ja) * 2004-03-17 2005-09-29 Nagase & Co Ltd 半導体パッケージ基板とその製造方法
JP2006147620A (ja) * 2004-11-16 2006-06-08 Toshiba Corp フリップチップ実装半導体装置の製造方法及びフリップチップ実装半導体装置
JP2007012953A (ja) * 2005-07-01 2007-01-18 Yokogawa Electric Corp フリップチップ接合方法
JP2007061531A (ja) 2005-09-02 2007-03-15 Junya Saito 防災頭巾機能付きバッグ
US7989707B2 (en) * 2005-12-14 2011-08-02 Shinko Electric Industries Co., Ltd. Chip embedded substrate and method of producing the same
JP4971769B2 (ja) * 2005-12-22 2012-07-11 新光電気工業株式会社 フリップチップ実装構造及びフリップチップ実装構造の製造方法
JP4618260B2 (ja) * 2007-02-21 2011-01-26 日本テキサス・インスツルメンツ株式会社 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置
JP5050583B2 (ja) 2007-03-12 2012-10-17 富士通セミコンダクター株式会社 配線基板及び電子部品の実装構造
JP5172590B2 (ja) * 2008-10-14 2013-03-27 新光電気工業株式会社 積層配線基板の樹脂封止方法及び樹脂封止装置
DE102008063401A1 (de) * 2008-12-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem kosteneffizienten Chipgehäuse, das auf der Grundlage von Metallsäuren angeschlossen ist
JP2010278318A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置
JP5367523B2 (ja) * 2009-09-25 2013-12-11 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5789431B2 (ja) * 2011-06-30 2015-10-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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