JP2967697B2 - リードフレームの製造方法と半導体装置の製造方法 - Google Patents

リードフレームの製造方法と半導体装置の製造方法

Info

Publication number
JP2967697B2
JP2967697B2 JP6314166A JP31416694A JP2967697B2 JP 2967697 B2 JP2967697 B2 JP 2967697B2 JP 6314166 A JP6314166 A JP 6314166A JP 31416694 A JP31416694 A JP 31416694A JP 2967697 B2 JP2967697 B2 JP 2967697B2
Authority
JP
Japan
Prior art keywords
lead
etching
forming
leads
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6314166A
Other languages
English (en)
Other versions
JPH08148530A (ja
Inventor
健治 大沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP6314166A priority Critical patent/JP2967697B2/ja
Priority to KR1019950042192A priority patent/KR100346630B1/ko
Priority to TW084112331A priority patent/TW398063B/zh
Priority to CN95118847A priority patent/CN1097313C/zh
Publication of JPH08148530A publication Critical patent/JPH08148530A/ja
Priority to US08/764,556 priority patent/US5756377A/en
Priority to US08/787,659 priority patent/US6078097A/en
Priority to US09/361,955 priority patent/US6093970A/en
Priority to US09/414,796 priority patent/US6391684B2/en
Application granted granted Critical
Publication of JP2967697B2 publication Critical patent/JP2967697B2/ja
Priority to CNB011331887A priority patent/CN1197137C/zh
Priority to CNB011331879A priority patent/CN1197136C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/16Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49572Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、リードフレーム、特に
リードのインナーリードにて半導体チップの電極と接続
されアウターリードにて電極を介して配線基板等の電極
と接続されるリードフレームの製造方法と、半導体装置
の製造方法に関する。
【0002】
【従来の技術】半導体チップを半田ボールなどの突起電
極を備えた有機基板を介して配線基板等に接続できるよ
うにしたものとして図8、図9に示すものがある。先
ず、図8に示された従来例について説明する。図面にお
いて、aは有機材料を用いた2ないし6層程度の多層有
機配線基板で、その表面に半導体チップbがマウンティ
ングされている。cは該多層有機配線基板aの表面に形
成された配線膜で、例えば金からなるコネクトワイヤd
を介して上記半導体チップbの電極と接続されている。
【0003】eは上記多層有機配線基板aの裏面に形成
された半田ボールで、上記配線膜cとスルーホールを介
して電気的に接続されている。fはソルダーレジスト
膜、gは封止樹脂、hは配線基板である。この図8に示
す従来例は、多層有機配線基板aを用い、その一方の主
面に半導体チップbを搭載し、樹脂封止し、他方の面に
突起電極である半田ボールeを形成し、この半田ボール
eを配線基板gに接続するようにしたものである。次
に、図9に示した従来例について説明する。本例におい
ては、多層有機配線基板aとしてデバイスホールiを有
するものを用い、そして、その表面の配線膜にはポリイ
ミドをベースjとするTABテープkのアウターリード
を接続し、インナーリードには上記デバイスホールi内
に位置させた半導体チップbの電極をボンディングして
いる。それ以外の点については図8に示した従来例と略
同じである。上記多層有機配線基板aは半田ボールが多
数格子状に配設されていることからボールグリッドアレ
イ(BGA)と称されることが多い。
【0004】
【発明が解決しようとする課題】ところで、図8に示す
ものは、半導体チップbの電極とBGAと称される多層
有機配線基板aの配線膜cとの間を金からなるコネクト
ワイヤdを介して接続しているので、必然的に寄生抵抗
が大きくなるという問題があるし、ワイヤボンディング
工程が必要であり、それには、無視できない時間がかか
り、それがコスト増の一因となるという問題がある。し
かも、多層有機配線基板aの一方の主面上に半導体チッ
プbを搭載して樹脂封止するので半導体装置の搭載に強
まる傾向のある薄型化の要求に応えることが難しい。
【0005】図9に示すものは図8に示すものの上記欠
点を概ね解消しているといえる。即ち、半導体チップb
の電極と多層有機配線基板aの配線膜cとをコネクトワ
イヤdを介することなく直接接続しているので、その分
電気抵抗を小さくできるし、ワイヤボンディング工程が
必要でないので、その分コストを低くすることができる
うえ、デバイスホールbに半導体チップbを納めること
ができるので、半導体装置の搭載に強く要求されること
の多い薄型化には比較的対応がしやすい。しかし、TA
Bテープkを多層有機配線基板aに貼り合わせる工程が
比較的複雑で、しかも、位置合わせ精度が少なくとも現
在の技術的水準では充分でなく、位置合わせ不良の発生
率が高いという問題がある。特に、高熱(480℃)で
TABテープk等が変形するので、その変形が位置合わ
せ精度を悪くする一因となっているのである。
【0006】また、図8、図9に示す従来例に共通の欠
点として、多層有機配線基板aの製造工程が複雑である
ためその価格が非常に高いこと、多層有機配線基板aに
反りが生じ易く、そのため、反り不良率が無視できない
程高いこと、多層有機配線基板aの側面から水分の侵入
するおそれが皆無ではないこと等が挙げられる。
【0007】本発明はこのような問題点を解決すべく為
されたものであり、半導体装置の低価格化、薄型化の要
求に応えることができ、高信頼度のリードフレームを得
ることのできる新規なリードフレームの製造方法及び半
導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】請求項1のリードフレー
の製造方法は、リード形成用基板表面にエッチング
トップ層を介して多数のリードを形成し、該各リードの
反リード形成用基板側の面にデバイスホールを有する絶
縁性保護膜を接着し、上記リード形成用基板の上記リー
ドの形成領域を裏側からのエッチングにより除去し、該
エッチングストップ層を上記リードをマスクとしてエッ
チングし、該各リードのアウターリードに電極を形成す
ことを特徴とする。請求項2の半導体装置の製造方法
は、請求項1のリードフレームの製造方法により製造さ
れたリードフレームに半導体素子を接続することを特徴
とする。
【0009】請求項3のリードフレームの製造方法は、
リード形成用基板の表面にエッチングストップ層を介し
て多数のリードを形成した後、該リード形成用基板のリ
ード形成領域の裏面をハーフエッチングし、該リード形
成用基板のリードの形成された面上に、突起電極を形成
すべき部分に開口を有するソルダーレジストを形成し、
該ソルダーレジストをマスクとして電解メッキによりリ
ードに突起電極を形成し、上記リード形成用基板のリー
ド形成領域の裏面の残存部分をエッチングし、その後、
上記エッチングストップ層を上記リードをマスクとして
エッチングし、該リードの反電極形成面側にデバイスホ
ールを有する絶縁性保護膜を接着することを特徴とす
る。請求項4の半導体装置の製造方法は、請求項3のリ
ードフレームの製造方法により製造されたリードフレー
ムに半導体素子を接続することを特徴とする。
【0010】
【作用】請求項1のリードフレームの製造方法によれ
ば、リード形成用基板の表面にエッチングストップ層を
介してリードを形成するので、ファインパターンに形成
することができ、また、リードが薄くてもリード形成用
基板の存在によってリードフレームの製造途中における
変形を防止することができる。そして、そのリード形成
用基板により変形が防止された状態のリード上に絶縁性
保護膜を、又は絶縁性保護膜及び補強板の多層体を形成
するので、該絶縁性保護膜等によりリードの変形を防止
することができる。また、エッチングストップ層の不要
部分はリードをマスクとするエッチングにより除去する
ことができる。従って、支障なくリードフレームを得る
ことができる。請求項2の半導体装置の製造方法によれ
ば、請求項1のリードフレームの製造方法により製造さ
れたリードフレームに半導体素子を接続するので、請求
項1のリードフレームの製造方法の持つ利点を享受する
ことができる。
【0012】請求項3のリードフレームの製造方法によ
れば、エッチングストップ層を導電性のある材料で形成
し、該エッチングストップ層をリードをマスクとしてエ
ッチングするにより除去する工程よりも前に電極を形成
するので、エッチングストップ層を各電極を形成すべき
部分への電解メッキに必要な電位付与の経路とすること
ができ、延いては電解メッキによる電極の形成が可能と
なる。従って、電極材料を各電極形成箇所にディプレー
スする必要がなく、電極形成作業を高効率化することが
でき、延いては、製造コストの低減を図ることができ
る。そして、リードをマスクとするエッチングストップ
層のエッチングの後でリード上に絶縁性保護膜を、又は
絶縁性保護膜及び補強板の多層体を形成するので、イン
ナーリードボンディングや樹脂封止等でリードが変形す
ることを絶縁性保護膜等により防止することができ、し
かも層間に水分が侵入するということがないので、耐湿
性、耐水性を向上させることができ、信頼度が高くな
る。従って、支障なくリードフレームを得ることができ
る。請求項4の半導体装置の製造方法によれば、請求項
3のリードフレームの製造方法により製造されたリード
フレームに半導体素子を接続するので、請求項3のリー
ドフレームの製造方法の持つ利点を享受することができ
る。
【0013】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図1は本発明リードフレームの製造方法により
製造されるリードフレームの一例を示す断面図である。
図面において、1は絶縁性保護膜で、ポリイミド膜1a
と接着膜(例えばエポキシ系樹脂或いはTG200℃以
下のポリイミドからなる。)1bの2層膜からなる。
尚、ポリイミド膜1a自身を接着膜として使用する場合
には単層ということになる。2は絶縁性保護膜1のデバ
イスホールである。3は絶縁性保護膜1の表面に形成さ
れたリードで、例えば電解銅メッキにより形成され、パ
ターニングは例えばフォトマスクを用いての選択的メッ
キ法が駆使される。線幅は例えば20〜100μm、ピ
ッチは例えば50〜100μm(従来の金ワイヤにより
リードとチップの電極を接続をするタイプの場合には1
00μmがピッチの限界であった。)、厚さは例えば線
幅の0.7〜2.0倍、例えば30μmである。
【0014】3iはリード3のインナーリードで、絶縁
性保護膜1表面上からデバイスホール2上に食み出し、
その先端部が半導体チップ4の電極に接合されている。
本リードフレームとそのインナーリード3iに電極が接
合された半導体チップ4とにより半導体装置が構成され
る。その接合は例えば電極にアルミニウムコーティング
したうえでの超音波法により、或いは錫コーティングし
たうえでの金/錫共晶ギャグボンディングにより行われ
る。3oはリード3のアウターリードである。5は補強
板で、絶縁性保護膜1の裏面、即ち反リード側の面に接
着されており、例えば銅等の金属板或いはセラミックシ
ートからなる。銅板等の金属板或いはセラミックシート
は剛性があるので補強板としての役割を果たすが、更に
熱伝導性が良いので放熱板としての役割をも果たすの
で、補強板として最適である。また、軽量化のために、
単層構造にするのではなく、積層構造にすることも考え
られ得る。
【0015】6は上記絶縁性保護膜1のリード3が形成
された表面上に選択的に形成されたソルダーレジスト
で、次に述べる半田ボール(7)形成に際しての隣接リ
ード間の半田ブリッジの発生防止及び電極間、リード間
の絶縁の役割を果たす。具体的には例えば10〜50μ
m程度の厚さのポリイミド膜或いはエポキシ樹脂膜から
なる。このソルダーレジスト6は半田ボール(7)を形
成すべき部分に開口ができるようにパターニングされて
いる。
【0016】7はアウターリード3o上に形成された突
起電極を成す半田ボールで、これが半導体装置が組付け
られる配線基板の配線膜に接続されることになる。この
半田ボール7の形成は、例えば、絶縁性保護膜1のリー
ド3及びソルダーレジスト6が形成された表面上にフラ
ックスコーティングをし、次いで、予め用意しておいた
ボール状の半田を各半田ボール形成位置上に置き、その
後、リフローによりその半田を溶融させるという方法で
行っても良いし、ソルダーレジスト3をマスクとしてア
ウターリード3oの露出する部分上に電解メッキ法によ
り半田メッキを行うという方法で行っても良い。また、
ニッケル或いは銅等の金属を電解メッキし、それをコア
としてその上に半田をメッキするようにしても良い。
【0017】8は封止用の樹脂で、樹脂8による封止は
金型を用いてのトランスファーモールド法により或いは
ディスペンサを用いてのポッティング法により行っても
良い。尚、図1に示した実施例によれば、半導体チップ
4の裏面が樹脂8の裏面、即ちパッケージ裏面に露出し
ていないが、樹脂8の半導体チップ裏面より低い部分8
aを切り取った形状にして半導体チップ裏面を露出させ
て放熱性を高めるようにしても良い。更には、その裏面
に放熱フィンを接着してより放熱性を高めるようにして
も良い。
【0018】また、皿状の放熱性の良い補強板5の上面
に絶縁性保護膜1を接着し、この補強板5の内底面に半
導体チップ4をボンディングし(図7参照)、そして、
半導体チップ4の各電極と、各リードのインナーリード
との接合、即ちインナーリードボンディングを行うよう
にしても良い等種々の変形例が考えられ得る。
【0019】図1に示したリードフレームによれば、有
機多層配線基板を使用せず、絶縁性保護膜1の表面の単
層の配線膜からなるリード3を半導体チップ4の電極と
突起電極である半田ボール7との間に介在させるので、
低価格化を図ることができる。しかも、リードが単層な
ので、層間に水分が侵入するということがなく、耐湿
性、耐水性を向上させることができ、延いては信頼度が
高くなる。そして、絶縁性保護膜1がデバイスホール2
を有するので、そのデバイスホール2内に半導体チップ
を納めるようにすることにより、薄型化を図ることがで
きる。
【0020】また、TABテープを用いないので、TA
Bテープを配線基板に接着する複雑な工程が必要ではな
い。従って、TABテープの位置合わせズレによる歩留
まり低下の生じるおそれがない。また、このリードフレ
ームによれば、絶縁性保護膜1の裏面に補強板5が接着
されているので、リードフレームの製造過程或いは半導
体チップ4の搭載、樹脂封止過程でリードフレームが変
形、破損等することを防止することができる。
【0021】図2(A)、(B)、図3(C)〜(H)
及び図4(I)〜(K)は図1に示したリードフレーム
の製造方法の一例(本発明リードフレームの製造方法の
第1の実施例)を工程順[(A)〜(K)]に示す斜視
図及び断面図である。以下にこの製造方法について工程
順に説明する。 (A)先ず、図2(A)に示すように、ベース9を用意
する。該ベース9は厚さ例えば150μm程度の例えば
銅からなる薄板(以下「銅基板」という。)10の表面
に例えば3μm程度の厚さを有するアルミニウム膜11
を形成し、更に該アルミニウム膜11の表面に厚さ例え
ば2μm程度の薄い銅膜12を形成した三層構造の積層
板である。上記アルミニウム膜11は後に銅基板10の
エッチングをするときにベース9の表面側がエッチング
されないようにするためのエッチングストップ膜として
の役割を果たす。薄い銅膜12はリード3を形成するた
めの銅メッキの下地としての役割を果たし、これがない
と良好なメッキが難しい。尚、銅基板10は特許請求の
範囲でいうリード形成用基板に該当する。リード形成用
基板は自身がリードとはならず最終的には必要でなくな
るが、しかし非常に薄いリードを形成するにあたって基
板として、またその後においてフレームとして過度的に
必要なものであり、従って、リード形成用基板と称する
のである。
【0022】(B)次に、図2(B)に示すように、上
記ベース9の表面、即ち、薄い銅膜12の表面に選択メ
ッキ法により銅からなるリード3を形成する。選択メッ
キは表面をレジスト膜等により選択的に覆い該レジスト
膜をマスクとして電解メッキすることにより行う。この
ように、金属からなるベース9上に電解メッキ法により
銅を選択メッキすることによりリードを形成すると、T
ABテープのリードに比較してリードの膜質を良くしつ
つファンパターン化を図ることができる。尚、その後、
このベース9に対して両面からの選択エッチングにより
製造をやり易くするための孔や、変形防止のためのスリ
ットを形成する。尚、この孔やスリットは本発明の本質
に直接関係がないので図示、説明を省略する。
【0023】(C)次に、図3(C)に示すように、ベ
ース9のリード3が形成された側の面上に絶縁性保護膜
1及び補強板5の積層体を接着する。この絶縁性保護膜
1及び補強板5の積層体はデバイスホール2を有し、リ
ード3の該デバイスホール2から突出する部分を除き完
全に覆うことができる広さを有する矩形状に形成されて
いる。尚、図3(C)の斜視図においては、便宜上リー
ド3をあたかも絶縁性保護膜1及び補強板5を透かして
視えるように示した。 (D)次に、図3(D)に示すように、リードフレーム
を反転(上下逆に反転)し、ベース9の銅基板10を裏
側から選択的にエッチングすることによりリード3の形
成された領域にあたる不要部分を除去する。具体的に
は、製造の便宜上残しておくことが好ましいフレーム部
分のみが残存するように銅基板10を除去する。尚、こ
の選択的エッチングは上下両面にパターニングされたレ
ジスト膜を形成し、これをマスクとしてエッチング(エ
ッチング液は例えば硫酸と過酸化水素の水溶液)するこ
とにより行うが、その際、銅基板10側からのエッチン
グによるリード3の侵蝕はエッチングストップ層である
アルミニウム膜11により阻まれる。ところで、便宜
上、図3(D)の斜視図において該アルミニウム膜1
1、薄い銅膜12を無視して描くことによってリード3
を裏側から視えるようにした。
【0024】(E)次に、第3図(E)に示すように、
リード3をマスクとするエッチングによりアルミニウム
膜11を選択的に除去し、更に、銅を2μm程度エッチ
ングすることによりリード3の形成のための電解メッキ
に際して下地とした薄い銅膜12を除去する。これによ
り各隣接リード3・3間がアルミニウム膜11や薄い銅
膜12により電気的に短絡された状態がなくなる。尚、
銅膜2をエッチングするとき銅からなるリード3も侵食
されるが、エッチング量は2〜3μmと少なく、それに
対してリード3は例えば30μmと厚いので、リード3
の侵蝕は全く問題とならない。 (F)次に、図3(F)の断面図に示すように、ソルダ
ーレジスト6を形成する。尚、斜視図では便宜上ソルダ
ーレジスト6は図示しなかった。 (G)次に、図3(G)に示すように、インナーリード
ボンディングを行う。即ち、リード3のデバイスホール
2へ突出する各インナーリード3iの先端を半導体チッ
プ4の各電極と接合する。
【0025】(H)次に、図3(H)に示すように、樹
脂8により封止する。 (I)次に、図4(I)に示すように、突起電極である
半田ボール7を形成する。この半田ボール7の形成は予
め用意しておいた略ボール状の半田を各アウターリード
先端部にディプレースし、その後リフローするという方
法で行う。次に、電気的不良の有無の測定、電気的特性
の測定を行う。 (J)その後、図4(J)に示すように、リードフレー
ムを各半導体装置毎に分離させる。これにより銅基板1
0は完全になくなる。そして、半田ボール7が下を向く
ように向きを変えると図4(K)のようになる。
【0026】このようなリードフレームの製造方法によ
れば、銅基板10の表面にエッチングストップ層である
アルミニウム膜11を介して選択的電解メッキ法により
リード3を形成するので、リード3のファインパターン
化を図ることができると共に、リード3が薄くても銅基
板10の存在によってリードフレームの製造途中におけ
る変形を防止することができる。そして、その銅基板1
0により変形が防止された状態のリード3上に絶縁性保
護膜1及び補強板5の多層体を形成するので、該絶縁性
保護膜等の形成過程でリード3に変形が生じることを防
止することができる。そして、銅基板10の不要部分は
エッチングにより除去し、更に、エッチングストップ層
11の不要部分はリードをマスクとするエッチングによ
り除去することができ、また、リード3形成のための銅
メッキに際して下地とした薄い銅膜12はそれを除去す
るに最小限必要なエッチングにより除去するので、不必
要なものは一切除去されることになり、従って、支障な
く図1に示したリードフレームを得ることができる。
【0027】図5(A)、(B)及び図6(C)〜
(H)は図1に示すようなリードフレームの製造方法の
他の例(本発明リードフレームの第2の実施例)を工程
順[(A)〜(H)]に示す斜視図及び断面図である。
(A)図2(A)、(B)に示したのと同じ方法でベー
ス9上に銅からなるリード3を形成したものを用意す
る。具体的には、ベース9の表面、即ち、薄い銅膜12
の表面に選択メッキ法により銅からなるリード3を形成
したものを用意する。そして、ベース9をその両面を選
択的にレジスト膜でマスクし、その状態で両面からその
厚さの約2分の1エッチングすることにより製造の便宜
上或いは変形防止のため必要な孔、スリットをベース9
に形成すると共に、銅基板10のリード3形成領域に対
応する部分をハーフエッチングする。図5(A)はこの
エッチングの終了後の状態を示す。
【0028】(B)次に、図5(B)に示すように、ベ
ース9のリード3が形成された面上にソルダーレジスト
6を選択的に形成する。 (C)次に、図6(C)に示すように、リード3のアウ
ターリード3o先端部(ソルダーレジスト6の開口とな
っている。)に半田ボール7を形成する。この半田ボー
ル7の形成は電解メッキ法により行うことができ、作業
効率を高くすることができる。というのは、ベース9
(リード形成用基板である銅基板10、エッチングスト
ップ層であるアルミニウム膜11、リード形成のための
メッキの下地となる薄い銅膜12からなる三層の積層
板)は導電性材料からなり、配線をしなくてもベース9
自身を介して各半田ボール形成部に電解メッキに必要な
電位を与えることができるから特別に電解メッキ用の回
路の形成を行わなくても電解メッキによる半田ボールの
形成が可能であり、従って、各半田ボール形成位置にボ
ール状半田をディプレースする面倒な作業が必要でなく
なるからである。
【0029】(D)次に、リードフレームの表面側をレ
ジスト膜で全面的にマスクし、裏面側を同じくレジスト
膜で選択的にマスクした状態でベース9の銅基板10を
エッチングすることにより銅基板10の不要部分(主と
して前記ハーフエッチングをした部分の残りの部分)を
除去する。図6(D)はそのエッチング終了後の状態を
示す。 (E)次に、リード3をマスクとしてアルミニウム膜1
1をエッチングし、更に、薄い銅膜12を銅エッチング
により除去する。これにより各リード3・3間が電気的
に独立した状態になる。図6(E)はこの両エッチング
の終了後の状態を示す。
【0030】(F)次に、図6(F)に示すように、リ
ードフレームの半田ボール7が形成された側と反対側の
面に絶縁性保護膜1と補強板5の積層体を接着する。 (G)その後、インナーリードボンディングを行い、し
かる後、樹脂封止をする。図6(G)は樹脂封止後の状
態を示す。そして、半田ボール7が形成された面を下向
きにすると図6(H)に示すようになる。尚、絶縁性保
護膜1と補強板5の積層体を接着する工程と、インナー
リードボンディング工程とはその順序を逆にしてもよ
い。
【0031】このようなリードフレームの製造方法によ
れば、ベース9のアルミニウムからなるエッチングスト
ップ層11をリード3をマスクとしてエッチングするこ
とにより除去する工程よりも前に突起電極である半田ボ
ール7を形成するので、エッチングストップ層11を電
解メッキに必要な電位付与の経路とすることができ、延
いては電解メッキによる半田ボール7の形成が可能とな
る。従って、ボール状半田を多数用意しこれを各半田ボ
ール形成箇所にディプレースする必要がなく、半田ボー
ル突起電極形成作業を高効率化することができ、延いて
は、製造コストの低減を図ることができる。
【0032】そして、リード3をマスクとするアルミニ
ウムからなるエッチングストップ層11のエッチングの
後でリード3上に絶縁性保護膜1と補強板5の多層体を
形成するので、インナーリードボンディングや樹脂封止
等でリード3が変形することを絶縁性保護膜1等により
防止することができる。従って、支障なく図1に示した
リードフレームを得ることができる。
【0033】図7は図5、図6に示したリードフレーム
の製造方法の変形例を説明するための断面図である。本
変形例は、図6(E)に示した工程の終了後、図7に示
すように、予め用意しておいた皿状で上面に絶縁膜1c
が接着された放熱板(例えば銅からなる。)5の内底面
上に半導体チップ4をチップボンディングしておき、こ
の半導体チップ4の電極をリード3の各インナーリード
3iに接合する。このようにすると、放熱性を極めて良
好にすることができる。尚、これ以外の点では図5、図
6に示した製造方法と異なるところはない。
【0034】
【発明の効果】請求項1のリードフレームの製造方法に
よれば、リード形成用基板の表面にエッチングストップ
層を介してリードを形成するので、ファインパターンに
形成することができ、また、リードが薄くてもリード形
成用基板の存在によってリードフレームの製造途中にお
ける変形を防止することができる。そして、そのリード
形成用基板により変形が防止された状態のリード上に絶
縁性保護膜を、又は絶縁性保護膜及び補強板の多層体を
形成するので、該絶縁性保護膜等によりリードの変形を
防止することができる。また、エッチングストップ層の
不要部分はリードをマスクとするエッチングにより除去
することができる。従って、支障なくリードフレームを
得ることができる。
【0035】請求項2の半導体装置の製造方法によれ
ば、請求項1のリードフレームの製造方法により製造し
たリードフレームに半導体チップを接続して半導体装置
を製造するので、請求項1のリードフレームの製造方法
が奏する効果を享受することができる。
【0036】請求項3のリードフレームの製造方法によ
れば、エッチングストップ層を導電性のある材料で形成
し、該エッチングストップ層をリードをマスクとしてエ
ッチングするにより除去する工程よりも前に突起電極を
形成するので、エッチングストップ層を各電極を形成す
べき部分への電解メッキに必要な電位付与の経路とする
ことができ、延いては電解メッキによる電極の形成が可
能となる。従って、電極材料を各電極形成箇所にディプ
レースする必要がなく、電極形成作業を高効率化するこ
とができ、延いては、製造コストの低減を図ることがで
きる。そして、リードをマスクとするエッチングストッ
プ層のエッチングの後でリード上に絶縁性保護膜を、又
は絶縁性保護膜及び補強板の多層体を形成するので、イ
ンナーリードボンディングや樹脂封止等でリードが変形
することを絶縁性保護膜等により防止することができ、
しかも層間に水分が侵入するということがないので、耐
湿性、耐水性を向上させることができ、信頼度が高くな
る。従って、支障なく良好なリードフレームを得ること
ができる。
【0039】請求項4の半導体装置の製造方法によれ
ば、請求項1のリードフレームの製造方法により製造し
たリードフレームに半導体チップを接続して半導体装置
を製造するので、請求項3のリードフレームの製造方法
が奏する効果を享受することができる。
【図面の簡単な説明】
【図1】本発明リードフレームの製造方法により製造さ
れるリードフレームの一例を示す断面図である。
【図2】(A)、(B)は図1に示したリードフレーム
の製造方法の一例(本発明リードフレームの製造方法の
第1の実施例)の工程(A)、(B)を示す斜視図及び
断面図である。
【図3】(C)乃至(H)は図1に示したリードフレー
ムの製造方法の一例(本発明リードフレームの製造方法
の第1の実施例)の工程(C)乃至(H)を示す斜視図
及び断面図である。
【図4】(I)乃至(K)は図1に示したリードフレー
ムの製造方法の一例(本発明リードフレームの製造方法
の第1の実施例)の工程(I)乃至(J)を示す斜視図
及び断面図である。
【図5】(A)、(B)は図1に示したリードフレーム
の製造方法の別の例(本発明リードフレームの製造方法
の第2の実施例)の工程(A)、(B)を示す斜視図及
び断面図である。
【図6】(C)乃至(H)は図1に示したリードフレー
ムの製造方法の別の例(本発明リードフレームの製造方
法の第2の実施例)の工程(C)乃至(H)を示す斜視
図及び断面図である。
【図7】図5、図6に示したリードフレームの製造方法
の変形例を説明する断面図である。
【図8】一つの従来例を示す断面図である。
【図9】他の従来例を示す断面図である。
【符号の説明】
1・・・絶縁性保護膜、2・・・デバイスホール、3・
・・リード、 3i・・・インナーリード、3o・・・アウターリー
ド、 4・・・半導体チップ、5・・・補強板、6・・・ソル
ダーレジスト、 7・・・電極(半田ボール)、9・・・ベース、 10・・・リード形成用基板(銅基板)、 11・・・エッチングストップ層(アルミニウム膜)、
13・・・リード。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/60 311 H01L 23/50

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 リード形成用基板表面にエッチングスト
    ップ層を介して多数のリードを形成する工程と、 上記リードの反リード形成用基板側の面にデバイスホー
    ルを有する絶縁性保護膜を上記リードの先端が上記デバ
    イスホールに食み出すように接着する工程と、 上記リード形成用基板の上記リードの形成領域を裏側か
    らのエッチングにより除去する工程と、 上記エッチングストップ層を上記リードをマスクとして
    エッチングする工程と、 上記リードのアウターリードに電極を形成する工程と、 を有することを特徴とするリードフレームの製造方法。
  2. 【請求項2】 リード形成用基板表面にエッチングスト
    ップ層を介して多数のリードを形成する工程と、 上記リードの反リード形成用基板側の面にデバイスホー
    ルを有する絶縁性保護膜を上記リードの先端が上記デバ
    イスホールに食み出すように接着する工程と、 上記リード形成用基板の上記リードの形成領域を裏側か
    らのエッチングにより除去する工程と、 上記エッチングストップ層を上記リードをマスクとして
    エッチングする工程と、 上記リードのアウターリードに電極を形成する工程と、 上記リードの先端と半導体素子の電極を接続する工程
    と、 を有することを特徴とする半導体装置の製造方法。
  3. 【請求項3】 リード形成用基板の表面にエッチングス
    トップ層を介して多数のリードを形成する工程と、 上記リード形成用基板のリード形成領域の裏面をハーフ
    エッチングする工程と、 上記リード形成用基板のリード形成面上に、電極を形成
    すべき部分に開口を有するように且つ上記各リードの先
    端を覆わないようにソルダーレジストを形成する工程
    と、 上記ソルダーレジストをマスクとして電解メッキにより
    リードに電極を形成する工程と、 上記リード形成用基板のリードの形成領域の裏面の残存
    部分をエッチングし、その後、上記エッチングストップ
    層を上記リードをマスクとしてエッチングする工程と、 を有することを特徴とするリードフレームの製造方法。
  4. 【請求項4】 リード形成用基板の表面にエッチングス
    トップ層を介して多数のリードを形成する工程と、 上記リード形成用基板のリード形成領域の裏面をハーフ
    エッチングする工程と、 上記リード形成用基板のリード形成面上に、電極を形成
    すべき部分に開口を有するように且つ上記各リードの先
    端を覆わないようにソルダーレジストを形成する工程
    と、 上記ソルダーレジストをマスクとして電解メッキにより
    リードに電極を形成する工程と、 上記リード形成用基板のリードの形成領域の裏面の残存
    部分をエッチングし、その後、上記エッチングストップ
    層を上記リードをマスクとしてエッチングする工程と、上記リードの先端と半導体素子の電極を接続する工程
    と、 を有することを特徴とする半導体装置の製造方法。
JP6314166A 1994-11-22 1994-11-22 リードフレームの製造方法と半導体装置の製造方法 Expired - Fee Related JP2967697B2 (ja)

Priority Applications (10)

Application Number Priority Date Filing Date Title
JP6314166A JP2967697B2 (ja) 1994-11-22 1994-11-22 リードフレームの製造方法と半導体装置の製造方法
KR1019950042192A KR100346630B1 (ko) 1994-11-22 1995-11-20 리드프레임과그제조방법
TW084112331A TW398063B (en) 1994-11-22 1995-11-20 Lead frame and its manufacturing method thereof
CN95118847A CN1097313C (zh) 1994-11-22 1995-11-22 引线框架的制造方法
US08/764,556 US5756377A (en) 1994-11-22 1996-12-12 Lead frame and manufacturing method thereof
US08/787,659 US6078097A (en) 1994-11-22 1997-01-21 Lead frame
US09/361,955 US6093970A (en) 1994-11-22 1999-07-27 Semiconductor device and method for manufacturing the same
US09/414,796 US6391684B2 (en) 1994-11-22 1999-10-08 Lead frame and manufacturing method thereof
CNB011331887A CN1197137C (zh) 1994-11-22 2001-09-20 半导体装置和制造半导体设备的方法
CNB011331879A CN1197136C (zh) 1994-11-22 2001-09-20 引线框架和引线框架的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6314166A JP2967697B2 (ja) 1994-11-22 1994-11-22 リードフレームの製造方法と半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP5976199A Division JP3196758B2 (ja) 1999-03-08 1999-03-08 リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH08148530A JPH08148530A (ja) 1996-06-07
JP2967697B2 true JP2967697B2 (ja) 1999-10-25

Family

ID=18050046

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6314166A Expired - Fee Related JP2967697B2 (ja) 1994-11-22 1994-11-22 リードフレームの製造方法と半導体装置の製造方法

Country Status (5)

Country Link
US (3) US5756377A (ja)
JP (1) JP2967697B2 (ja)
KR (1) KR100346630B1 (ja)
CN (3) CN1097313C (ja)
TW (1) TW398063B (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2967697B2 (ja) 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
US5963796A (en) * 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
WO1997046060A1 (fr) * 1996-05-31 1997-12-04 Rohm Co., Ltd. Procede de montage d'une borne sur une plaquette de circuit et plaquette de circuit
JP3870301B2 (ja) * 1996-06-11 2007-01-17 ヤマハ株式会社 半導体装置の組立法、半導体装置及び半導体装置の連続組立システム
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
KR100209760B1 (ko) * 1996-12-19 1999-07-15 구본준 반도체 패키지 및 이의 제조방법
JP2877122B2 (ja) * 1997-01-20 1999-03-31 ソニー株式会社 半導体装置及びリードフレーム
US6215184B1 (en) * 1998-02-19 2001-04-10 Texas Instruments Incorporated Optimized circuit design layout for high performance ball grid array packages
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
US6249053B1 (en) * 1998-02-16 2001-06-19 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6495394B1 (en) 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6579748B1 (en) * 1999-05-18 2003-06-17 Sanyu Rec Co., Ltd. Fabrication method of an electronic component
US6782610B1 (en) * 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
DE10034018A1 (de) 2000-07-07 2002-01-24 Infineon Technologies Ag Trägermatrix für integrierte Halbleiter und Verfahren zu ihrer Herstellung
WO2002056378A1 (en) * 2001-01-11 2002-07-18 Matsushita Electric Industrial Co., Ltd. Circuit board and production method therefor
AU2007203504B2 (en) * 2001-03-21 2010-05-27 United Test Center Inc Semi Conductor Device and Method for Fabricating The Same
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
JP3615727B2 (ja) * 2001-10-31 2005-02-02 新光電気工業株式会社 半導体装置用パッケージ
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP3896285B2 (ja) * 2002-01-24 2007-03-22 三菱電機株式会社 半導体装置の製造方法
DE10212495B4 (de) 2002-03-21 2004-02-26 Schulz-Harder, Jürgen, Dr.-Ing. Verfahren zum Herstellen eines Metall-Keramik-Substrats, vorzugsweise eines Kupfer-Keramik-Substrats
DE50307323D1 (de) * 2002-03-13 2007-07-05 Electrovac Ag Verfahren zum herstellen eines metal-keramik-subtrats, vorzugsweise eines kupfer-keramik-substrats
JP2004095972A (ja) * 2002-09-03 2004-03-25 Sumitomo Metal Electronics Devices Inc プラスチックパッケージの製造方法
JP2005243911A (ja) * 2004-02-26 2005-09-08 Mitsui Mining & Smelting Co Ltd 多層積層配線板
CN100382294C (zh) * 2004-02-27 2008-04-16 沈育浓 半导体晶片封装体及其封装方法
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
TWI237885B (en) * 2004-10-22 2005-08-11 Phoenix Prec Technology Corp Semiconductor device having carrier embedded with chip and method for fabricating the same
JP2008545265A (ja) * 2005-07-07 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パッケージ、該パッケージを製造する方法、及び該方法の使用
DE102006037118B3 (de) * 2006-08-07 2008-03-13 Infineon Technologies Ag Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
CN100576532C (zh) * 2007-08-02 2009-12-30 全懋精密科技股份有限公司 半导体元件埋入承载板的结构及其制法
US8141786B2 (en) * 2008-01-18 2012-03-27 Texas Instruments Incorporated Thin smart card module having strap on carrier
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
JP4760930B2 (ja) * 2009-02-27 2011-08-31 株式会社デンソー Ic搭載基板、多層プリント配線板、及び製造方法
JP4798237B2 (ja) * 2009-03-09 2011-10-19 株式会社デンソー Ic搭載基板、及び多層プリント配線板
US9461008B2 (en) 2012-08-16 2016-10-04 Qualcomm Incorporated Solder on trace technology for interconnect attachment
CN104885578B (zh) * 2013-02-26 2018-05-04 大自达电线股份有限公司 柔性印制线路板用补强部分、柔性印制线路板及屏蔽印制线路板
KR102643219B1 (ko) * 2018-08-08 2024-03-05 주식회사 엘지에너지솔루션 발광물질을 포함하는 리드필름을 구비한 이차전지 및 이차전지의 불량 검사 방법
CN113113315B (zh) * 2020-01-13 2023-03-31 珠海零边界集成电路有限公司 一种防止智能功率模块溢胶的方法
TWI731737B (zh) 2020-07-03 2021-06-21 財團法人工業技術研究院 導線架封裝結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2797542B2 (ja) * 1989-11-06 1998-09-17 ソニー株式会社 リードフレームの製造方法
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
KR960006970B1 (ko) * 1993-05-03 1996-05-25 삼성전자주식회사 필름 캐리어 및 그 제조방법
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
DE69527473T2 (de) * 1994-05-09 2003-03-20 Nec Corp., Tokio/Tokyo Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2967697B2 (ja) 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法

Also Published As

Publication number Publication date
CN1350323A (zh) 2002-05-22
CN1197136C (zh) 2005-04-13
US20010014491A1 (en) 2001-08-16
CN1197137C (zh) 2005-04-13
US5756377A (en) 1998-05-26
CN1130807A (zh) 1996-09-11
US6078097A (en) 2000-06-20
JPH08148530A (ja) 1996-06-07
CN1097313C (zh) 2002-12-25
US6391684B2 (en) 2002-05-21
KR100346630B1 (ko) 2002-10-31
KR960019684A (ko) 1996-06-17
TW398063B (en) 2000-07-11
CN1368757A (zh) 2002-09-11

Similar Documents

Publication Publication Date Title
JP2967697B2 (ja) リードフレームの製造方法と半導体装置の製造方法
US6297074B1 (en) Film carrier tape and laminated multi-chip semiconductor device incorporating the same and method thereof
JP5164362B2 (ja) 半導体内臓基板およびその製造方法
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
US6576493B1 (en) Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP2006128455A (ja) 半導体装置およびその製造方法
JPH0982839A (ja) 半導体パッケージ及びその製造方法、並びに半導体パッケージの放熱方法
JP3003624B2 (ja) 半導体装置
JP2005294443A (ja) 半導体装置及びその製造方法
JP2005286057A (ja) 回路装置およびその製造方法
JPH0922963A (ja) 半導体回路素子搭載基板フレームの製造方法
JP2007048978A (ja) 半導体装置及びその製造方法
JP3422144B2 (ja) 半導体パッケージの製造方法
JP3196758B2 (ja) リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法
JP2005183868A (ja) 半導体装置およびその実装構造
JP2002064164A (ja) 半導体装置およびその製造方法
JP3271500B2 (ja) 半導体装置
JPH11163197A (ja) 半導体実装用基板
JPH09246416A (ja) 半導体装置
US6949408B1 (en) Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP2007109914A (ja) 半導体装置の製造方法
JP2872531B2 (ja) 半導体モジュール基板,及びそれを用いた半導体装置
JP2784209B2 (ja) 半導体装置
JP2000332146A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法
JP2006294825A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees