JP3896285B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000000758 substrate Substances 0.000 claims abstract description 229
- 239000000463 material Substances 0.000 claims abstract description 211
- 238000000034 method Methods 0.000 claims description 34
- 230000002093 peripheral effect Effects 0.000 claims description 23
- 229910000679 solder Inorganic materials 0.000 abstract description 110
- 238000002844 melting Methods 0.000 abstract description 5
- 230000008018 melting Effects 0.000 abstract description 5
- 239000006071 cream Substances 0.000 description 86
- 239000010410 layer Substances 0.000 description 77
- 238000004382 potting Methods 0.000 description 49
- 239000011248 coating agent Substances 0.000 description 37
- 238000000576 coating method Methods 0.000 description 37
- 230000036961 partial effect Effects 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 13
- 230000002829 reductive effect Effects 0.000 description 12
- 230000005489 elastic deformation Effects 0.000 description 10
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005304 joining Methods 0.000 description 8
- 238000003825 pressing Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000003746 surface roughness Effects 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000000945 filler Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001035 drying Methods 0.000 description 3
- 229920006311 Urethane elastomer Polymers 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910000978 Pb alloy Inorganic materials 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000011231 conductive filler Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000012798 spherical particle Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 230000009974 thixotropic effect Effects 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法ならびに印刷マスクに係り、特に半導体装置の回路要素を接合する接合材の印刷に関するものである。
【０００２】
【従来の技術】
携帯端末機器の普及に伴って携帯端末機器の高周波用半導体チップとして、小型軽量化のためにＭＭＩＣ(Monolithic Microwave IC)が多く用いられている。このＭＭＩＣチップはモジュールあるいはパッケージ等の高周波半導体装置として組み立てられる。
例えばＭＭＩＣチップのモジュールを製造する際、ＭＭＩＣチップをモジュールの多層基板のキャビティにダイボンドし、多層基板表面に配設された配線層に回路要素を接合するためのクリームはんだを印刷して回路要素を接合する。
【０００３】
携帯端末機器の小型軽量化を図るために、ＭＭＩＣチップの小型化のみならず、多層基板を小型化するために回路要素のチップ部品も小型化され、それに伴って個々の回路要素を接合するためのクリームはんだ個々の印刷面積も小さくなってきている。
例えばチップ部品も１００５タイプ（これは部品の平面の寸法が１．０ｍｍ×０．５ｍｍである。）のものから、０６０３タイプ（これは部品の平面の寸法が０．６ｍｍ×０．３ｍｍである。）のものが用いられるようになってきた。
【０００４】
図１７は、例えば特開平８−３２１５６７号公報に記載された従来のキャビティ埋込型のモジュールの断面図である。
図１７において、１００はモジュール、１０２は半導体チップ、１０４は多層基板、１０４ａはキャビティ、１０６はチップ部品、１０８は端面電極、１１０はダイボンド材、１１２は部品はんだ付け材、１１４はポッティング材、１１６はボンディングワイヤ、１１８は保護コート材、１２０は放熱用電極、１２２は金属ケースである。なお各図面において同じ符号は同一のものか相当のものを表す。これは以下の図面においても同様である。
【０００５】
従来のモジュール１００は次のようにして製造される。
多層基板１０４のキャビティ１０４ａに半導体チップ１０２をダイボンドし、ダイボンドした半導体チップ１０２と多層基板１０４との間をボンディングワイヤ１１６で接続した後、キャビティ１０４ａをポッティング材１１４で埋め込み硬化させる。このときポッティング材１１４は多層基板１０４の表面よりも突出しないように埋め込まれる。
次いで、多層基板１０４の表面にチップ部品１０６を接合するための部品はんだ付け材１１２を印刷する。
図１８は部品はんだ付け材１１２の印刷を説明する模式図である。
図１８において、１２４は印刷マスク、１２４ａははんだを塗布するための開口部、１２６はスキージ、１１２ａはクリームはんだである。
【０００６】
多層基板１０４の表面に印刷マスク１２４を載置し、印刷マスク１２４の表面にクリームはんだ１１２ａを供給し、スキージ１２６を矢印の方向に移動させることにより印刷マスク１２４の開口部１２４ａにクリームはんだ１１２ａを移動させ多層基板１０４の表面に塗布させる。次いで印刷マスク１２４を多層基板１０４の表面から離すことにより開口部１２４ａの形状に対応したクリームはんだ１１２ａが多層基板１０４の表面に残される。この多層基板１０４の表面に残されたクリームはんだ１１２ａの上にチップ部品１０６を載置し、加熱することによりチップ部品１０６が接合される。
【０００７】
【発明が解決しようとする課題】
しかし、チップ部品１０６の微細化が進み、１００５タイプのチップ部品に替えて０６０３タイプのチップ部品１０６が用いられるようになってくると、印刷マスク１２４の開口部１２４ａの面積が小さくなり、スキージ１２６で多層基板１０４の表面に一旦付着されたクリームはんだ１１２ａが、印刷マスク１２４を多層基板１０４の表面から離す際に、印刷マスク１２４の開口部１２４ａの周縁に付着したまま多層基板１０４の表面から完全に離脱し、あるいは、完全に離脱しないまでも多層基板１０４の表面に残存するクリームはんだの量が当初予定した量よりも大幅に少なくなり、チップ部品１０６の実装不良に繋がるという不具合が生じる場合があった。
【０００８】
一方、クリームはんだ１１２ａの流動性を高めると、クリームはんだ１１２ａが印刷マスク１２４に付着して多層基板１０４の表面から離脱することは少なくなるが、塗布後のクリームはんだ１１２ａが流れやすくなり、印刷されたはんだ同士が接触してチップ部品を接合した際に部品はんだ１１２相互が接合し、短絡を起こしてしまうという不都合が生じやすくなり、延いては歩留まりが低下するという場合があった。
すなわち、部品の小型化に伴って、クリームはんだの個々の付着面積が小さくなるに伴って従来の流動性を有するクリームはんだでは、印刷マスク１２４を多層基板１０４の表面から離す際に、一旦印刷したクリームはんだが多層基板１０４の表面から離脱する場合があり、一方、クリームはんだ１１２ａの流動性を高めると、付着後のクリームはんだ１１２ａが流れやすくなり、チップ部品の短絡を起こしてしまい、いずれの場合でもチップ部品１０６の実装不良に繋がる場合があるという問題点があった。
【０００９】
この発明は上記の問題点を解消するためになされたもので、第１の目的は、チップ部品の実装不良が少なく歩留まりの高い半導体装置を提供することであり、第２の目的はチップ部品の実装不良が少ない製造方法を提供することであり、第３の目的は、チップ部品の実装不良が少ない製造方法に用いる印刷マスクを提供することである。
【００１０】
なお、公知技術として、特開平１１−５４６６５号公報がある。この公報には、セラミック基板にキャビティを形成し、このキャビティに半導体チップをボンディングし、この半導体チップと表層配線とをボンディングワイヤで接続し、この半導体チップとボンディングワイヤとをポッティング材で覆う構成が記載されている。そして、このキャビティの開口上に一様に盛り上がったポッティング材の高さを基板表面から０．２ｍｍ以下にすることにより、配線接続体としてのはんだボールをセラミック基板上の樹脂基板表面に接合するためのはんだペーストを印刷塗布することを可能にし、はんだボールの接合を容易にする半導体装置の製造方法が記載されている。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越える高さの突起部を基板の凹部の周縁に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の周縁に形成するもので、流動性の高い被覆材を使用することができ、半導体チップの被覆を短い時間で効果的に行うことができる。
【００１９】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越え１００μｍ以下の高さの突起部を基板の凹部の中央に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の中央に形成するもので、突起部の高さを比較的高くすることができるから、高さ寸法が若干ばらついても接合材の印刷を良好に行うことができる。
【００２０】
さらに被覆材を基底部の第１の材料と上層部の第２の材料とによって構成し、上層部の第２の材料により突起部を形成するもので、第１の材料と第２の材料とで材料の流動性を替えることができ、半導体チップの被覆を短い時間で効果的に行うとともに突起部の形成を制御性よく行うことができる。
【００２１】
さらに半導体チップを被覆材により覆う工程に先立って、基板の凹部周縁の一部に沿って基板の第１の主面上に島状に第２の突起部を形成する工程をさらに含むとともに、この第２の突起部の頂部表面を被覆材で覆うことにより被覆材の突起部を形成するもので、基板の凹部周縁の所定の位置に高さの揃った突起部の形成を簡単に行うことができる。
【００２２】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により回路要素チップを第１の配線層に接合する第３の工程とを含み、接合材を塗布する工程に先だって、基板の第１の主面からの高さが第１の配線層の厚みを越え３０μｍ以下の高さの突起部を回路要素チップが接合される第１の配線層の近傍であって第１の配線層上を除いた基板の第１の主面上に形成する工程をさらに含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに凹部の位置によらずに接合材を塗布する位置近傍に突起部を設けることができるので、チップ部品配置や配線層形成の自由度を高めることができる。
【００２３】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材を塗布するための開口部であってその面積が、平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップに対応した開口部を備えた遮蔽膜とこの遮蔽膜の開口部近傍であって基板に対向する側の遮蔽膜表面に島状に配設された第１の配線層の厚みを越え３０μｍ以下の高さの突起部とを有する印刷マスクを基板の第１の主面に載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに新たな工程を増加することなしに、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。
【００２５】
【発明の実施の形態】
以下の実施の形態に係る半導体装置は、例えば携帯電話のＲＦ部にパワーアンプとして使用される半導体モジュールである。
実施の形態１．
図１は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図２は図１のＩＩ−ＩＩ断面における半導体装置の断面図である。
【００２６】
図１および図２において、１０はこの実施の形態に係るモジュールである。１２は半導体チップ、１４は基板としての多層基板で、セラミックスで形成される。多層基板１４の表面中央部にキャビティ１４ａが形成され、このキャビティ１４ａの底部に半導体チップ１２がダイボンド材、例えば樹脂ダイボンド材１６によりダイボンドされている。１８はキャビティ１４ａ内の配線層（図示せず）と半導体チップ１２の電極とを接続するワイヤである。
【００２７】
２０は多層基板１４の表面に配設された配線層で、２２は回路要素としてのチップ部品である。チップ部品２２は配線層２０のランド２０ａとよばれる部分に接合材としての例えば低融点はんだ２４により接合される。
低融点はんだ２４はランド２０ａに塗布されるときは、ペースト状のクリームはんだ２４ａ（図３参照）とよばれる状態で、印刷マスク４０（図３参照）を介して塗布される。クリームはんだ２４ａは、例えばＳｎとＰｂとがほぼ６３対３７の割合のはんだ合金を粒径３０μｍ程度の粒状にしたものとフラックスとを混合しペースト状にしたものである。
【００２８】
２６は被覆材としてのポッティング材で、例えばエポキシ樹脂にシリカのフィラーを混入し、半導体チップ１２等の熱膨張率に整合させている。この実施の形態１では、ポッティング材２６の表面形状がキャビティ１４ａの中央部で窪み、キャビティ１４ａの周縁１４ｂ近傍で多層基板１４の表面より高く盛り上がった突起部としてのポッティング材２６の盛り上がり部２６ａを有している。
この盛り上がり部２６ａの高さｈ1はチップ部品２２が接合されたランド２０ａの表面よりは高いがまた５０μｍ以下の高さである。
【００２９】
多層基板１４を用いた高密度実装では、キャビティ１４ａから一番近いチップ部品２２のランド２０ａまでは、１５０μｍ程度の間隔を必要とする。クリームはんだ２４ａを多層基板１４の表面に正常に印刷するためには印刷マスク４０を基板に接触させることが必要となる。クリームはんだ２４ａの印刷に際して、印刷マスク４０の上に塗布用治具例えばスキージ４２（図３参照）を押しつけながら移動させて、印刷マスク４０の上に塗られたクリームはんだ２４ａを塗布するが、その際スキージ４２の押圧によるポッティング材２６の盛り上がり部２６ａの弾性変形と印刷マスク４０の弾性変形により、印刷マスク４０が基板１４に接触させられる。
【００３０】
印刷マスク４０を多層基板１４の表面に適切に接触させるための要因は、硬化後のポッティング材２６の弾性率や弾性変形の限界、印刷マスクの材質や厚みに基づく弾性率、印刷時のスキージの材質・圧力・移動速度、ポッティング材２６の盛り上がり部２６ａからもっとも近いチップ部品２２のランド２０ａまでの間隔、などがある。
これらの要因を勘案し、半導体チップ１２の封止に用いられるポッティング材２６、通常の印刷マスク４０（ＳＵＳ製で、厚みが５０〜２００μｍ程度）、および硬度９０程度のウレタンゴム製のスキージ４２を用い、キャビティ１４ａから一番近いチップ部品２２のランド２０ａまでの間隔を１５０μｍ程度とすると、盛り上がり部２６ａの高さｈ1は５０μｍ以下が妥当である。
【００３１】
２８は多層基板１４の側面に配設された端面電極、３０は多層基板１４の裏面に配設された裏面電極、３２はチップ部品２２が配設された多層基板１４の表面を覆うキャップである。なお図１はこのキャップ３２を省略された状態の平面図である。
【００３２】
次に半導体装置の製造方法について説明する。
まず配線層２０が表面に形成された多層基板１４が複数のマトリクス状に形成されたマルチシート（図示せず）を準備し、各多層基板１４のキャビティ１４ａに樹脂ダイボンド材１６により半導体チップ１２がダイボンドされ、半導体チップ１２がワイヤ１８により配線層２０と接続される。配線層２０は、チップ部品２２が接合されるランド２０ａなど露呈しておく部分を除いて、必要に応じて配線層２０の表面を保護膜（図示せず）でコーティングされている。
【００３３】
次にキャビティ１４ａに針状の注入器によりポッティング材２６が注入される。注入量は半導体チップ１２とワイヤ１８とが覆われるように注入することが必要であり、さらにポッティング材２６の表面形状がキャビティ１４ａの中央部で窪み、キャビティ１４ａの周縁１４ｂ近傍で多層基板１４の表面に配設された配線層２０より高く盛り上がった盛り上がり部２６ａを形成することが必要である。例えばキャビティ１４ａの深さの３／４程度以上でほぼキャビティ１４ａが満たされるかあるいはこれより若干少ない量になるように注入される。
【００３４】
盛り上がり部２６ａの高さｈ1を制御することは、ポッティング材２６の粘度とチクソ性およびキャビティ１４ａへの供給量を適切に設定することにより、可能になる。
例えば、この実施の形態１では、粘度が１００Pa・S以下であって、チクソ指数が１．５以下のポッティング材２６を使用する。このとき、例えばキャビティ１４ａの深さが０．３ｍｍ〜０．４ｍｍとし、ダイボンドされた半導体チップ１２の上面の高さが１００μｍ±１５μｍ、そしてボンディングされたワイヤ１８の最高位置の、半導体チップ１２の上面からの高さが１２０μｍ±２０μｍとすると、半導体チップ１２とワイヤ１８とが覆われるためにはすくなくともキャビティ１４ａの底面から２２０μｍ±３５μｍの高さになるまでポッティング材２６を注入することが必要である。
【００３５】
従って半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入することにより、ポッティング材２６が多層基板１４のキャビティ１４ａの周縁１４ｂを濡らし、キャビティ１４ａの周縁１４ｂを越えて樹脂が少し拡がり、キャビティ１４ａの周縁１４ｂの多層基板１４表面上に自動的に盛り上がる。この後ポッティング材２６を硬化（キュア）することによりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａを形成することができる。
【００３６】
次いで、クリームはんだの印刷工程である。
図３はこの発明の一実施の形態に係る半導体装置の製造方法の一工程を説明する模式断面図で、クリームはんだを塗布する印刷工程を示す。図３において図１および図２と同じ符号は同一のものか相当のものを示す。これは図４以下でも同様である。
図３において、４０は印刷マスク、４０ａは印刷マスク４０の遮蔽膜、４０ｂは遮蔽膜４０ａに設けられた開口部でこの開口部４０ｂからクリームはんだ２４ａが多層基板１４の表面に塗布される。４２はスキージである。
【００３７】
多層基板１４が複数形成されたマルチシート上で、印刷マスク４０のマスクアライメントを行う。この印刷マスク４０の開口部４０ｂは配線層２０のランド２０ａに対応して配設されている。次いで印刷マスク４０上にクリームはんだ２４ａを供給し、ウレタンゴム製のスキージ４２により印刷マスク４０を押圧しながら、図３の矢印の方向にスキージ４２を移動し、クリームはんだ２４ａを移動させながら開口部４０ｂに供給し、ランド２０ａの表面にクリームはんだ２４ａを塗布してゆく。
【００３８】
このとき、印刷マスク４０は盛り上がり部２６ａの頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、印刷マスク４０と多層基板１４表面とは密着していない。スキージ４２が開口部４０ｂに接近するとスキージ４２の押圧により、ポッティング材２６の盛り上がり部２６ａと印刷マスクの弾性変形により、スキージ４２の押圧されている近傍の印刷マスク４０が基板に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００３９】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。この様にクリームはんだ２４ａをランド２０ａに塗布した後、印刷マスク４０をマルチシートから離す。
この後、クリームはんだ２４ａを塗布した位置にチップ部品２２を載置し、加熱し、チップ部品２２と配線層２０とを低融点はんだ２４で接合する。さらに個々の基板に分割し、モジュール１０として組み立てる。
【００４０】
次に作用について説明する。
クリームはんだ２４ａは、はんだ成分の錫と鉛の合金で形成された３０μｍ程度の粒径をした球状粒子をフラックスと混合したものであるために、単なる粘性ではなく、チクソ性を有している。
チクソ性は通常チクソ指数で示される。チクソ指数の測定方法は、まず回転粘度計を用いて測定物質の低回転時のトルクＴaを測定し、次いで高回転時のトルクＴbを測定する。そして高回転時のトルクＴbに対する低回転時のトルクＴaでもってチクソ指数を定義する。すなわち、チクソ指数＝Ｔa／Ｔb である。
ちなみに、水はＴa＝Ｔbであるため、チクソ指数は１である。
【００４１】
低回転時のトルクＴaは静止に近い状態での粘性、すなわち静的粘性を示し、高回転時のトルクＴbは流動状態での粘性、すなわち動的粘性を示すと考えられる。このためチクソ指数が１より大きくなるに従って静止時の状態を維持しようとする度合いが大きくなると考えられる。
０６０３タイプのチップ部品２２を接合するためのクリームはんだ２４ａのチクソ性を１００５タイプのチップ部品と同様に設定して、従来通りの印刷方法により塗布すると、０６０３タイプのチップ部品２２ではチップ部品２２を接合するための接合面積が小さくなり、必要なクリームはんだ２４ａの質量が少なくなる。このために印刷されたクリームはんだ２４ａの重量や多層基板１４表面への粘着力が、従来の１００５タイプのチップ部品に比べて小さくなる。
【００４２】
１００５タイプのチップ部品と同様のチクソ性を有するクリームはんだを用い、従来通りのクリームはんだの印刷方法で、０６０３タイプのクリームはんだの印刷を行うと、チクソ性に基づく静止時の状態を維持しようとする度合い、つまり印刷マスクに付着したままの状態を維持しようとする度合いにより、クリームはんだの重量や多層基板の表面への粘着力が、印刷マスクからクリームはんだを切離すために必要な力より小さくなって、印刷マスクを多層基板の表面から離す際に、クリームはんだが印刷マスクと一緒に多層基板の表面から離脱したり、あるいは多層基板の表面に残存するクリームはんだの量が少なくなっていたものである。
【００４３】
一方、このモジュール１０の製造方法では、半導体チップ１２とワイヤ１８とを覆うポッティング材２６によりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａを形成し、印刷工程においてスキージ４２の押圧で盛り上がり部２６ａと印刷マスク４０との弾性変形により印刷マスク４０と多層基板１４表面とを密着させてクリームはんだ２４ａを配線層２０のランド２０ａに塗布する。
そして盛り上がり部２６ａの弾性変形が少し回復し、印刷マスク４０が多層基板１４表面からすこし離れ始めた後も、スキージ４２でクリームはんだ２４ａを抑える。
【００４４】
このようにスキージを押しつけることによって、印刷マスク４０の遮蔽膜４０ａに設けられた開口部４０ｂの周縁にクリームはんだ２４ａを付着したままにせずに、クリームはんだ２４ａと印刷マスク４０とを切り離し、多層基板１４表面に押しつけることができる。
従ってクリームはんだ２４ａの印刷面積が小さくなり、クリームはんだ２４ａの重量や多層基板１４表面への粘着力が、印刷マスク４０からクリームはんだ２４ａを離すために必要な力より小さくなったとしても、印刷マスク４０を多層基板１４の表面から離す際に、クリームはんだ２４ａが印刷マスク４０と一緒に多層基板１４の表面から離脱したり、あるいは多層基板１４の表面に残存するクリームはんだの量が少なくなるという不都合を抑制することができる。
【００４５】
すなわち、チップ部品２２の寸法が小さくなってこれに対応するランド２０ａの面積が小さくなった場合でも、クリームはんだ２４ａの粘度を低くすることなしにランド２０ａにはクリームはんだ２４ａの所定の量が塗布され、チップ部品２２をランド２０ａに接合するためのクリームはんだ２４ａが確保される。
従ってクリームはんだ２４ａの流動性が高くなった場合に発生しがちなはんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００４６】
モジュール１０では、ポッティング材２６によりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａが配設されるという簡単な構成により、チップ部品２２の接合不良が防止されるために、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００４７】
実施の形態２．
図４は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図５は図４のＶ−Ｖ断面における半導体装置の断面図である。
図４において、４６はこの実施の形態２に係るモジュールである。
実施の形態１がポッティング材２６の盛り上がり部２６ａがキャビティ１４ａの周縁１４ｂ近傍に配設されているのに対して、この実施の形態２は、ポッティング材２６の盛り上がり部２６ａがキャビティ１４ａの中央部に配設されたものである。
【００４８】
図４および図５において、ポッティング材２６はキャビティ１４ａ内部に留まっており、キャビティ１４ａの周縁１４ｂを越えて広がっていない。図５において、ポッティング材２６の盛り上がり部２６ａはキャビティ１４ａの中央部で一番高くなっている。多層基板１４表面からの盛り上がり部２６ａの高さh1は、この実施の形態２では、配線層の厚みを越え、かつ１００μｍ以下程度の値である。
この高さはキャビティ１４ａの平面形状にもよるが、例えばキャビティ１４ａの平面形状が２ｍｍ×２ｍｍとすると、盛り上がり部２６ａの最高点からキャビティ１４ａの周縁１４ｂまで、例えば約１ｍｍで、キャビティ１４ａの周縁１４ｂから一番近いチップ部品２２のランド２０ａまでは、１５０μｍ程度の間隔を必要とする。
【００４９】
印刷マスク４０を多層基板１４の表面に適切に接触させるための要因は、実施の形態１と同様であるが、盛り上がり部２６ａからキャビティ１４ａの周縁１４ｂに一番近いチップ部品２２のランド２０ａまでの距離は、少なくとも盛り上がり部２６ａの最高点からキャビティ１４ａの周縁１４ｂまでの距離、例えば約１ｍｍ、だけ長くなる。このため、盛り上がり部２６ａの高さを実施の形態１の場合よりもより高くしたとしても、クリームはんだの印刷に際してスキージの押圧により印刷マスク４０と多層基板１４表面とを、ランド２０ａ近傍で密着させることが可能となる。
【００５０】
従って、実施の形態１に比べて、盛り上がり部２６ａの高さのばらつきに対する自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和される。延いては、クリームはんだの印刷に際しての盛り上がり部２６ａの高さのばらつきが緩和されることになり、モジュールの歩留まりが向上する。
この実施の形態２に係るモジュール４６の製造方法は概ね実施の形態１と同じであるが、この実施の形態２のポッティング材２６は、材料構成は実施の形態１と同様の例えばエポキシ樹脂にシリカのフィラーを混入したものであるが、実施の形態１のポッティング材２６よりも、粘度並びにチクソ指数を高くしている。例えば、粘度が１００Pa・Sを越え、チクソ指数が１．５を越えるポッティング材２６を使用する。
【００５１】
そして半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入するとともに、最終的にポッティング材２６の注入治具の注入孔を盛り上がり部２６ａを形成するキャビティ１４ａ中央部に移動させ、この位置でポッティング材２６を注入し、ポッティング材２６を盛り上げる。
ポッティング材２６の粘度並びにチクソ指数を、粘度が１００Pa・Sを越え、チクソ指数が１．５を越える値とすることにより、ポッティング材２６の形状が保たれ、これを硬化させることにより、盛り上がり部２６ａを形成することができる。注入されたポッティング材２６の形状が比較的保たれやすいので、盛り上がり部２６ａの高さも制御しやすくなる。
【００５２】
クリームはんだの印刷工程は実施の形態１と同様で、印刷マスク４０は盛り上がり部２６ａの頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、スキージ４２が開口部４０ｂ接近するとスキージ４２の押圧により、ポッティング材２６の盛り上がり部２６ａと印刷マスクの弾性変形により、スキージ４２の押圧されている近傍の印刷マスク４０が基板に接触させられ、スキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００５３】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００５４】
このため実施の形態２に係るモジュール４６の製造方法においても、実施の形態１におけると同様の効果を奏するとともに、盛り上がり部２６ａの高さの自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和されるので、製造工程における寸法管理が簡略化できる。延いてはより簡単な工程ではんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を防止することができる。さらに信頼性の高いモジュールを安価に提供することができる。
また、モジュール４６においてもモジュール１０と同様の効果を有し、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００５５】
実施の形態３．
図６は、この発明の一つの実施の形態に係る半導体装置の断面図である。
図６において、５０はこの実施の形態３に係るモジュールである。２６１は被覆材の第１の材料としての低粘度被覆材、２６２は第２の材料としての高粘度被覆材である。
実施の形態３に係るモジュール５０においては、ポッティング材２６として低粘度被覆材２６１および高粘度被覆材２６２の２種類の材料を用いている。
【００５６】
図６において、基底部の低粘度被覆材２６１は、材料構成は実施の形態１と同様の例えばエポキシ樹脂にシリカのフィラーを混入したもので、例えば粘度が１００Pa・S以下であって、チクソ指数が１．５以下に調製したものである。
また上部の高粘度被覆材２６２は、材料構成は実施の形態２と同様の例えばエポキシ樹脂にシリカのフィラーを混入したもので、例えば粘度が１００Pa・Sを越え、チクソ指数が１．５を越えるように調製したものである。
キャビティ１４ａに配設された半導体チップ１２およびこの半導体チップ１２にボンディングされたワイヤ１８は低粘度被覆材２６１に覆われている。この低粘度被覆材２６１の表面はキャビティ１４ａ内部にあり、平坦な形状をしている。この低粘度被覆材２６１の表面上にはキャビティ１４ａの中央部に高粘度被覆材２６２により形成された盛り上がり部２６ａが配設されている。多層基板１４表面からの盛り上がり部２６ａの高さは、実施の形態２と同様に、配線層の厚みを越え、かつ１００μｍ以下程度の値である。
【００５７】
モジュール５０の製造方法は実施の形態１や実施の形態２と概ね同じであるが、ポッティング材による半導体チップ１２およびワイヤ１８の被覆の工程が相違している。
ポッティング材による被覆の工程は、まずキャビティ１４ａに低粘度被覆材２６１を注入し、半導体チップ１２およびワイヤ１８を浸す程度注入する。この注入量はほぼ浸っていれば必ずしも完全に浸っていなくてもよい。低粘度被覆材２６１を注入することにより、流動性がよくキャビティ１４ａの四隅にまで、短時間に被覆材を行き渡らせることができる。しかも泡等が消えやすいために、半導体チップ１２およびワイヤ１８の被覆を有効に行うことができる。
【００５８】
この後、低粘度被覆材２６１の上に高粘度被覆材２６２の注入治具の注入孔を盛り上がり部２６ａを形成するキャビティ１４ａ中央部に移動させ、この位置で高粘度被覆材２６２を注入し、高粘度被覆材２６２を盛り上げる。ついで低粘度被覆材２６１および高粘度被覆材２６２を硬化（キュア）する。なお硬化の工程は、低粘度被覆材２６１を注入したのち、高粘度被覆材２６２を注入する前に行っても構わない。また、この硬化が樹脂中の溶剤成分を揮発させるための第１段階のキュアのみでもよい。
後の印刷工程は実施の形態２と同様である。
【００５９】
この実施の形態３に係るモジュール５０は、実施の形態２と同様に、盛り上がり部２６ａの高さのばらつきに対する自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和される。延いては、クリームはんだの印刷に際しての盛り上がり部２６ａの高さのばらつきが緩和されることになり、モジュールの歩留まりが向上する。
また、実施の形態３に係るモジュール５０では、低粘度被覆材２６１でまず半導体チップ１２およびワイヤ１８を被覆しているので、被覆を有効に行うことができ、かつ高粘度被覆材２６２を注入して盛り上がり部２６ａを形成しているため、盛り上がり部２６ａの高さを均一に形成しやすく、盛り上がり部２６ａの高さのばらつきを小さくすることができる。
【００６０】
このため、実施の形態３に係るモジュール５０は被覆の信頼性が高く、盛り上がり部２６ａの高さのばらつきが少なく、これに加えて盛り上がり部２６ａの高さのばらつきに対する自由度が高い構成であるから、クリームはんだの印刷に際して、チップ部品の接合に必要なクリームはんだの量が確保でき、クリームはんだ不足によるチップ部品２２の接合不良が防止される。延いては、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００６１】
実施の形態３に係るモジュール５０の製造方法においては、まず低粘度被覆材２６１により半導体チップ１２およびワイヤ１８を被覆することにより、流動性がよくキャビティ１４ａの四隅にまで、短時間に被覆材を行き渡らせることができる。しかも泡等が消えやすいために、半導体チップ１２およびワイヤ１８の被覆を有効に行うことができる。さらに高粘度被覆材２６２を注入して盛り上がり部２６ａを形成しているため、盛り上がり部２６ａの高さを均一に形成しやすく、盛り上がり部２６ａの高さのばらつきを小さくすることができる。従って半導体チップ１２およびワイヤ１８の有効な被覆を短時間に行い、かつ高さの揃った盛り上がり部２６ａを形成することができ、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００６２】
実施の形態４．
図７は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図８は図７のＶＩＩＩ−ＶＩＩＩ断面における半導体装置の断面図である。
図７および図８において、５４はこの実施の形態４に係るモジュールである。５６は第２の突起部としての保護膜突起である。
モジュール５４は、多層基板１４に配設されたキャビティ１４ａの周縁１４ｂに保護膜突起５６を設けている。保護膜突起５６は配線層２０を被覆するガラス系材料の保護膜（オーバーコート）を形成する際に同じ工程で形成される。
【００６３】
多層基板１４は、セラミックスで形成されるために、表面あらさが比較的粗い場合がある。このような場合キャビティ１４ａにポッティング材２６を注入し、キャビティ１４ａの周縁１４ｂの多層基板１４表面上に盛り上げる際に、キャビティ１４ａの周縁１４ｂでの多層基板１４表面のぬれ性があまりよくないので、キャビティ１４ａの周縁１４ｂを越える樹脂の拡がりが起こりにくい場合があったり、均一に拡がらない場合がある。このため、セラミックスよりも表面粗さがよくなると期待できるガラス系材料の保護膜（オーバーコート）により、キャビティ１４ａの周縁１４ｂに保護膜突起５６を形成している。
【００６４】
この保護膜突起５６はガラス系材料であることに加えて、表面あらさがよいので、ポッティング材２６に対してぬれ性がよくなる。
従って実施の形態１と同様にキャビティ１４ａに、半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入すると、ポッティング材２６が保護膜突起５６の部分を濡らし、この部分からキャビティ１４ａの周縁１４ｂを越えて樹脂が少し拡がり、保護膜突起５６の部分の表面上に自動的に盛り上がる。しかも保護膜突起５６によるぬれ性によりポッティング材２６の盛り上がり量が規定されるので、盛り上がり量が均一になり、盛り上がり部２６ａの位置の設定や盛り上がり部２６ａの高さを制御しやすくすることができる。
【００６５】
さらに盛り上がり部２６ａの位置の設定の制御がしやすくなると、キャビティ１４ａ近傍に設けた配線層２０のランド２０ａが、キャビティ１４ａの周縁１４ｂを越えて拡がったポッティング材２６により覆われるという不具合を少なくすることができる。
後の印刷工程は実施の形態１と同様に行うことができる。
【００６６】
この実施の形態４に係る半導体装置の製造方法によれば、多層基板１４の表面あらさよりもよい表面粗さを有する保護膜突起５６を、キャビティ１４ａの周縁１４ｂに設けることにより、ポッティング材２６の盛り上がり部２６ａの位置の設定や盛り上がり部２６ａの高さを制御しやすくすることができる。このためクリームはんだの印刷工程において、クリームはんだを安定してランド２０ａに塗布することができる。
延いては、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００６７】
実施の形態５．
図９は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図１０は図９のＸ−Ｘ断面における半導体装置の断面図である。
図９および図１０において、６０はこの実施の形態５に係るモジュールである。６２は突起部としての表面突起である。
モジュール６０では、ポッティング材２６の盛り上がり部２６ａは設けていない。盛り上がり部２６ａと同様の機能を持たせるために、多層基板１４の表面上の、ランド２０ａ近傍に表面突起６２を設けている。
【００６８】
表面突起６２は、セラミックスの多層基板１４の場合では、例えば導体ペーストにより印刷・乾燥を繰り返すことにより、多層基板１４表面に所定の厚みを有する表面突起を形成することが出来る。
またガラス系材料のコーティング材を印刷・乾燥を繰り返すことにより多層基板１４表面に所定の厚みを有する表面突起を形成することが出来る。
また導体ペーストとコーティング材との印刷・乾燥を組み合わせてもよい。
あるいは多層基板を積層する際の積層プレス金型に所定の位置に凹部を設けて、多層基板表面上に表面突起６２を形成してもよい。
さらに、有機多層基板を使用する場合には、厚めのソルダレジストを用いて所定の厚さを有する表面突起６２を形成してもよいし、ソルダレジストと導体パターンとを組み合わせてもよい。
また、モジュール製造工程中に、基板上の所望の位置に樹脂を塗布し硬化する等の方法で形成してもよい。
【００６９】
この様に形成された表面突起６２の多層基板１４表面からの高さは、ランド２０ａからの距離にも依存するが、スキージの押圧による弾性変形はあまり期待できないので、実施の形態１〜４の盛り上がり部２６ａの高さよりも低くすることが必要になる。従って表面突起６２の多層基板１４表面からの高さは、配線層の厚みよりも厚いが、３０μｍ以下の値が妥当である。
印刷工程において、印刷マスク４０は表面突起６２の頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、印刷マスク４０と多層基板１４表面とは密着していない。スキージ４２が開口部４０ｂに接近するとスキージ４２の押圧により、表面突起６２はあまり弾性変形しないが印刷マスクの弾性変形により、スキージ４２に押圧されている近傍の印刷マスク４０が基板に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００７０】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００７１】
この実施の形態５に係るモジュール６０では、印刷工程における作用は実施の形態１の盛り上がり部２６ａと大略同様に作用し、実施の形態１と同様の効果を奏する。この効果に加えてモジュール６０における表面突起６２はポッティング材２６により形成されてはいないので、多層基板１４の表面の任意の位置に表面突起６２を設定することができる。このためクリームはんだ２４ａを塗布すべきランド２０ａの位置設定の自由度を高めることができる。延いては高周波を扱うモジュールにおいては配線層２０の回路設計の自由度を高めることができるので、電気的特性のよいモジュールを構成することができる。
【００７２】
実施の形態６．
図１１は、この発明の一つの実施の形態に係る印刷マスクの一部平面図である。図１２は図１１のＸＩＩ−ＸＩＩ断面における印刷マスクの断面図である。
図１１および図１２において、６６は印刷マスク、６８は印刷マスク６６の遮蔽膜でＳＵＳ製で、厚みが５０〜２００μｍ程度である。
７０は遮蔽膜６８に設けられた開口部で、開口部７０はチップ部品２２が配設されるランド２０ａに対応して設けられている。７２は遮蔽膜６８の基板１４に対向する側の表面に配設された遮蔽膜突起で、遮蔽膜６８と別体のもの、例えば樹脂などで形成され、遮蔽膜６８の開口部７０近傍に接合されている。遮蔽膜突起７２の厚みは開口部７０と遮蔽膜突起７２との距離にも関係するが、配線層２０よりも厚く、３０μｍ以下程度の値になっている。
【００７３】
この印刷マスク６６を使用して、クリームはんだ２４ａの印刷を行うと、印刷マスク６６の遮蔽膜突起７２の頂部が多層基板１４の表面と接触し、多層基板１４の表面と遮蔽膜６８との間に少し隙間が空いたようになっており、印刷マスク６６と多層基板１４の表面とは密着していない。スキージ４２が開口部７０に接近するとスキージ４２の押圧により、遮蔽膜突起７２はあまり弾性変形しないが遮蔽膜６８の弾性変形により、スキージ４２に押圧されている近傍の遮蔽膜６８が多層基板１４に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、遮蔽膜６８と多層基板１４表面とが密着した状態で、開口部７０においてランド２０ａの表面に塗布される。
【００７４】
スキージ４２の最も押圧の高い線状部分が開口部６８を通過すると、最も押圧の高い線状部分が通過した位置から、直ちに遮蔽膜６８が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部７０上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク６６にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００７５】
この実施の形態に係る印刷マスクを使用してクリームはんだの印刷を行うと、特に工程を変更することなしに、チップ部品２２の寸法が小さくなってこれに対応するランド２０ａの面積が小さくなった場合でも、クリームはんだ２４ａの粘度を低くしなくてもランド２０ａにはクリームはんだ２４ａの所定の量が塗布され、チップ部品２２をランド２０ａに接合するためのクリームはんだ２４ａが確保される。
このためクリームはんだ２４ａの粘度が低くなって発生する、はんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を工程を変更することなしに防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００７６】
図１３はこの発明の一つの実施の形態に係る印刷マスクの変形例の一部平面図、図１４は図１３のＸＩＶ−ＸＩＶ断面における断面図、図１５はこの発明の一つの実施の形態に係る印刷マスクのもう一つの変形例の一部平面図、図１６は図１５のＸＶＩ−ＸＶＩ断面における断面図である。
図１３および図１４の印刷マスクの変形例においては、遮蔽膜突起７２が遮蔽膜６８そのものの突起として多層基板１４に対向する面のみに突出して形成されている。
また図１５および図１６の印刷マスクの変形例においては、遮蔽膜突起７２が遮蔽膜６８そのものの突起として多層基板１４に設けられているが、遮蔽膜６８を表側から塑性変形させることにより突起を形成し、遮蔽膜突起７２としている。
なお、実施の形態１ないし実施の形態６ではクリームはんだの印刷について説明したが、クリームはんだのみならず、導電性フィラーが混入された樹脂製接着剤についても同様の効果を奏する。
【００８４】
【発明の効果】
この発明に係る製造方法は以上に説明したような工程を備えているので、以下のような効果を有する。
この発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越える高さの突起部を基板の凹部の周縁に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の周縁に形成するもので、流動性の高い被覆材を使用することができ、半導体チップの被覆を短い時間で効果的に行うことができる。延いては製造時間を短縮することができ、製造コストを下げて安価で信頼性の高い半導体装置を提供することができる。
【００８５】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越え１００μｍ以下の高さの突起部を基板の凹部の中央に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の中央に形成するもので、突起部の高さを比較的高くすることができるから、高さ寸法が若干ばらついても接合材の印刷を良好に行うことができる。延いては半導体装置の歩留まりを高めることができ、安価で信頼性の高い半導体装置を提供することができる。
【００８６】
さらに被覆材を基底部の第１の材料と上層部の第２の材料とによって構成し、上層部の第２の材料により突起部を形成するもので、第１の材料と第２の材料とで材料の流動性を替えることができ、半導体チップの被覆を効果的に行うとともに突起部の高さの制御を容易に行うことができる。このため半導体チップの被覆を短い時間で効果的に行うとともに突起部の形成を制御性よく行うことができ接合材の印刷を良好に行うことができる。
【００８７】
さらに半導体チップを被覆材により覆う工程に先立って、基板の凹部周縁の一部に沿って基板の第１の主面上に島状に第２の突起部を形成する工程をさらに含むとともに、この第２の突起部の頂部表面を被覆材で覆うことにより被覆材の突起部を形成するもので、基板の凹部周縁の所定の位置に高さの揃った突起部の形成を簡単に行うことができる。このため接合材の印刷を良好にかつ安定して行うことができる。延いては半導体装置の歩留まりを向上することができる。
【００８８】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により回路要素チップを第１の配線層に接合する第３の工程とを含み、接合材を塗布する工程に先だって、基板の第１の主面からの高さが第１の配線層の厚みを越え３０μｍ以下の高さの突起部を回路要素チップが接合される第１の配線層の近傍であって第一の配線層上を除いた基板の第１の主面上に形成する工程をさらに含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに凹部の位置によらずに接合材を塗布する位置近傍に突起部を設けることができるので、チップ部品配置や配線層形成の自由度を高めることができる。延いては安価で信頼性の高い半導体装置を提供することができる。さらに電気的特性のよい半導体装置を歩留まりよく製造することができる。
【００８９】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材を塗布するための開口部であってその面積が、平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップに対応した開口部を備えた遮蔽膜とこの遮蔽膜の開口部近傍であって基板に対向する側の遮蔽膜表面に島状に配設された第１の配線層の厚みを越え３０μｍ以下の高さの突起部とを有する印刷マスクを基板の第１の主面に載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに新たな工程を増加することなしに、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。延いては安価で信頼性の高い半導体装置を提供することができる。さらに半導体装置を簡単に歩留まりよく製造することができる。
【図面の簡単な説明】
【図１】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図２】 図１のＩＩ−ＩＩ断面における半導体装置の断面図である。
【図３】 この発明の一実施の形態に係る半導体装置の製造方法の一工程を説明する模式断面図である。
【図４】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図５】 図４のＶ−Ｖ断面における半導体装置の断面図である。
【図６】 この発明の一つの実施の形態に係る半導体装置の断面図である。
【図７】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図８】 図７のＶＩＩＩ−ＶＩＩＩ断面における半導体装置の断面図である。
【図９】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図１０】 図９のＸ−Ｘ断面における半導体装置の断面図である。
【図１１】 この発明の一つの実施の形態に係る印刷マスクの一部平面図である。
【図１２】 図１１のＸＩＩ−ＸＩＩ断面における印刷マスクの断面図である。
【図１３】 この発明の一つの実施の形態に係る印刷マスクの変形例の一部平面図である。
【図１４】 図１３のＸＩＶ−ＸＩＶ断面における断面図である。
【図１５】 この発明の一つの実施の形態に係る印刷マスクのもう一つの変形例の一部平面図である。
【図１６】 図１５のＸＶＩ−ＸＶＩ断面における断面図である。
【図１７】 従来のキャビティ埋込型のモジュールの断面図である。
【図１８】 従来の部品はんだ付け材の印刷を説明する模式図である。
【符号の説明】
２０ 配線層、 １４ａ キャビティ、 １４ 多層基板、 １２ 半導体チップ、 ２６ ポッティング材、 ２６ａ 盛り上がり部、 ２４ 低融点はんだ、 ２２ チップ部品、 ５６ 保護膜突起、 ２６１ 低粘度被覆材、 ２６２ 高粘度被覆材、 ６２ 表面突起、 ７０ 開口部、 ６８ 遮蔽膜、 ７２ 遮蔽膜突起。
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法ならびに印刷マスクに係り、特に半導体装置の回路要素を接合する接合材の印刷に関するものである。
【０００２】
【従来の技術】
携帯端末機器の普及に伴って携帯端末機器の高周波用半導体チップとして、小型軽量化のためにＭＭＩＣ(Monolithic Microwave IC)が多く用いられている。このＭＭＩＣチップはモジュールあるいはパッケージ等の高周波半導体装置として組み立てられる。
例えばＭＭＩＣチップのモジュールを製造する際、ＭＭＩＣチップをモジュールの多層基板のキャビティにダイボンドし、多層基板表面に配設された配線層に回路要素を接合するためのクリームはんだを印刷して回路要素を接合する。
【０００３】
携帯端末機器の小型軽量化を図るために、ＭＭＩＣチップの小型化のみならず、多層基板を小型化するために回路要素のチップ部品も小型化され、それに伴って個々の回路要素を接合するためのクリームはんだ個々の印刷面積も小さくなってきている。
例えばチップ部品も１００５タイプ（これは部品の平面の寸法が１．０ｍｍ×０．５ｍｍである。）のものから、０６０３タイプ（これは部品の平面の寸法が０．６ｍｍ×０．３ｍｍである。）のものが用いられるようになってきた。
【０００４】
図１７は、例えば特開平８−３２１５６７号公報に記載された従来のキャビティ埋込型のモジュールの断面図である。
図１７において、１００はモジュール、１０２は半導体チップ、１０４は多層基板、１０４ａはキャビティ、１０６はチップ部品、１０８は端面電極、１１０はダイボンド材、１１２は部品はんだ付け材、１１４はポッティング材、１１６はボンディングワイヤ、１１８は保護コート材、１２０は放熱用電極、１２２は金属ケースである。なお各図面において同じ符号は同一のものか相当のものを表す。これは以下の図面においても同様である。
【０００５】
従来のモジュール１００は次のようにして製造される。
多層基板１０４のキャビティ１０４ａに半導体チップ１０２をダイボンドし、ダイボンドした半導体チップ１０２と多層基板１０４との間をボンディングワイヤ１１６で接続した後、キャビティ１０４ａをポッティング材１１４で埋め込み硬化させる。このときポッティング材１１４は多層基板１０４の表面よりも突出しないように埋め込まれる。
次いで、多層基板１０４の表面にチップ部品１０６を接合するための部品はんだ付け材１１２を印刷する。
図１８は部品はんだ付け材１１２の印刷を説明する模式図である。
図１８において、１２４は印刷マスク、１２４ａははんだを塗布するための開口部、１２６はスキージ、１１２ａはクリームはんだである。
【０００６】
多層基板１０４の表面に印刷マスク１２４を載置し、印刷マスク１２４の表面にクリームはんだ１１２ａを供給し、スキージ１２６を矢印の方向に移動させることにより印刷マスク１２４の開口部１２４ａにクリームはんだ１１２ａを移動させ多層基板１０４の表面に塗布させる。次いで印刷マスク１２４を多層基板１０４の表面から離すことにより開口部１２４ａの形状に対応したクリームはんだ１１２ａが多層基板１０４の表面に残される。この多層基板１０４の表面に残されたクリームはんだ１１２ａの上にチップ部品１０６を載置し、加熱することによりチップ部品１０６が接合される。
【０００７】
【発明が解決しようとする課題】
しかし、チップ部品１０６の微細化が進み、１００５タイプのチップ部品に替えて０６０３タイプのチップ部品１０６が用いられるようになってくると、印刷マスク１２４の開口部１２４ａの面積が小さくなり、スキージ１２６で多層基板１０４の表面に一旦付着されたクリームはんだ１１２ａが、印刷マスク１２４を多層基板１０４の表面から離す際に、印刷マスク１２４の開口部１２４ａの周縁に付着したまま多層基板１０４の表面から完全に離脱し、あるいは、完全に離脱しないまでも多層基板１０４の表面に残存するクリームはんだの量が当初予定した量よりも大幅に少なくなり、チップ部品１０６の実装不良に繋がるという不具合が生じる場合があった。
【０００８】
一方、クリームはんだ１１２ａの流動性を高めると、クリームはんだ１１２ａが印刷マスク１２４に付着して多層基板１０４の表面から離脱することは少なくなるが、塗布後のクリームはんだ１１２ａが流れやすくなり、印刷されたはんだ同士が接触してチップ部品を接合した際に部品はんだ１１２相互が接合し、短絡を起こしてしまうという不都合が生じやすくなり、延いては歩留まりが低下するという場合があった。
すなわち、部品の小型化に伴って、クリームはんだの個々の付着面積が小さくなるに伴って従来の流動性を有するクリームはんだでは、印刷マスク１２４を多層基板１０４の表面から離す際に、一旦印刷したクリームはんだが多層基板１０４の表面から離脱する場合があり、一方、クリームはんだ１１２ａの流動性を高めると、付着後のクリームはんだ１１２ａが流れやすくなり、チップ部品の短絡を起こしてしまい、いずれの場合でもチップ部品１０６の実装不良に繋がる場合があるという問題点があった。
【０００９】
この発明は上記の問題点を解消するためになされたもので、第１の目的は、チップ部品の実装不良が少なく歩留まりの高い半導体装置を提供することであり、第２の目的はチップ部品の実装不良が少ない製造方法を提供することであり、第３の目的は、チップ部品の実装不良が少ない製造方法に用いる印刷マスクを提供することである。
【００１０】
なお、公知技術として、特開平１１−５４６６５号公報がある。この公報には、セラミック基板にキャビティを形成し、このキャビティに半導体チップをボンディングし、この半導体チップと表層配線とをボンディングワイヤで接続し、この半導体チップとボンディングワイヤとをポッティング材で覆う構成が記載されている。そして、このキャビティの開口上に一様に盛り上がったポッティング材の高さを基板表面から０．２ｍｍ以下にすることにより、配線接続体としてのはんだボールをセラミック基板上の樹脂基板表面に接合するためのはんだペーストを印刷塗布することを可能にし、はんだボールの接合を容易にする半導体装置の製造方法が記載されている。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越える高さの突起部を基板の凹部の周縁に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の周縁に形成するもので、流動性の高い被覆材を使用することができ、半導体チップの被覆を短い時間で効果的に行うことができる。
【００１９】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越え１００μｍ以下の高さの突起部を基板の凹部の中央に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の中央に形成するもので、突起部の高さを比較的高くすることができるから、高さ寸法が若干ばらついても接合材の印刷を良好に行うことができる。
【００２０】
さらに被覆材を基底部の第１の材料と上層部の第２の材料とによって構成し、上層部の第２の材料により突起部を形成するもので、第１の材料と第２の材料とで材料の流動性を替えることができ、半導体チップの被覆を短い時間で効果的に行うとともに突起部の形成を制御性よく行うことができる。
【００２１】
さらに半導体チップを被覆材により覆う工程に先立って、基板の凹部周縁の一部に沿って基板の第１の主面上に島状に第２の突起部を形成する工程をさらに含むとともに、この第２の突起部の頂部表面を被覆材で覆うことにより被覆材の突起部を形成するもので、基板の凹部周縁の所定の位置に高さの揃った突起部の形成を簡単に行うことができる。
【００２２】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により回路要素チップを第１の配線層に接合する第３の工程とを含み、接合材を塗布する工程に先だって、基板の第１の主面からの高さが第１の配線層の厚みを越え３０μｍ以下の高さの突起部を回路要素チップが接合される第１の配線層の近傍であって第１の配線層上を除いた基板の第１の主面上に形成する工程をさらに含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに凹部の位置によらずに接合材を塗布する位置近傍に突起部を設けることができるので、チップ部品配置や配線層形成の自由度を高めることができる。
【００２３】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材を塗布するための開口部であってその面積が、平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップに対応した開口部を備えた遮蔽膜とこの遮蔽膜の開口部近傍であって基板に対向する側の遮蔽膜表面に島状に配設された第１の配線層の厚みを越え３０μｍ以下の高さの突起部とを有する印刷マスクを基板の第１の主面に載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに新たな工程を増加することなしに、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。
【００２５】
【発明の実施の形態】
以下の実施の形態に係る半導体装置は、例えば携帯電話のＲＦ部にパワーアンプとして使用される半導体モジュールである。
実施の形態１．
図１は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図２は図１のＩＩ−ＩＩ断面における半導体装置の断面図である。
【００２６】
図１および図２において、１０はこの実施の形態に係るモジュールである。１２は半導体チップ、１４は基板としての多層基板で、セラミックスで形成される。多層基板１４の表面中央部にキャビティ１４ａが形成され、このキャビティ１４ａの底部に半導体チップ１２がダイボンド材、例えば樹脂ダイボンド材１６によりダイボンドされている。１８はキャビティ１４ａ内の配線層（図示せず）と半導体チップ１２の電極とを接続するワイヤである。
【００２７】
２０は多層基板１４の表面に配設された配線層で、２２は回路要素としてのチップ部品である。チップ部品２２は配線層２０のランド２０ａとよばれる部分に接合材としての例えば低融点はんだ２４により接合される。
低融点はんだ２４はランド２０ａに塗布されるときは、ペースト状のクリームはんだ２４ａ（図３参照）とよばれる状態で、印刷マスク４０（図３参照）を介して塗布される。クリームはんだ２４ａは、例えばＳｎとＰｂとがほぼ６３対３７の割合のはんだ合金を粒径３０μｍ程度の粒状にしたものとフラックスとを混合しペースト状にしたものである。
【００２８】
２６は被覆材としてのポッティング材で、例えばエポキシ樹脂にシリカのフィラーを混入し、半導体チップ１２等の熱膨張率に整合させている。この実施の形態１では、ポッティング材２６の表面形状がキャビティ１４ａの中央部で窪み、キャビティ１４ａの周縁１４ｂ近傍で多層基板１４の表面より高く盛り上がった突起部としてのポッティング材２６の盛り上がり部２６ａを有している。
この盛り上がり部２６ａの高さｈ1はチップ部品２２が接合されたランド２０ａの表面よりは高いがまた５０μｍ以下の高さである。
【００２９】
多層基板１４を用いた高密度実装では、キャビティ１４ａから一番近いチップ部品２２のランド２０ａまでは、１５０μｍ程度の間隔を必要とする。クリームはんだ２４ａを多層基板１４の表面に正常に印刷するためには印刷マスク４０を基板に接触させることが必要となる。クリームはんだ２４ａの印刷に際して、印刷マスク４０の上に塗布用治具例えばスキージ４２（図３参照）を押しつけながら移動させて、印刷マスク４０の上に塗られたクリームはんだ２４ａを塗布するが、その際スキージ４２の押圧によるポッティング材２６の盛り上がり部２６ａの弾性変形と印刷マスク４０の弾性変形により、印刷マスク４０が基板１４に接触させられる。
【００３０】
印刷マスク４０を多層基板１４の表面に適切に接触させるための要因は、硬化後のポッティング材２６の弾性率や弾性変形の限界、印刷マスクの材質や厚みに基づく弾性率、印刷時のスキージの材質・圧力・移動速度、ポッティング材２６の盛り上がり部２６ａからもっとも近いチップ部品２２のランド２０ａまでの間隔、などがある。
これらの要因を勘案し、半導体チップ１２の封止に用いられるポッティング材２６、通常の印刷マスク４０（ＳＵＳ製で、厚みが５０〜２００μｍ程度）、および硬度９０程度のウレタンゴム製のスキージ４２を用い、キャビティ１４ａから一番近いチップ部品２２のランド２０ａまでの間隔を１５０μｍ程度とすると、盛り上がり部２６ａの高さｈ1は５０μｍ以下が妥当である。
【００３１】
２８は多層基板１４の側面に配設された端面電極、３０は多層基板１４の裏面に配設された裏面電極、３２はチップ部品２２が配設された多層基板１４の表面を覆うキャップである。なお図１はこのキャップ３２を省略された状態の平面図である。
【００３２】
次に半導体装置の製造方法について説明する。
まず配線層２０が表面に形成された多層基板１４が複数のマトリクス状に形成されたマルチシート（図示せず）を準備し、各多層基板１４のキャビティ１４ａに樹脂ダイボンド材１６により半導体チップ１２がダイボンドされ、半導体チップ１２がワイヤ１８により配線層２０と接続される。配線層２０は、チップ部品２２が接合されるランド２０ａなど露呈しておく部分を除いて、必要に応じて配線層２０の表面を保護膜（図示せず）でコーティングされている。
【００３３】
次にキャビティ１４ａに針状の注入器によりポッティング材２６が注入される。注入量は半導体チップ１２とワイヤ１８とが覆われるように注入することが必要であり、さらにポッティング材２６の表面形状がキャビティ１４ａの中央部で窪み、キャビティ１４ａの周縁１４ｂ近傍で多層基板１４の表面に配設された配線層２０より高く盛り上がった盛り上がり部２６ａを形成することが必要である。例えばキャビティ１４ａの深さの３／４程度以上でほぼキャビティ１４ａが満たされるかあるいはこれより若干少ない量になるように注入される。
【００３４】
盛り上がり部２６ａの高さｈ1を制御することは、ポッティング材２６の粘度とチクソ性およびキャビティ１４ａへの供給量を適切に設定することにより、可能になる。
例えば、この実施の形態１では、粘度が１００Pa・S以下であって、チクソ指数が１．５以下のポッティング材２６を使用する。このとき、例えばキャビティ１４ａの深さが０．３ｍｍ〜０．４ｍｍとし、ダイボンドされた半導体チップ１２の上面の高さが１００μｍ±１５μｍ、そしてボンディングされたワイヤ１８の最高位置の、半導体チップ１２の上面からの高さが１２０μｍ±２０μｍとすると、半導体チップ１２とワイヤ１８とが覆われるためにはすくなくともキャビティ１４ａの底面から２２０μｍ±３５μｍの高さになるまでポッティング材２６を注入することが必要である。
【００３５】
従って半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入することにより、ポッティング材２６が多層基板１４のキャビティ１４ａの周縁１４ｂを濡らし、キャビティ１４ａの周縁１４ｂを越えて樹脂が少し拡がり、キャビティ１４ａの周縁１４ｂの多層基板１４表面上に自動的に盛り上がる。この後ポッティング材２６を硬化（キュア）することによりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａを形成することができる。
【００３６】
次いで、クリームはんだの印刷工程である。
図３はこの発明の一実施の形態に係る半導体装置の製造方法の一工程を説明する模式断面図で、クリームはんだを塗布する印刷工程を示す。図３において図１および図２と同じ符号は同一のものか相当のものを示す。これは図４以下でも同様である。
図３において、４０は印刷マスク、４０ａは印刷マスク４０の遮蔽膜、４０ｂは遮蔽膜４０ａに設けられた開口部でこの開口部４０ｂからクリームはんだ２４ａが多層基板１４の表面に塗布される。４２はスキージである。
【００３７】
多層基板１４が複数形成されたマルチシート上で、印刷マスク４０のマスクアライメントを行う。この印刷マスク４０の開口部４０ｂは配線層２０のランド２０ａに対応して配設されている。次いで印刷マスク４０上にクリームはんだ２４ａを供給し、ウレタンゴム製のスキージ４２により印刷マスク４０を押圧しながら、図３の矢印の方向にスキージ４２を移動し、クリームはんだ２４ａを移動させながら開口部４０ｂに供給し、ランド２０ａの表面にクリームはんだ２４ａを塗布してゆく。
【００３８】
このとき、印刷マスク４０は盛り上がり部２６ａの頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、印刷マスク４０と多層基板１４表面とは密着していない。スキージ４２が開口部４０ｂに接近するとスキージ４２の押圧により、ポッティング材２６の盛り上がり部２６ａと印刷マスクの弾性変形により、スキージ４２の押圧されている近傍の印刷マスク４０が基板に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００３９】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。この様にクリームはんだ２４ａをランド２０ａに塗布した後、印刷マスク４０をマルチシートから離す。
この後、クリームはんだ２４ａを塗布した位置にチップ部品２２を載置し、加熱し、チップ部品２２と配線層２０とを低融点はんだ２４で接合する。さらに個々の基板に分割し、モジュール１０として組み立てる。
【００４０】
次に作用について説明する。
クリームはんだ２４ａは、はんだ成分の錫と鉛の合金で形成された３０μｍ程度の粒径をした球状粒子をフラックスと混合したものであるために、単なる粘性ではなく、チクソ性を有している。
チクソ性は通常チクソ指数で示される。チクソ指数の測定方法は、まず回転粘度計を用いて測定物質の低回転時のトルクＴaを測定し、次いで高回転時のトルクＴbを測定する。そして高回転時のトルクＴbに対する低回転時のトルクＴaでもってチクソ指数を定義する。すなわち、チクソ指数＝Ｔa／Ｔb である。
ちなみに、水はＴa＝Ｔbであるため、チクソ指数は１である。
【００４１】
低回転時のトルクＴaは静止に近い状態での粘性、すなわち静的粘性を示し、高回転時のトルクＴbは流動状態での粘性、すなわち動的粘性を示すと考えられる。このためチクソ指数が１より大きくなるに従って静止時の状態を維持しようとする度合いが大きくなると考えられる。
０６０３タイプのチップ部品２２を接合するためのクリームはんだ２４ａのチクソ性を１００５タイプのチップ部品と同様に設定して、従来通りの印刷方法により塗布すると、０６０３タイプのチップ部品２２ではチップ部品２２を接合するための接合面積が小さくなり、必要なクリームはんだ２４ａの質量が少なくなる。このために印刷されたクリームはんだ２４ａの重量や多層基板１４表面への粘着力が、従来の１００５タイプのチップ部品に比べて小さくなる。
【００４２】
１００５タイプのチップ部品と同様のチクソ性を有するクリームはんだを用い、従来通りのクリームはんだの印刷方法で、０６０３タイプのクリームはんだの印刷を行うと、チクソ性に基づく静止時の状態を維持しようとする度合い、つまり印刷マスクに付着したままの状態を維持しようとする度合いにより、クリームはんだの重量や多層基板の表面への粘着力が、印刷マスクからクリームはんだを切離すために必要な力より小さくなって、印刷マスクを多層基板の表面から離す際に、クリームはんだが印刷マスクと一緒に多層基板の表面から離脱したり、あるいは多層基板の表面に残存するクリームはんだの量が少なくなっていたものである。
【００４３】
一方、このモジュール１０の製造方法では、半導体チップ１２とワイヤ１８とを覆うポッティング材２６によりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａを形成し、印刷工程においてスキージ４２の押圧で盛り上がり部２６ａと印刷マスク４０との弾性変形により印刷マスク４０と多層基板１４表面とを密着させてクリームはんだ２４ａを配線層２０のランド２０ａに塗布する。
そして盛り上がり部２６ａの弾性変形が少し回復し、印刷マスク４０が多層基板１４表面からすこし離れ始めた後も、スキージ４２でクリームはんだ２４ａを抑える。
【００４４】
このようにスキージを押しつけることによって、印刷マスク４０の遮蔽膜４０ａに設けられた開口部４０ｂの周縁にクリームはんだ２４ａを付着したままにせずに、クリームはんだ２４ａと印刷マスク４０とを切り離し、多層基板１４表面に押しつけることができる。
従ってクリームはんだ２４ａの印刷面積が小さくなり、クリームはんだ２４ａの重量や多層基板１４表面への粘着力が、印刷マスク４０からクリームはんだ２４ａを離すために必要な力より小さくなったとしても、印刷マスク４０を多層基板１４の表面から離す際に、クリームはんだ２４ａが印刷マスク４０と一緒に多層基板１４の表面から離脱したり、あるいは多層基板１４の表面に残存するクリームはんだの量が少なくなるという不都合を抑制することができる。
【００４５】
すなわち、チップ部品２２の寸法が小さくなってこれに対応するランド２０ａの面積が小さくなった場合でも、クリームはんだ２４ａの粘度を低くすることなしにランド２０ａにはクリームはんだ２４ａの所定の量が塗布され、チップ部品２２をランド２０ａに接合するためのクリームはんだ２４ａが確保される。
従ってクリームはんだ２４ａの流動性が高くなった場合に発生しがちなはんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００４６】
モジュール１０では、ポッティング材２６によりキャビティ１４ａの周縁１４ｂに盛り上がり部２６ａが配設されるという簡単な構成により、チップ部品２２の接合不良が防止されるために、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００４７】
実施の形態２．
図４は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図５は図４のＶ−Ｖ断面における半導体装置の断面図である。
図４において、４６はこの実施の形態２に係るモジュールである。
実施の形態１がポッティング材２６の盛り上がり部２６ａがキャビティ１４ａの周縁１４ｂ近傍に配設されているのに対して、この実施の形態２は、ポッティング材２６の盛り上がり部２６ａがキャビティ１４ａの中央部に配設されたものである。
【００４８】
図４および図５において、ポッティング材２６はキャビティ１４ａ内部に留まっており、キャビティ１４ａの周縁１４ｂを越えて広がっていない。図５において、ポッティング材２６の盛り上がり部２６ａはキャビティ１４ａの中央部で一番高くなっている。多層基板１４表面からの盛り上がり部２６ａの高さh1は、この実施の形態２では、配線層の厚みを越え、かつ１００μｍ以下程度の値である。
この高さはキャビティ１４ａの平面形状にもよるが、例えばキャビティ１４ａの平面形状が２ｍｍ×２ｍｍとすると、盛り上がり部２６ａの最高点からキャビティ１４ａの周縁１４ｂまで、例えば約１ｍｍで、キャビティ１４ａの周縁１４ｂから一番近いチップ部品２２のランド２０ａまでは、１５０μｍ程度の間隔を必要とする。
【００４９】
印刷マスク４０を多層基板１４の表面に適切に接触させるための要因は、実施の形態１と同様であるが、盛り上がり部２６ａからキャビティ１４ａの周縁１４ｂに一番近いチップ部品２２のランド２０ａまでの距離は、少なくとも盛り上がり部２６ａの最高点からキャビティ１４ａの周縁１４ｂまでの距離、例えば約１ｍｍ、だけ長くなる。このため、盛り上がり部２６ａの高さを実施の形態１の場合よりもより高くしたとしても、クリームはんだの印刷に際してスキージの押圧により印刷マスク４０と多層基板１４表面とを、ランド２０ａ近傍で密着させることが可能となる。
【００５０】
従って、実施の形態１に比べて、盛り上がり部２６ａの高さのばらつきに対する自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和される。延いては、クリームはんだの印刷に際しての盛り上がり部２６ａの高さのばらつきが緩和されることになり、モジュールの歩留まりが向上する。
この実施の形態２に係るモジュール４６の製造方法は概ね実施の形態１と同じであるが、この実施の形態２のポッティング材２６は、材料構成は実施の形態１と同様の例えばエポキシ樹脂にシリカのフィラーを混入したものであるが、実施の形態１のポッティング材２６よりも、粘度並びにチクソ指数を高くしている。例えば、粘度が１００Pa・Sを越え、チクソ指数が１．５を越えるポッティング材２６を使用する。
【００５１】
そして半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入するとともに、最終的にポッティング材２６の注入治具の注入孔を盛り上がり部２６ａを形成するキャビティ１４ａ中央部に移動させ、この位置でポッティング材２６を注入し、ポッティング材２６を盛り上げる。
ポッティング材２６の粘度並びにチクソ指数を、粘度が１００Pa・Sを越え、チクソ指数が１．５を越える値とすることにより、ポッティング材２６の形状が保たれ、これを硬化させることにより、盛り上がり部２６ａを形成することができる。注入されたポッティング材２６の形状が比較的保たれやすいので、盛り上がり部２６ａの高さも制御しやすくなる。
【００５２】
クリームはんだの印刷工程は実施の形態１と同様で、印刷マスク４０は盛り上がり部２６ａの頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、スキージ４２が開口部４０ｂ接近するとスキージ４２の押圧により、ポッティング材２６の盛り上がり部２６ａと印刷マスクの弾性変形により、スキージ４２の押圧されている近傍の印刷マスク４０が基板に接触させられ、スキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００５３】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００５４】
このため実施の形態２に係るモジュール４６の製造方法においても、実施の形態１におけると同様の効果を奏するとともに、盛り上がり部２６ａの高さの自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和されるので、製造工程における寸法管理が簡略化できる。延いてはより簡単な工程ではんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を防止することができる。さらに信頼性の高いモジュールを安価に提供することができる。
また、モジュール４６においてもモジュール１０と同様の効果を有し、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００５５】
実施の形態３．
図６は、この発明の一つの実施の形態に係る半導体装置の断面図である。
図６において、５０はこの実施の形態３に係るモジュールである。２６１は被覆材の第１の材料としての低粘度被覆材、２６２は第２の材料としての高粘度被覆材である。
実施の形態３に係るモジュール５０においては、ポッティング材２６として低粘度被覆材２６１および高粘度被覆材２６２の２種類の材料を用いている。
【００５６】
図６において、基底部の低粘度被覆材２６１は、材料構成は実施の形態１と同様の例えばエポキシ樹脂にシリカのフィラーを混入したもので、例えば粘度が１００Pa・S以下であって、チクソ指数が１．５以下に調製したものである。
また上部の高粘度被覆材２６２は、材料構成は実施の形態２と同様の例えばエポキシ樹脂にシリカのフィラーを混入したもので、例えば粘度が１００Pa・Sを越え、チクソ指数が１．５を越えるように調製したものである。
キャビティ１４ａに配設された半導体チップ１２およびこの半導体チップ１２にボンディングされたワイヤ１８は低粘度被覆材２６１に覆われている。この低粘度被覆材２６１の表面はキャビティ１４ａ内部にあり、平坦な形状をしている。この低粘度被覆材２６１の表面上にはキャビティ１４ａの中央部に高粘度被覆材２６２により形成された盛り上がり部２６ａが配設されている。多層基板１４表面からの盛り上がり部２６ａの高さは、実施の形態２と同様に、配線層の厚みを越え、かつ１００μｍ以下程度の値である。
【００５７】
モジュール５０の製造方法は実施の形態１や実施の形態２と概ね同じであるが、ポッティング材による半導体チップ１２およびワイヤ１８の被覆の工程が相違している。
ポッティング材による被覆の工程は、まずキャビティ１４ａに低粘度被覆材２６１を注入し、半導体チップ１２およびワイヤ１８を浸す程度注入する。この注入量はほぼ浸っていれば必ずしも完全に浸っていなくてもよい。低粘度被覆材２６１を注入することにより、流動性がよくキャビティ１４ａの四隅にまで、短時間に被覆材を行き渡らせることができる。しかも泡等が消えやすいために、半導体チップ１２およびワイヤ１８の被覆を有効に行うことができる。
【００５８】
この後、低粘度被覆材２６１の上に高粘度被覆材２６２の注入治具の注入孔を盛り上がり部２６ａを形成するキャビティ１４ａ中央部に移動させ、この位置で高粘度被覆材２６２を注入し、高粘度被覆材２６２を盛り上げる。ついで低粘度被覆材２６１および高粘度被覆材２６２を硬化（キュア）する。なお硬化の工程は、低粘度被覆材２６１を注入したのち、高粘度被覆材２６２を注入する前に行っても構わない。また、この硬化が樹脂中の溶剤成分を揮発させるための第１段階のキュアのみでもよい。
後の印刷工程は実施の形態２と同様である。
【００５９】
この実施の形態３に係るモジュール５０は、実施の形態２と同様に、盛り上がり部２６ａの高さのばらつきに対する自由度が高くなり、盛り上がり部２６ａの寸法精度が緩和される。延いては、クリームはんだの印刷に際しての盛り上がり部２６ａの高さのばらつきが緩和されることになり、モジュールの歩留まりが向上する。
また、実施の形態３に係るモジュール５０では、低粘度被覆材２６１でまず半導体チップ１２およびワイヤ１８を被覆しているので、被覆を有効に行うことができ、かつ高粘度被覆材２６２を注入して盛り上がり部２６ａを形成しているため、盛り上がり部２６ａの高さを均一に形成しやすく、盛り上がり部２６ａの高さのばらつきを小さくすることができる。
【００６０】
このため、実施の形態３に係るモジュール５０は被覆の信頼性が高く、盛り上がり部２６ａの高さのばらつきが少なく、これに加えて盛り上がり部２６ａの高さのばらつきに対する自由度が高い構成であるから、クリームはんだの印刷に際して、チップ部品の接合に必要なクリームはんだの量が確保でき、クリームはんだ不足によるチップ部品２２の接合不良が防止される。延いては、歩留まりが高く、信頼性の高いモジュールを構成することが出来る。
【００６１】
実施の形態３に係るモジュール５０の製造方法においては、まず低粘度被覆材２６１により半導体チップ１２およびワイヤ１８を被覆することにより、流動性がよくキャビティ１４ａの四隅にまで、短時間に被覆材を行き渡らせることができる。しかも泡等が消えやすいために、半導体チップ１２およびワイヤ１８の被覆を有効に行うことができる。さらに高粘度被覆材２６２を注入して盛り上がり部２６ａを形成しているため、盛り上がり部２６ａの高さを均一に形成しやすく、盛り上がり部２６ａの高さのばらつきを小さくすることができる。従って半導体チップ１２およびワイヤ１８の有効な被覆を短時間に行い、かつ高さの揃った盛り上がり部２６ａを形成することができ、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００６２】
実施の形態４．
図７は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図８は図７のＶＩＩＩ−ＶＩＩＩ断面における半導体装置の断面図である。
図７および図８において、５４はこの実施の形態４に係るモジュールである。５６は第２の突起部としての保護膜突起である。
モジュール５４は、多層基板１４に配設されたキャビティ１４ａの周縁１４ｂに保護膜突起５６を設けている。保護膜突起５６は配線層２０を被覆するガラス系材料の保護膜（オーバーコート）を形成する際に同じ工程で形成される。
【００６３】
多層基板１４は、セラミックスで形成されるために、表面あらさが比較的粗い場合がある。このような場合キャビティ１４ａにポッティング材２６を注入し、キャビティ１４ａの周縁１４ｂの多層基板１４表面上に盛り上げる際に、キャビティ１４ａの周縁１４ｂでの多層基板１４表面のぬれ性があまりよくないので、キャビティ１４ａの周縁１４ｂを越える樹脂の拡がりが起こりにくい場合があったり、均一に拡がらない場合がある。このため、セラミックスよりも表面粗さがよくなると期待できるガラス系材料の保護膜（オーバーコート）により、キャビティ１４ａの周縁１４ｂに保護膜突起５６を形成している。
【００６４】
この保護膜突起５６はガラス系材料であることに加えて、表面あらさがよいので、ポッティング材２６に対してぬれ性がよくなる。
従って実施の形態１と同様にキャビティ１４ａに、半導体チップ１２とワイヤ１８とが覆われる量を越え、大略キャビティ１４ａの深さの３／４程度以上のポッティング材２６をキャビティ１４ａに注入すると、ポッティング材２６が保護膜突起５６の部分を濡らし、この部分からキャビティ１４ａの周縁１４ｂを越えて樹脂が少し拡がり、保護膜突起５６の部分の表面上に自動的に盛り上がる。しかも保護膜突起５６によるぬれ性によりポッティング材２６の盛り上がり量が規定されるので、盛り上がり量が均一になり、盛り上がり部２６ａの位置の設定や盛り上がり部２６ａの高さを制御しやすくすることができる。
【００６５】
さらに盛り上がり部２６ａの位置の設定の制御がしやすくなると、キャビティ１４ａ近傍に設けた配線層２０のランド２０ａが、キャビティ１４ａの周縁１４ｂを越えて拡がったポッティング材２６により覆われるという不具合を少なくすることができる。
後の印刷工程は実施の形態１と同様に行うことができる。
【００６６】
この実施の形態４に係る半導体装置の製造方法によれば、多層基板１４の表面あらさよりもよい表面粗さを有する保護膜突起５６を、キャビティ１４ａの周縁１４ｂに設けることにより、ポッティング材２６の盛り上がり部２６ａの位置の設定や盛り上がり部２６ａの高さを制御しやすくすることができる。このためクリームはんだの印刷工程において、クリームはんだを安定してランド２０ａに塗布することができる。
延いては、クリームはんだ不足によるチップ部品２２の接合不良を簡単な工程により防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００６７】
実施の形態５．
図９は、この発明の一つの実施の形態に係る半導体装置の一部平面図である。図１０は図９のＸ−Ｘ断面における半導体装置の断面図である。
図９および図１０において、６０はこの実施の形態５に係るモジュールである。６２は突起部としての表面突起である。
モジュール６０では、ポッティング材２６の盛り上がり部２６ａは設けていない。盛り上がり部２６ａと同様の機能を持たせるために、多層基板１４の表面上の、ランド２０ａ近傍に表面突起６２を設けている。
【００６８】
表面突起６２は、セラミックスの多層基板１４の場合では、例えば導体ペーストにより印刷・乾燥を繰り返すことにより、多層基板１４表面に所定の厚みを有する表面突起を形成することが出来る。
またガラス系材料のコーティング材を印刷・乾燥を繰り返すことにより多層基板１４表面に所定の厚みを有する表面突起を形成することが出来る。
また導体ペーストとコーティング材との印刷・乾燥を組み合わせてもよい。
あるいは多層基板を積層する際の積層プレス金型に所定の位置に凹部を設けて、多層基板表面上に表面突起６２を形成してもよい。
さらに、有機多層基板を使用する場合には、厚めのソルダレジストを用いて所定の厚さを有する表面突起６２を形成してもよいし、ソルダレジストと導体パターンとを組み合わせてもよい。
また、モジュール製造工程中に、基板上の所望の位置に樹脂を塗布し硬化する等の方法で形成してもよい。
【００６９】
この様に形成された表面突起６２の多層基板１４表面からの高さは、ランド２０ａからの距離にも依存するが、スキージの押圧による弾性変形はあまり期待できないので、実施の形態１〜４の盛り上がり部２６ａの高さよりも低くすることが必要になる。従って表面突起６２の多層基板１４表面からの高さは、配線層の厚みよりも厚いが、３０μｍ以下の値が妥当である。
印刷工程において、印刷マスク４０は表面突起６２の頂部と接触し、多層基板１４の表面と少し隙間が空いたようになっており、印刷マスク４０と多層基板１４表面とは密着していない。スキージ４２が開口部４０ｂに接近するとスキージ４２の押圧により、表面突起６２はあまり弾性変形しないが印刷マスクの弾性変形により、スキージ４２に押圧されている近傍の印刷マスク４０が基板に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、印刷マスク４０と多層基板１４表面とが密着した状態で、開口部４０ｂにおいてランド２０ａの表面に塗布される。
【００７０】
スキージ４２の最も押圧の高い線状部分が開口部４０ｂを通過すると、最も押圧の高い線状部分が通過した位置から、直ちに印刷マスク４０が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部４０ｂ上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク４０にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００７１】
この実施の形態５に係るモジュール６０では、印刷工程における作用は実施の形態１の盛り上がり部２６ａと大略同様に作用し、実施の形態１と同様の効果を奏する。この効果に加えてモジュール６０における表面突起６２はポッティング材２６により形成されてはいないので、多層基板１４の表面の任意の位置に表面突起６２を設定することができる。このためクリームはんだ２４ａを塗布すべきランド２０ａの位置設定の自由度を高めることができる。延いては高周波を扱うモジュールにおいては配線層２０の回路設計の自由度を高めることができるので、電気的特性のよいモジュールを構成することができる。
【００７２】
実施の形態６．
図１１は、この発明の一つの実施の形態に係る印刷マスクの一部平面図である。図１２は図１１のＸＩＩ−ＸＩＩ断面における印刷マスクの断面図である。
図１１および図１２において、６６は印刷マスク、６８は印刷マスク６６の遮蔽膜でＳＵＳ製で、厚みが５０〜２００μｍ程度である。
７０は遮蔽膜６８に設けられた開口部で、開口部７０はチップ部品２２が配設されるランド２０ａに対応して設けられている。７２は遮蔽膜６８の基板１４に対向する側の表面に配設された遮蔽膜突起で、遮蔽膜６８と別体のもの、例えば樹脂などで形成され、遮蔽膜６８の開口部７０近傍に接合されている。遮蔽膜突起７２の厚みは開口部７０と遮蔽膜突起７２との距離にも関係するが、配線層２０よりも厚く、３０μｍ以下程度の値になっている。
【００７３】
この印刷マスク６６を使用して、クリームはんだ２４ａの印刷を行うと、印刷マスク６６の遮蔽膜突起７２の頂部が多層基板１４の表面と接触し、多層基板１４の表面と遮蔽膜６８との間に少し隙間が空いたようになっており、印刷マスク６６と多層基板１４の表面とは密着していない。スキージ４２が開口部７０に接近するとスキージ４２の押圧により、遮蔽膜突起７２はあまり弾性変形しないが遮蔽膜６８の弾性変形により、スキージ４２に押圧されている近傍の遮蔽膜６８が多層基板１４に接触させられる。そしてスキージ４２により押し出されたクリームはんだ２４ａは、遮蔽膜６８と多層基板１４表面とが密着した状態で、開口部７０においてランド２０ａの表面に塗布される。
【００７４】
スキージ４２の最も押圧の高い線状部分が開口部６８を通過すると、最も押圧の高い線状部分が通過した位置から、直ちに遮蔽膜６８が多層基板１４表面から離れ始めるが、最も押圧の高い線状部分が通過してもスキージ４２が開口部７０上に位置している間は、スキージ４２がクリームはんだ２４ａを抑える役割を果たし、印刷マスク６６にクリームはんだ２４ａが付着してランド２０ａの表面から離脱するという不都合を抑制することができる。
【００７５】
この実施の形態に係る印刷マスクを使用してクリームはんだの印刷を行うと、特に工程を変更することなしに、チップ部品２２の寸法が小さくなってこれに対応するランド２０ａの面積が小さくなった場合でも、クリームはんだ２４ａの粘度を低くしなくてもランド２０ａにはクリームはんだ２４ａの所定の量が塗布され、チップ部品２２をランド２０ａに接合するためのクリームはんだ２４ａが確保される。
このためクリームはんだ２４ａの粘度が低くなって発生する、はんだ相互の結合や、クリームはんだ不足によるチップ部品２２の接合不良を工程を変更することなしに防止することができる。延いては、信頼性の高いモジュールを安価に提供することができる。
【００７６】
図１３はこの発明の一つの実施の形態に係る印刷マスクの変形例の一部平面図、図１４は図１３のＸＩＶ−ＸＩＶ断面における断面図、図１５はこの発明の一つの実施の形態に係る印刷マスクのもう一つの変形例の一部平面図、図１６は図１５のＸＶＩ−ＸＶＩ断面における断面図である。
図１３および図１４の印刷マスクの変形例においては、遮蔽膜突起７２が遮蔽膜６８そのものの突起として多層基板１４に対向する面のみに突出して形成されている。
また図１５および図１６の印刷マスクの変形例においては、遮蔽膜突起７２が遮蔽膜６８そのものの突起として多層基板１４に設けられているが、遮蔽膜６８を表側から塑性変形させることにより突起を形成し、遮蔽膜突起７２としている。
なお、実施の形態１ないし実施の形態６ではクリームはんだの印刷について説明したが、クリームはんだのみならず、導電性フィラーが混入された樹脂製接着剤についても同様の効果を奏する。
【００８４】
【発明の効果】
この発明に係る製造方法は以上に説明したような工程を備えているので、以下のような効果を有する。
この発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越える高さの突起部を基板の凹部の周縁に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の周縁に形成するもので、流動性の高い被覆材を使用することができ、半導体チップの被覆を短い時間で効果的に行うことができる。延いては製造時間を短縮することができ、製造コストを下げて安価で信頼性の高い半導体装置を提供することができる。
【００８５】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越え１００μｍ以下の高さの突起部を基板の凹部の中央に形成する第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに突起部を基板の凹部の中央に形成するもので、突起部の高さを比較的高くすることができるから、高さ寸法が若干ばらついても接合材の印刷を良好に行うことができる。延いては半導体装置の歩留まりを高めることができ、安価で信頼性の高い半導体装置を提供することができる。
【００８６】
さらに被覆材を基底部の第１の材料と上層部の第２の材料とによって構成し、上層部の第２の材料により突起部を形成するもので、第１の材料と第２の材料とで材料の流動性を替えることができ、半導体チップの被覆を効果的に行うとともに突起部の高さの制御を容易に行うことができる。このため半導体チップの被覆を短い時間で効果的に行うとともに突起部の形成を制御性よく行うことができ接合材の印刷を良好に行うことができる。
【００８７】
さらに半導体チップを被覆材により覆う工程に先立って、基板の凹部周縁の一部に沿って基板の第１の主面上に島状に第２の突起部を形成する工程をさらに含むとともに、この第２の突起部の頂部表面を被覆材で覆うことにより被覆材の突起部を形成するもので、基板の凹部周縁の所定の位置に高さの揃った突起部の形成を簡単に行うことができる。このため接合材の印刷を良好にかつ安定して行うことができる。延いては半導体装置の歩留まりを向上することができる。
【００８８】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により回路要素チップを第１の配線層に接合する第３の工程とを含み、接合材を塗布する工程に先だって、基板の第１の主面からの高さが第１の配線層の厚みを越え３０μｍ以下の高さの突起部を回路要素チップが接合される第１の配線層の近傍であって第一の配線層上を除いた基板の第１の主面上に形成する工程をさらに含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに凹部の位置によらずに接合材を塗布する位置近傍に突起部を設けることができるので、チップ部品配置や配線層形成の自由度を高めることができる。延いては安価で信頼性の高い半導体装置を提供することができる。さらに電気的特性のよい半導体装置を歩留まりよく製造することができる。
【００８９】
またこの発明に係る半導体装置の製造方法は、第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと第２の配線層とをワイヤで接続する第１の工程と、基板の凹部内に第１の主面よりも低く配設された半導体チップとワイヤとを被覆材により覆う第２の工程と、基板の第１の主面に、接合材を塗布するための開口部であってその面積が、平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップに対応した開口部を備えた遮蔽膜とこの遮蔽膜の開口部近傍であって基板に対向する側の遮蔽膜表面に島状に配設された第１の配線層の厚みを越え３０μｍ以下の高さの突起部とを有する印刷マスクを基板の第１の主面に載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層に導電性の接合材を塗布し、この接合材により第１の配線層に回路要素チップを接合する第３の工程と、を含むもので、突起部により基板の表面からわずかに離された印刷マスクが、接合材の印刷の際には基板表面に密着し、その後再び突起部により基板の表面からわずかに離されることにより、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。さらに新たな工程を増加することなしに、印刷マスク除去時に印刷された接合材が印刷マスクと一緒に離脱することを防止することができる。延いては安価で信頼性の高い半導体装置を提供することができる。さらに半導体装置を簡単に歩留まりよく製造することができる。
【図面の簡単な説明】
【図１】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図２】 図１のＩＩ−ＩＩ断面における半導体装置の断面図である。
【図３】 この発明の一実施の形態に係る半導体装置の製造方法の一工程を説明する模式断面図である。
【図４】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図５】 図４のＶ−Ｖ断面における半導体装置の断面図である。
【図６】 この発明の一つの実施の形態に係る半導体装置の断面図である。
【図７】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図８】 図７のＶＩＩＩ−ＶＩＩＩ断面における半導体装置の断面図である。
【図９】 この発明の一つの実施の形態に係る半導体装置の一部平面図である。
【図１０】 図９のＸ−Ｘ断面における半導体装置の断面図である。
【図１１】 この発明の一つの実施の形態に係る印刷マスクの一部平面図である。
【図１２】 図１１のＸＩＩ−ＸＩＩ断面における印刷マスクの断面図である。
【図１３】 この発明の一つの実施の形態に係る印刷マスクの変形例の一部平面図である。
【図１４】 図１３のＸＩＶ−ＸＩＶ断面における断面図である。
【図１５】 この発明の一つの実施の形態に係る印刷マスクのもう一つの変形例の一部平面図である。
【図１６】 図１５のＸＶＩ−ＸＶＩ断面における断面図である。
【図１７】 従来のキャビティ埋込型のモジュールの断面図である。
【図１８】 従来の部品はんだ付け材の印刷を説明する模式図である。
【符号の説明】
２０ 配線層、 １４ａ キャビティ、 １４ 多層基板、 １２ 半導体チップ、 ２６ ポッティング材、 ２６ａ 盛り上がり部、 ２４ 低融点はんだ、 ２２ チップ部品、 ５６ 保護膜突起、 ２６１ 低粘度被覆材、 ２６２ 高粘度被覆材、 ６２ 表面突起、 ７０ 開口部、 ６８ 遮蔽膜、 ７２ 遮蔽膜突起。
Claims (6)
- 第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と上記第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと上記第２の配線層とをワイヤで接続する第１の工程と、
基板の凹部内に配設された半導体チップと上記ワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越える高さの突起部を基板の凹部の周縁に形成する第２の工程と、
基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、
を含む半導体装置の製造方法。 - 第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層と上記第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと上記第２の配線層とをワイヤで接続する第１の工程と、
基板の凹部内に上記第１の主面よりも低く配設された半導体チップと上記ワイヤとを被覆材により覆うとともにこの被覆材の表面の一部に形成された基板の第１の主面からの高さが配線層の厚みを越え１００μｍ以下の高さの突起部を基板の凹部の中央に形成する第２の工程と、
基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、
を含む半導体装置の製造方法。 - 被覆材を基底部の第１の材料と上層部の第２の材料とによって形成し、上記上層部の第２の材料により突起部を形成することを特徴とする請求項２記載の半導体装置の製造方法。
- 半導体チップを被覆材により覆う工程に先立って、基板の凹部周縁の一部に沿って基板の第１の主面上に島状に第２の突起部を形成する工程をさらに含むとともに、この第２の突起部の頂部表面を被覆材で覆うことにより被覆材の突起部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと上記第２の配線層とをワイヤで接続する第１の工程と、
基板の凹部内に上記第１の主面よりも低く配設された半導体チップと上記ワイヤとを被覆材により覆う第２の工程と、
基板の第１の主面に、接合材塗布用の印刷マスクを載置し、この印刷マスクを介して平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップが配設される第１の配線層の表面に導電性の接合材を塗布し、この接合材により前記回路要素チップを第１の配線層に接合する第３の工程とを含み、
接合材を塗布する工程に先だって、基板の第１の主面からの高さが第１の配線層の厚みを越え３０μｍ以下の高さの突起部を上記回路要素チップが接合される第１の配線層の近傍であって第１の配線層上を除いた基板の第１の主面上に形成する工程をさらに含むことを特徴とする半導体装置の製造方法。 - 第１，第２の主面を有する基板であって、第１の主面上に配設された第１の配線層とこの第１の主面から基板内部に向かって形成された凹部内に配設された第２の配線層とを有する基板を準備し、この基板の凹部内に半導体チップを配設しこの半導体チップと上記第２の配線層とをワイヤで接続する第１の工程と、
基板の凹部内に上記第１の主面よりも低く配設された半導体チップと上記ワイヤとを被覆材により覆う第２の工程と、
基板の第１の主面に、接合材を塗布するための開口部であってその面積が、平面寸法が０．６ｍｍ×０．３ｍｍである０６０３タイプの回路要素チップに対応した開口部を備えた遮蔽膜とこの遮蔽膜の前記開口部近傍であって基板に対向する側の遮蔽膜表面に島状に配設された第１の配線層の厚みを越え３０μｍ以下の高さの突起部とを有する印刷マスクを基板の第１の主面に載置し、この印刷マスクを介して前記回路要素チップが配設される第１の配線層に導電性の接合材を塗布し、この接合材により第１の配線層に前記回路要素チップを接合する第３の工程と、
を含む半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015800A JP3896285B2 (ja) | 2002-01-24 | 2002-01-24 | 半導体装置の製造方法 |
| TW091111357A TW548808B (en) | 2002-01-24 | 2002-05-28 | Semiconductor device, method of fabricating the same, and printing mask |
| US10/167,573 US6822339B2 (en) | 2002-01-24 | 2002-06-13 | Semiconductor device |
| DE10240415A DE10240415B4 (de) | 2002-01-24 | 2002-09-02 | Halbleiteranordnung mit einem in einem Hohlraum eingebetteten Modul und Verfahren zum Herstellen derselben |
| KR10-2002-0054899A KR100518643B1 (ko) | 2002-01-24 | 2002-09-11 | 반도체장치 및 그 제조방법, 인쇄 마스크 |
| CNB021429650A CN1220260C (zh) | 2002-01-24 | 2002-09-13 | 半导体装置及其制造方法和印刷掩膜 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015800A JP3896285B2 (ja) | 2002-01-24 | 2002-01-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218289A JP2003218289A (ja) | 2003-07-31 |
| JP3896285B2 true JP3896285B2 (ja) | 2007-03-22 |
Family
ID=19191970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002015800A Expired - Fee Related JP3896285B2 (ja) | 2002-01-24 | 2002-01-24 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6822339B2 (ja) |
| JP (1) | JP3896285B2 (ja) |
| KR (1) | KR100518643B1 (ja) |
| CN (1) | CN1220260C (ja) |
| DE (1) | DE10240415B4 (ja) |
| TW (1) | TW548808B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003110049A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ten Ltd | 高周波ｉｃパッケージ、高周波ｉｃパッケージを使用する高周波ユニット及び、その製造方法 |
| JP2005026263A (ja) * | 2003-06-30 | 2005-01-27 | Nec Compound Semiconductor Devices Ltd | 混成集積回路 |
| US7956451B2 (en) * | 2004-12-18 | 2011-06-07 | Agere Systems Inc. | Packages for encapsulated semiconductor devices and method of making same |
| EP1795496A2 (en) * | 2005-12-08 | 2007-06-13 | Yamaha Corporation | Semiconductor device for detecting pressure variations |
| US20070158811A1 (en) * | 2006-01-11 | 2007-07-12 | James Douglas Wehrly | Low profile managed memory component |
| US7592202B2 (en) * | 2006-03-31 | 2009-09-22 | Intel Corporation | Embedding device in substrate cavity |
| DE102006032925B8 (de) * | 2006-07-15 | 2008-11-06 | Schott Ag | Elektronische Baugruppe und Verfahren zur Verkapselung elektronischer Bauelemente und integrierter Schaltungen |
| US8546921B2 (en) * | 2010-08-24 | 2013-10-01 | Qualcomm Incorporated | Hybrid multilayer substrate |
| CN103635019A (zh) * | 2012-08-28 | 2014-03-12 | 国基电子（上海）有限公司 | 电路板安装结构 |
| DE102014110008A1 (de) * | 2014-07-16 | 2016-01-21 | Infineon Technologies Ag | Träger, Halbleitermodul und Verfahren zu deren Herstellung |
| EP3370303B1 (en) * | 2016-10-21 | 2021-12-08 | KYOCERA Corporation | Substrate for tags, rfid tag and rfid system |
| IT201800005302A1 (it) | 2018-05-11 | 2019-11-11 | Pedivella di bicicletta dal lato trasmissione, dotata di rilevatore di sforzi/deformazioni per un misuratore di coppia o di potenza, nonche' metodi correlati | |
| IT201800005297A1 (it) | 2018-05-11 | 2019-11-11 | Pedivella di bicicletta e relativa guarnitura | |
| IT201800005299A1 (it) | 2018-05-11 | 2019-11-11 | Componente di bicicletta dotato di sensore di sforzi/deformazioni compensato in temperatura | |
| IT201800005294A1 (it) * | 2018-05-11 | 2019-11-11 | Componente di bicicletta in materiale composito e relativo processo di fabbricazione | |
| TWI804619B (zh) | 2018-05-11 | 2023-06-11 | 義大利商坎帕克諾羅公司 | 設有電氣/電子系統的自行車曲柄臂 |
| CN110987280A (zh) * | 2019-12-02 | 2020-04-10 | 歌尔科技有限公司 | 防水防尘压力传感器及其加工方法 |
| JP7254216B2 (ja) * | 2020-01-22 | 2023-04-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2045025A5 (en) * | 1969-05-30 | 1971-02-26 | Lignes Telegraph Telephon | Thick-film circuits on flat substrates |
| JP2504486B2 (ja) | 1987-10-12 | 1996-06-05 | 富士通株式会社 | 混成集積回路構造 |
| JPH04171970A (ja) * | 1990-11-06 | 1992-06-19 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH05208571A (ja) * | 1992-01-31 | 1993-08-20 | Fujitsu Isotec Ltd | 多重積層メタルマスク |
| JPH06219070A (ja) * | 1993-01-26 | 1994-08-09 | Fujitsu Ltd | スクリーン印刷用マスク及びその製造方法 |
| JP2967697B2 (ja) * | 1994-11-22 | 1999-10-25 | ソニー株式会社 | リードフレームの製造方法と半導体装置の製造方法 |
| JP3235452B2 (ja) | 1995-03-20 | 2001-12-04 | 松下電器産業株式会社 | 高周波集積回路装置 |
| US5796165A (en) * | 1996-03-19 | 1998-08-18 | Matsushita Electronics Corporation | High-frequency integrated circuit device having a multilayer structure |
| JP3744649B2 (ja) * | 1997-05-26 | 2006-02-15 | ソニー株式会社 | 半導体パッケージとその製造方法 |
| JPH1154665A (ja) | 1997-07-31 | 1999-02-26 | Toshiba Corp | 複合パッケージ |
| JP2000100997A (ja) * | 1998-09-17 | 2000-04-07 | Mitsubishi Electric Corp | 樹脂封止型半導体装置およびその樹脂封止方法 |
| US6512255B2 (en) * | 1999-09-17 | 2003-01-28 | Denso Corporation | Semiconductor pressure sensor device having sensor chip covered with protective member |
| JP3686567B2 (ja) * | 2000-02-15 | 2005-08-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法および高周波電力増幅装置の製造方法 |
| JP2001291952A (ja) * | 2000-04-10 | 2001-10-19 | Matsushita Electric Ind Co Ltd | 基板の設計方法および実装基板の製造方法ならびに実装基板 |
| DE10055147A1 (de) * | 2000-05-03 | 2001-12-13 | Fraunhofer Ges Forschung | Verfahren zur Verbesserung der Druckqualität beim Einsatz von Druckschablonen |
-
2002
- 2002-01-24 JP JP2002015800A patent/JP3896285B2/ja not_active Expired - Fee Related
- 2002-05-28 TW TW091111357A patent/TW548808B/zh not_active IP Right Cessation
- 2002-06-13 US US10/167,573 patent/US6822339B2/en not_active Expired - Lifetime
- 2002-09-02 DE DE10240415A patent/DE10240415B4/de not_active Expired - Fee Related
- 2002-09-11 KR KR10-2002-0054899A patent/KR100518643B1/ko not_active IP Right Cessation
- 2002-09-13 CN CNB021429650A patent/CN1220260C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10240415A1 (de) | 2003-08-14 |
| KR20030064252A (ko) | 2003-07-31 |
| KR100518643B1 (ko) | 2005-10-05 |
| JP2003218289A (ja) | 2003-07-31 |
| US20030137046A1 (en) | 2003-07-24 |
| DE10240415B4 (de) | 2011-09-22 |
| CN1434504A (zh) | 2003-08-06 |
| US6822339B2 (en) | 2004-11-23 |
| TW548808B (en) | 2003-08-21 |
| CN1220260C (zh) | 2005-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041110 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060919 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061218 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3896285 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121222 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131222 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| LAPS | Cancellation because of no payment of annual fees |