JPH08148530A - リードフレームとその製造方法 - Google Patents

リードフレームとその製造方法

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JPH08148530A
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Abstract

(57)【要約】 【目的】 半導体装置の低価格化、薄型化の要求に応え
ることができ、高信頼度のリードフレームを提供する。 【構成】 デバイスホール2を有する絶縁性保護膜1の
表面にリード3を形成し、該リード3の反絶縁性保護膜
側に突起電極(半田ボール)7を形成する。更に、絶縁
性保護膜1の裏面に補強板5を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、リードフレーム、特に
リードのインナーリードにて半導体チップの電極と接続
されアウターリードにて突起電極を介して配線基板等の
電極と接続されるリードフレームと、その製造方法に関
する。
【0002】
【従来の技術】半導体チップを半田ボールなどの突起電
極を備えた有機基板を介して配線基板等に接続できるよ
うにしたものとして図10、図11に示すものがある。
先ず、図10に示された従来例について説明する。図面
において、aは有機材料を用いた2ないし6層程度の多
層有機配線基板で、その表面に半導体チップbがマウン
ティングされている。cは該多層有機配線基板aの表面
に形成された配線膜で、例えば金からなるコネクトワイ
ヤdを介して上記半導体チップbの電極と接続されてい
る。
【0003】eは上記多層有機配線基板aの裏面に形成
された半田ボールで、上記配線膜cとスルーホールを介
して電気的に接続されている。fはソルダーレジスト
膜、gは封止樹脂、hは配線基板である。この図10に
示す従来例は、多層有機配線基板aを用い、その一方の
主面に半導体チップbを搭載し、樹脂封止し、他方の面
に突起電極である半田ボールeを形成し、この半田ボー
ルeを配線基板gに接続するようにしたものである。次
に、図11に示した従来例について説明する。本例にお
いては、多層有機配線基板aとしてデバイスホールiを
有するものを用い、そして、その表面の配線膜にはポリ
イミドをベースjとするTABテープkのアウターリー
ドを接続し、インナーリードには上記デバイスホールi
内に位置させた半導体チップbの電極をボンディングし
ている。それ以外の点については図10に示した従来例
と略同じである。上記多層有機配線基板aは半田ボール
が多数格子状に配設されていることからボールグリッド
アレイ(BGA)と称されることが多い。
【0004】
【発明が解決しようとする課題】ところで、図10に示
すものは、半導体チップbの電極とBGAと称される多
層有機配線基板aの配線膜cとの間を金からなるコネク
トワイヤdを介して接続しているので、必然的に寄生抵
抗が大きくなるという問題があるし、ワイヤボンディン
グ工程が必要であり、それには、無視できない時間がか
かり、それがコスト増の一因となるという問題がある。
しかも、多層有機配線基板aの一方の主面上に半導体チ
ップbを搭載して樹脂封止するので半導体装置の搭載に
強まる傾向のある薄型化の要求に応えることが難しい。
【0005】図11に示すものは図10に示すものの上
記欠点を概ね解消しているといえる。即ち、半導体チッ
プbの電極と多層有機配線基板aの配線膜cとをコネク
トワイヤdを介することなく直接接続しているので、そ
の分電気抵抗を小さくできるし、ワイヤボンディング工
程が必要でないので、その分コストを低くすることがで
きるうえ、デバイスホールbに半導体チップbを納める
ことができるので、半導体装置の搭載に強く要求される
ことの多い薄型化には比較的対応がしやすい。しかし、
TABテープkを多層有機配線基板aに貼り合わせる工
程が比較的複雑で、しかも、位置合わせ精度が少なくと
も現在の技術的水準では充分でなく、位置合わせ不良の
発生率が高いという問題がある。特に、高熱(480
℃)でTABテープk等が変形するので、その変形が位
置合わせ精度を悪くする一因となっているのである。
【0006】また、図10、図11に示す従来例に共通
の欠点として、多層有機配線基板aの製造工程が複雑で
あるためその価格が非常に高いこと、多層有機配線基板
aに反りが生じ易く、そのため、反り不良率が無視でき
ない程高いこと、多層有機配線基板aの側面から水分の
侵入するおそれが皆無ではないこと等が挙げられる。
【0007】本発明はこのような問題点を解決すべく為
されたものであり、半導体装置の低価格化、薄型化の要
求に応えることができ、高信頼度のリードフレームとそ
の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】請求項1のリードフレー
ムは、デバイスホールを有する絶縁性保護膜の表面にリ
ードが形成され、該リードの反絶縁性保護膜側に突起電
極が形成されたことを特徴とする。請求項2のリードフ
レームは、請求項1記載のリードフレームにおいて、絶
縁性保護膜の裏面に補強板が形成されたことを特徴とす
る。
【0009】請求項3のリードフレームの製造方法は、
請求項1又は2記載のリードフレームの製造方法であっ
て、リード形成用基板表面にエッチングストップ層を介
して多数のリードを形成した後、該リードの反リード形
成用基板側の面にデバイスホールを有する絶縁性保護膜
を接着する工程と、上記リード形成用基板の上記リード
の形成領域を裏側からのエッチングにより除去する工程
と、上記エッチングストップ層を上記リードをマスクと
してエッチングする工程を有することを特徴とする。
【0010】請求項4のリードフレームの製造方法は、
請求項1又は2のリードフレームの製造方法であって、
リード形成用基板の表面にエッチングストップ層を介し
て多数のリードを形成した後、該リード形成用基板のリ
ード形成領域の裏面をハーフエッチングする工程と、該
リード形成用基板のリードの形成された面上に、突起電
極を形成すべき部分に開口を有するソルダーレジストを
形成し、該ソルダーレジストをマスクとして電解メッキ
によりリードに突起電極を形成する工程と、上記リード
形成用基板のリード形成領域の裏面の残存部分をエッチ
ングし、その後、上記エッチングストップ層を上記リー
ドをマスクとしてエッチングする工程と、該リードの反
突起電極形成面側にデバイスホールを有する絶縁性保護
膜を接着する工程と、を有することを特徴とする。
【0011】請求項5のリードフレームは、多数のリー
ドの一方の側にその各アウターリードが露出する開口を
有するソルダーレジストを形成し、上記各アウターリー
ドの露出する部分に突起電極を形成してなることを特徴
とする。請求項6のリードフレームの製造方法は、請求
項5のリードフレームの製造方法において、リード形成
用基板上にエッチングストップ層を介して多数のリード
を形成する工程と、上記リード形成用基板のリードの形
成された面上に、突起電極を形成すべき部分に開口を有
するソルダーレジストを形成し、該ソルダーレジストを
マスクとして電解メッキによりリードに突起電極を形成
する工程と、上記リード形成用基板のリード形成領域の
裏面の残存部分をエッチングする工程と、を有すること
を特徴とする。
【0012】
【作用】請求項1のリードフレームによれば、有機多層
配線基板を使用せず、絶縁性保護膜の表面の配線膜から
なるリードを半導体チップの電極と突起電極との間に介
在させるので、低価格を図ることができ、しかも層間に
水分が侵入するということがないので、耐湿性、耐水性
を向上させることができ、信頼度が高くなる。そして、
絶縁性保護膜がデバイスホールを有するので、そのデバ
イスホール内に半導体チップを納めるようにすることに
より、薄型化を図ることができる。また、TABテープ
を用いないので、TABテープを配線基板に接着する複
雑な工程が必要ではない。従って、TABテープの位置
合わせズレによる歩留まり低下の生じるおそれがない。
【0013】請求項2のリードフレームによれば、絶縁
性保護膜の裏面に補強板が形成されているので、リード
フレームの製造過程或いは半導体チップの搭載、樹脂封
止過程でリードフレームが変形、破損等することをより
有効に防止することができる。請求項3のリードフレー
ムの製造方法によれば、リード形成用基板の表面にエッ
チングストップ層を介してリードを形成するので、ファ
インパターンに形成することができ、また、リードが薄
くてもリード形成用基板の存在によってリードフレーム
の製造途中における変形を防止することができる。そし
て、そのリード形成用基板により変形が防止された状態
のリード上に絶縁性保護膜を、又は絶縁性保護膜及び補
強板の多層体を形成するので、該絶縁性保護膜等により
リードの変形を防止することができる。また、エッチン
グストップ層の不要部分はリードをマスクとするエッチ
ングにより除去することができる。従って、支障なく請
求項1又は2記載のリードフレームを得ることができ
る。
【0014】請求項4のリードフレームの製造方法によ
れば、エッチングストップ層を導電性のある材料で形成
し、該エッチングストップ層をリードをマスクとしてエ
ッチングするにより除去する工程よりも前に突起電極を
形成するので、エッチングストップ層を各突起電極を形
成すべき部分への電解メッキに必要な電位付与の経路と
することができ、延いては電解メッキによる突起電極の
形成が可能となる。従って、突起電極材料を各突起電極
形成箇所にディプレースする必要がなく、突起電極形成
作業を高効率化することができ、延いては、製造コスト
の低減を図ることができる。そして、リードをマスクと
するエッチングストップ層のエッチングの後でリード上
に絶縁性保護膜を、又は絶縁性保護膜及び補強板の多層
体を形成するので、インナーリードボンディングや樹脂
封止等でリードが変形することを絶縁性保護膜等により
防止することができ、しかも層間に水分が侵入するとい
うことがないので、耐湿性、耐水性を向上させることが
でき、信頼度が高くなる。従って、支障なく請求項1又
は2記載のリードフレームを得ることができる。
【0015】請求項5のリードフレームによれば、有機
多層配線基板を使用せず、絶縁性保護膜の表面の単層の
配線膜からなるリードを半導体チップの電極と突起電極
との間に介在させるので、低価格化を図ることができ
る。また、TABテープを用いないので、TABテープ
を配線基板に接着する複雑な工程が必要ではない。従っ
て、TABテープの位置合わせズレによる歩留まり低下
の生じるおそれがない。
【0016】請求項6のリードフレームの製造方法によ
れば、インナーリードボンディング後、樹脂封止する
と、各リード及びその間の位置関係が封止樹脂を通じて
半導体チップにより固定することができ、半導体チップ
がリードに対する補強板としての役割を果たす。そし
て、エッチングストップ層を導電性のある材料で形成す
ると、該エッチングストップ層をリードをマスクとして
エッチングするにより除去する工程よりも前に突起電極
を形成してエッチングストップ層を各突起電極を形成す
べき部分への電解メッキに必要な電位付与の経路とする
ことができ、延いては電解メッキによる突起電極の形成
が可能となる。従って、突起電極材料を各突起電極形成
箇所にディプレースする必要がなく、突起電極形成作業
を高効率化することができ、延いては、製造コストの低
減を図ることができる。
【0017】
【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図1は本発明リードフレームの一つの実施例を
示す断面図である。図面において、1は絶縁性保護膜
で、ポリイミド膜1aと接着膜(例えばエポキシ系樹脂
或いはTG200℃以下のポリイミドからなる。)1b
の2層膜からなる。尚、ポリイミド膜1a自身を接着膜
として使用する場合には単層ということになる。2は絶
縁性保護膜1のデバイスホールである。3は絶縁性保護
膜1の表面に形成されたリードで、例えば電解銅メッキ
により形成され、パターニングは例えばフォトマスクを
用いての選択的メッキ法が駆使される。線幅は例えば2
0〜100μm、ピッチは例えば50〜100μm(従
来の金ワイヤによりリードとチップの電極を接続をする
タイプの場合には100μmがピッチの限界であっ
た。)、厚さは例えば線幅の0.7〜2.0倍、例えば
30μmである。
【0018】3iはリード3のインナーリードで、絶縁
性保護膜1表面上からデバイスホール2上に食み出し、
その先端部が半導体チップ4の電極に接合されている。
その接合は例えば電極にアルミニウムコーティングした
うえでの超音波法により、或いは錫コーティングしたう
えでの金/錫共晶ギャグボンディングにより行われる。
3oはリード3のアウターリードである。5は補強板
で、絶縁性保護膜1の裏面、即ち反リード側の面に接着
されており、例えば銅等の金属板或いはセラミックシー
トからなる。銅板等の金属板或いはセラミックシートは
剛性があるので補強板としての役割を果たすが、更に熱
伝導性が良いので放熱板としての役割をも果たすので、
補強板として最適である。また、軽量化のために、単層
構造にするのではなく、積層構造にすることも考えられ
得る。
【0019】6は上記絶縁性保護膜1のリード3が形成
された表面上に選択的に形成されたソルダーレジスト
で、次に述べる半田ボール(7)形成に際しての隣接リ
ード間の半田ブリッジの発生防止及び電極間、リード間
の絶縁の役割を果たす。具体的には例えば10〜50μ
m程度の厚さのポリイミド膜或いはエポキシ樹脂膜から
なる。このソルダーレジスト6は半田ボール(7)を形
成すべき部分に開口ができるようにパターニングされて
いる。7はアウターリード3o上に形成された突起電極
を成す半田ボールで、これが半導体装置が組付けられる
配線基板の配線膜に接続されることになる。この半田ボ
ール7の形成は、例えば、絶縁性保護膜1のリード3及
びソルダーレジスト6が形成された表面上にフラックス
コーティングをし、次いで、予め用意しておいたボール
状の半田を各半田ボール形成位置上に置き、その後、リ
フローによりその半田を溶融させるという方法で行って
も良いし、ソルダーレジスト3をマスクとしてアウター
リード3oの露出する部分上に電解メッキ法により半田
メッキを行うという方法で行っても良い。また、ニッケ
ル或いは銅等の金属を電解メッキし、それをコアとして
その上に半田をメッキするようにしても良い。
【0020】8は封止用の樹脂で、樹脂8による封止は
金型を用いてのトランスファーモールド法により或いは
ディスペンサを用いてのポッティング法により行っても
良い。尚、図1に示した実施例によれば、半導体チップ
4の裏面が樹脂8の裏面、即ちパッケージ裏面に露出し
ていないが、樹脂8の半導体チップ裏面より低い部分8
aを切り取った形状にして半導体チップ裏面を露出させ
て放熱性を高めるようにしても良い。更には、その裏面
に放熱フィンを接着してより放熱性を高めるようにして
も良い。また、皿状の放熱性の良い補強板5の上面に絶
縁性保護膜1を接着し、この補強板5の内底面に半導体
チップ4をボンディングし(図7参照)、そして、半導
体チップ4の各電極と、各リードのインナーリードとの
接合、即ちインナーリードボンディングを行うようにし
ても良い等種々の変形例が考えられ得る。
【0021】図1に示したリードフレームによれば、有
機多層配線基板を使用せず、絶縁性保護膜1の表面の単
層の配線膜からなるリード3を半導体チップ4の電極と
突起電極である半田ボール7との間に介在させるので、
低価格化を図ることができる。しかも、リードが単層な
ので、層間に水分が侵入するということがなく、耐湿
性、耐水性を向上させることができ、延いては信頼度が
高くなる。そして、絶縁性保護膜1がデバイスホール2
を有するので、そのデバイスホール2内に半導体チップ
を納めるようにすることにより、薄型化を図ることがで
きる。また、TABテープを用いないので、TABテー
プを配線基板に接着する複雑な工程が必要ではない。従
って、TABテープの位置合わせズレによる歩留まり低
下の生じるおそれがない。また、このリードフレームに
よれば、絶縁性保護膜1の裏面に補強板5が接着されて
いるので、リードフレームの製造過程或いは半導体チッ
プ4の搭載、樹脂封止過程でリードフレームが変形、破
損等することを防止することができる。
【0022】図2(A)、(B)、図3(C)〜(H)
及び図4(I)〜(K)は図1に示したリードフレーム
の製造方法の一例を工程順[(A)〜(K)]に示す斜
視図及び断面図である。以下にこの製造方法について工
程順に説明する。 (A)先ず、図2(A)に示すように、ベース9を用意
する。該ベース9は厚さ例えば150μm程度の例えば
銅からなる薄板(以下「銅基板」という。)10の表面
に例えば3μm程度の厚さを有するアルミニウム膜11
を形成し、更に該アルミニウム膜11の表面に厚さ例え
ば2μm程度の薄い銅膜12を形成した三層構造の積層
板である。上記アルミニウム膜11は後に銅基板10の
エッチングをするときにベース9の表面側がエッチング
されないようにするためのエッチングストップ膜として
の役割を果たす。薄い銅膜12はリード3を形成するた
めの銅メッキの下地としての役割を果たし、これがない
と良好なメッキが難しい。尚、銅基板10は特許請求の
範囲でいうリード形成用基板に該当する。リード形成用
基板は自身がリードとはならず最終的には必要でなくな
るが、しかし非常に薄いリードを形成するにあたって基
板として、またその後においてフレームとして過度的に
必要なものであり、従って、リード形成用基板と称する
のである。
【0023】(B)次に、図2(B)に示すように、上
記ベース9の表面、即ち、薄い銅膜12の表面に選択メ
ッキ法により銅からなるリード3を形成する。選択メッ
キは表面をレジスト膜等により選択的に覆い該レジスト
膜をマスクとして電解メッキすることにより行う。この
ように、金属からなるベース9上に電解メッキ法により
銅を選択メッキすることによりリードを形成すると、T
ABテープのリードに比較してリードの膜質を良くしつ
つファンパターン化を図ることができる。尚、その後、
このベース9に対して両面からの選択エッチングにより
製造をやり易くするための孔や、変形防止のためのスリ
ットを形成する。尚、この孔やスリットは本発明の本質
に直接関係がないので図示、説明を省略する。
【0024】(C)次に、図3(C)に示すように、ベ
ース9のリード3が形成された側の面上に絶縁性保護膜
1及び補強板5の積層体を接着する。この絶縁性保護膜
1及び補強板5の積層体はデバイスホール2を有し、リ
ード3の該デバイスホール2から突出する部分を除き完
全に覆うことができる広さを有する矩形状に形成されて
いる。尚、図3(C)の斜視図においては、便宜上リー
ド3をあたかも絶縁性保護膜1及び補強板5を透かして
視えるように示した。 (D)次に、図3(D)に示すように、リードフレーム
を反転(上下逆に反転)し、ベース9の銅基板10を裏
側から選択的にエッチングすることによりリード3の形
成された領域にあたる不要部分を除去する。具体的に
は、製造の便宜上残しておくことが好ましいフレーム部
分のみが残存するように銅基板10を除去する。尚、こ
の選択的エッチングは上下両面にパターニングされたレ
ジスト膜を形成し、これをマスクとしてエッチング(エ
ッチング液は例えば硫酸と過酸化水素の水溶液)するこ
とにより行うが、その際、銅基板10側からのエッチン
グによるリード3の侵蝕はエッチングストップ層である
アルミニウム膜11により阻まれる。ところで、便宜
上、図3(D)の斜視図において該アルミニウム膜1
1、薄い銅膜12を無視して描くことによってリード3
を裏側から視えるようにした。
【0025】(E)次に、第3図(E)に示すように、
リード3をマスクとするエッチングによりアルミニウム
膜11を選択的に除去し、更に、銅を2μm程度エッチ
ングすることによりリード3の形成のための電解メッキ
に際して下地とした薄い銅膜12を除去する。これによ
り各隣接リード3・3間がアルミニウム膜11や薄い銅
膜12により電気的に短絡された状態がなくなる。尚、
銅膜2をエッチングするとき銅からなるリード3も侵食
されるが、エッチング量は2〜3μmと少なく、それに
対してリード3は例えば30μmと厚いので、リード3
の侵蝕は全く問題とならない。 (F)次に、図3(F)の断面図に示すように、ソルダ
ーレジスト6を形成する。尚、斜視図では便宜上ソルダ
ーレジスト6は図示しなかった。 (G)次に、図3(G)に示すように、インナーリード
ボンディングを行う。即ち、リード3のデバイスホール
2へ突出する各インナーリード3iの先端を半導体チッ
プ4の各電極と接合する。
【0026】(H)次に、図3(H)に示すように、樹
脂8により封止する。 (I)次に、図4(I)に示すように、突起電極である
半田ボール7を形成する。この半田ボール7の形成は予
め用意しておいた略ボール状の半田を各アウターリード
先端部にディプレースし、その後リフローするという方
法で行う。次に、電気的不良の有無の測定、電気的特性
の測定を行う。 (J)その後、図4(J)に示すように、リードフレー
ムを各半導体装置毎に分離させる。これにより銅基板1
0は完全になくなる。そして、半田ボール7が下を向く
ように向きを変えると図4(K)のようになる。
【0027】このようなリードフレームの製造方法によ
れば、銅基板10の表面にエッチングストップ層である
アルミニウム膜11を介して選択的電解メッキ法により
リード3を形成するので、リード3のファインパターン
化を図ることができると共に、リード3が薄くても銅基
板10の存在によってリードフレームの製造途中におけ
る変形を防止することができる。そして、その銅基板1
0により変形が防止された状態のリード3上に絶縁性保
護膜1及び補強板5の多層体を形成するので、該絶縁性
保護膜等の形成過程でリード3に変形が生じることを防
止することができる。そして、銅基板10の不要部分は
エッチングにより除去し、更に、エッチングストップ層
11の不要部分はリードをマスクとするエッチングによ
り除去することができ、また、リード3形成のための銅
メッキに際して下地とした薄い銅膜12はそれを除去す
るに最小限必要なエッチングにより除去するので、不必
要なものは一切除去されることになり、従って、支障な
く図1に示したリードフレームを得ることができる。
【0028】図5(A)、(B)及び図6(C)〜
(H)は図1に示すようなリードフレームの製造方法の
他の例を工程順[(A)〜(H)]に示す斜視図及び断
面図である。 (A)図2(A)、(B)に示したのと同じ方法でベー
ス9上に銅からなるリード3を形成したものを用意す
る。具体的には、ベース9の表面、即ち、薄い銅膜12
の表面に選択メッキ法により銅からなるリード3を形成
したものを用意する。そして、ベース9をその両面を選
択的にレジスト膜でマスクし、その状態で両面からその
厚さの約2分の1エッチングすることにより製造の便宜
上或いは変形防止のため必要な孔、スリットをベース9
に形成すると共に、銅基板10のリード3形成領域に対
応する部分をハーフエッチングする。図5(A)はこの
エッチングの終了後の状態を示す。
【0029】(B)次に、図5(B)に示すように、ベ
ース9のリード3が形成された面上にソルダーレジスト
6を選択的に形成する。 (C)次に、図6(C)に示すように、リード3のアウ
ターリード3o先端部(ソルダーレジスト6の開口とな
っている。)に半田ボール7を形成する。この半田ボー
ル7の形成は電解メッキ法により行うことができ、作業
効率を高くすることができる。というのは、ベース9
(リード形成用基板である銅基板10、エッチングスト
ップ層であるアルミニウム膜11、リード形成のための
メッキの下地となる薄い銅膜12からなる三層の積層
板)は導電性材料からなり、配線をしなくてもベース9
自身を介して各半田ボール形成部に電解メッキに必要な
電位を与えることができるから特別に電解メッキ用の回
路の形成を行わなくても電解メッキによる半田ボールの
形成が可能であり、従って、各半田ボール形成位置にボ
ール状半田をディプレースする面倒な作業が必要でなく
なるからである。
【0030】(D)次に、リードフレームの表面側をレ
ジスト膜で全面的にマスクし、裏面側を同じくレジスト
膜で選択的にマスクした状態でベース9の銅基板10を
エッチングすることにより銅基板10の不要部分(主と
して前記ハーフエッチングをした部分の残りの部分)を
除去する。図6(D)はそのエッチング終了後の状態を
示す。 (E)次に、リード3をマスクとしてアルミニウム膜1
1をエッチングし、更に、薄い銅膜12を銅エッチング
により除去する。これにより各リード3・3間が電気的
に独立した状態になる。図6(E)はこの両エッチング
の終了後の状態を示す。
【0031】(F)次に、図6(F)に示すように、リ
ードフレームの半田ボール7が形成された側と反対側の
面に絶縁性保護膜1と補強板5の積層体を接着する。 (G)その後、インナーリードボンディングを行い、し
かる後、樹脂封止をする。図6(G)は樹脂封止後の状
態を示す。そして、半田ボール7が形成された面を下向
きにすると図6(H)に示すようになる。尚、絶縁性保
護膜1と補強板5の積層体を接着する工程と、インナー
リードボンディング工程とはその順序を逆にしてもよ
い。
【0032】このようなリードフレームの製造方法によ
れば、ベース9のアルミニウムからなるエッチングスト
ップ層11をリード3をマスクとしてエッチングするこ
とにより除去する工程よりも前に突起電極である半田ボ
ール7を形成するので、エッチングストップ層11を電
解メッキに必要な電位付与の経路とすることができ、延
いては電解メッキによる半田ボール7の形成が可能とな
る。従って、ボール状半田を多数用意しこれを各半田ボ
ール形成箇所にディプレースする必要がなく、半田ボー
ル突起電極形成作業を高効率化することができ、延いて
は、製造コストの低減を図ることができる。
【0033】そして、リード3をマスクとするアルミニ
ウムからなるエッチングストップ層11のエッチングの
後でリード3上に絶縁性保護膜1と補強板5の多層体を
形成するので、インナーリードボンディングや樹脂封止
等でリード3が変形することを絶縁性保護膜1等により
防止することができる。従って、支障なく図1に示した
リードフレームを得ることができる。
【0034】図7は図5、図6に示したリードフレーム
の製造方法の変形例を説明するための断面図である。本
変形例は、図6(E)に示した工程の終了後、図7に示
すように、予め用意しておいた皿状で上面に絶縁膜1c
が接着された放熱板(例えば銅からなる。)5の内底面
上に半導体チップ4をチップボンディングしておき、こ
の半導体チップ4の電極をリード3の各インナーリード
3iに接合する。このようにすると、放熱性を極めて良
好にすることができる。尚、これ以外の点では図5、図
6に示した製造方法と異なるところはない。
【0035】図8(A)、(B)は本発明リードフレー
ムの他の実施例を示す断面図であり、(A)はリードフ
レームのインナーリードボンディング前の状態を示し、
(B)はインナーリードボンディング後の状態を示す。
13はリードで、その一方の面にはソルダーレジスト6
が形成され、そして、アウターリード13o上にはソル
ダーレジスト6の開口を通して突起電極である半田ボー
ル7が形成されている。10はリード形成用基板のエッ
チング残存部で謂わばリードフレームのフレームを成
し、インナーリードボンディング及び樹脂封止の終了後
カットされる。4はその電極がインナーリード13iに
接続された半導体チップ、8は封止用の樹脂である。
【0036】このリードフレームは半導体チップ4上に
封止用樹脂8を介して載るように組み付けられ、従っ
て、半田ボール7は半導体チップ4の上方に位置する。
依って、半導体装置の小型化に寄与することができる。
そして、有機多層配線基板を使用せず、絶縁性保護膜の
表面の単層のリード13を半導体チップ4の電極と半田
ボール7との間に介在させるので、低価格化を図ること
ができる。また、TABテープを用いないので、TAB
テープを配線基板に接着する複雑な工程が必要ではな
い。従って、TABテープの位置合わせズレによる歩留
まり低下の生じるおそれがない。
【0037】図9(A)乃至(E)は図8に示したリー
ドフレームの製造方法の一例を工程順に示す断面図であ
る。 (A)図9(A)に示すように、銅基板10の表面にア
ルミニウムからなるエッチングストップ層11を介して
リードとなる薄い銅膜13形成した三層構造のベース9
を用意する。 (B)次に、図9(B)に示すように、上記薄い銅膜1
3を選択エッチングによりパターニングすることにより
リード13を形成する。
【0038】(C)次に、ベース9のリード13が形成
された面上に選択的にソルダーレジスト6を形成し、そ
の後、例えば電解メッキ法により半田ボール7を形成す
る。図9(C)は半田ボール7形成後の状態を示す。電
解メッキ法により半田ボール7を形成するので、形成作
業効率を高めることができることができることはいうま
でもない。 (D)次に、ベース9の表面側を全面的にマスクし、裏
面側を選択的にマスクして銅基板10をエッチングする
ことにより、リード形成領域の裏面にあたる部分を除去
し、銅基板10のリードフレームフレームにあたる部分
のみが残存するようにする。
【0039】(E)その後、図9(E)に示すようにエ
ッチングストップ層3をエッチングにより除去する。す
ると、各リード13はそれぞれ他のリードから独立す
る。これで半導体チップ4にインナーリードボンディン
グできる状態になる。その後は、インナーリードボンデ
ィング、樹脂封止(例えばボンディング法あるいはトラ
ンスファーモールド法)及び上記銅基板10の残存部を
カットすると、組み付けが終了する。
【0040】このようなリードフレームの製造方法によ
れば、封止することにより各リード3及びその間の位置
関係が樹脂8を通じて半導体チップ4により固定するこ
とができ、半導体チップ4がリード13に対する補強板
としての役割を果たす。尚、リード13の形成を図2〜
図4に示した製造方法、図5、図6に示した製造方法と
同じように薄い銅膜を下地として電解選択メッキ法によ
り行っても良い。また、上記各実施例において、リード
フレームのリードを単層配線構造でなく、例えば二層等
の多層配線構造にしても良い。
【0041】
【発明の効果】請求項1のリードフレームによれば、有
機多層配線基板を使用せず、絶縁性保護膜の表面の単層
の配線膜からなるリードを半導体チップの電極と突起電
極との間に介在させるので、低価格化を図ることがで
き、しかも層間に水分が侵入するということがないの
で、耐湿性、耐水性を向上させることができ、信頼度が
高くなる。そして、デバイスホールを有するので、その
デバイスホール内に半導体チップを納めるようにするこ
とにより、薄型化を図ることができる。また、TABテ
ープを用いないので、TABテープを配線基板に接着す
る複雑な工程が必要ではない。従って、TABテープの
位置合わせズレによる歩留まり低下の生じるおそれがな
い。
【0042】請求項2のリードフレームによれば、絶縁
性保護膜の裏面に補強板が形成されているので、リード
フレームの製造過程或いは半導体チップの搭載、樹脂封
止過程でリードフレームが変形、破損等することをより
有効に防止することができる。請求項3のリードフレー
ムの製造方法によれば、リード形成用基板の表面にエッ
チングストップ層を介してリードを形成するので、ファ
インパターンに形成することができ、また、リードが薄
くてもリード形成用基板の存在によってリードフレーム
の製造途中における変形を防止することができる。そし
て、そのリード形成用基板により変形が防止された状態
のリード上に絶縁性保護膜を、又は絶縁性保護膜及び補
強板の多層体を形成するので、該絶縁性保護膜等により
リードの変形を防止することができる。また、エッチン
グストップ層の不要部分はリードをマスクとするエッチ
ングにより除去することができる。従って、支障なく請
求項1又は2記載のリードフレームを得ることができ
る。
【0043】請求項4のリードフレームの製造方法によ
れば、エッチングストップ層を導電性のある材料で形成
し、該エッチングストップ層をリードをマスクとしてエ
ッチングするにより除去する工程よりも前に突起電極を
形成するので、エッチングストップ層を各突起電極を形
成すべき部分への電解メッキに必要な電位付与の経路と
することができ、延いては電解メッキによる突起電極の
形成が可能となる。従って、突起電極材料を各突起電極
形成箇所にディプレースする必要がなく、突起電極形成
作業を高効率化することができ、延いては、製造コスト
の低減を図ることができる。そして、リードをマスクと
するエッチングストップ層のエッチングの後でリード上
に絶縁性保護膜を、又は絶縁性保護膜及び補強板の多層
体を形成するので、インナーリードボンディングや樹脂
封止等でリードが変形することを絶縁性保護膜等により
防止することができる。従って、支障なく請求項1又は
2記載のリードフレームを得ることができる。
【0044】請求項5のリードフレームによれば、有機
多層配線基板を使用せず、絶縁性保護膜の表面の単層の
配線膜からなるリードを半導体チップの電極と突起電極
との間に介在させるので、低価格化を図ることができ
る。また、TABテープを用いないので、TABテープ
を配線基板に接着する複雑な工程が必要ではない。従っ
て、TABテープの位置合わせズレによる歩留まり低下
の生じるおそれがない。
【0045】請求項6のリードフレームの製造方法によ
れば、インナーリードボンディング後、樹脂封止する
と、各リード及びその間の位置関係が封止樹脂を通じて
半導体チップにより固定することができ、半導体チップ
がリードに対する補強板としての役割を果たす。そし
て、 エッチングストップ層を導電性のある材料で形成
すると、該エッチングストップ層をリードをマスクとし
てエッチングするにより除去する工程よりも前に突起電
極を形成して、エッチングストップ層を各突起電極を形
成すべき部分への電解メッキに必要な電位付与の経路と
することができ、延いては電解メッキによる突起電極の
形成が可能となる。従って、突起電極材料を各突起電極
形成箇所にディプレースする必要がなく、突起電極形成
作業を高効率化することができ、延いては、製造コスト
の低減を図ることができる。
【図面の簡単な説明】
【図1】本発明リードフレームの一つの実施例を示す断
面図である。
【図2】(A)、(B)は図1に示したリードフレーム
の製造方法の一例の工程(A)、(B)を示す斜視図及
び断面図である。
【図3】(C)乃至(H)は図1に示したリードフレー
ムの製造方法の一例の工程(C)乃至(H)を示す斜視
図及び断面図である。
【図4】(I)乃至(K)は図1に示したリードフレー
ムの製造方法の一例の工程(I)乃至(J)を示す斜視
図及び断面図である。
【図5】(A)、(B)は図1に示したリードフレーム
の製造方法の別の例の工程(A)、(B)を示す斜視図
及び断面図である。
【図6】(C)乃至(H)は図1に示したリードフレー
ムの製造方法の別の例の工程(C)乃至(H)を示す斜
視図及び断面図である。
【図7】図5、図6に示したリードフレームの製造方法
の変形例を説明する断面図である。
【図8】(A)、(B)は本発明リードフレームの他の
実施例を示す断面図で、(A)はインナーリードボンデ
ィング前の状態を示し、(B)は封止後の状態を示す。
【図9】(A)乃至(E)は図8に示したリードフレー
ムの製造方法の一例を工程順に示す断面図である。
【図10】一つの従来例を示す断面図である。
【図11】他の従来例を示す断面図である。
【符号の説明】
1 絶縁性保護膜 2 デバイスホール 3 リード 3i インナーリード 3o アウターリード 4 半導体チップ 5 補強板 6 ソルダーレジスト 7 突起電極(半田ボール) 9 ベース 10 リード形成用基板(銅基板) 11 エッチングストップ層(アルミニウム膜) 13 リード

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 デバイスホールを有する絶縁性保護膜の
    表面に、該デバイスホールへ食み出すインナーリードに
    て半導体チップの電極に接続されアウターリードに突起
    電極が接続される多数のリードが形成され、 上記リードのアウターリードの反絶縁性保護膜側に突起
    電極が形成されたことを特徴とするリードフレーム
  2. 【請求項2】 絶縁性保護膜の反リード側の面に補強板
    が形成されたことを特徴とする請求項1記載のリードフ
    レーム
  3. 【請求項3】 リード形成用基板表面にエッチングスト
    ップ層を介して多数のリードを形成する工程と、 上記リードの反リード形成用基板側の面にデバイスホー
    ルを有する絶縁性保護膜を接着する工程と、 上記リード形成用基板の上記リードの形成領域を裏側か
    らのエッチングにより除去する工程と、 上記エッチングストップ層を上記リードをマスクとして
    エッチングする工程と、 上記リードのアウターリードに突起電極を形成する工程
    と、 を有することを特徴とする請求項1又は2記載のリード
    フレームの製造方法
  4. 【請求項4】 リード形成用基板の表面にエッチングス
    トップ層を介して多数のリードを形成する工程と、 上記リード形成用基板のリード形成領域の裏面をハーフ
    エッチングする工程と、上記リード形成用基板のリード
    形成面上に、突起電極を形成すべき部分に開口を有する
    ソルダーレジストを形成する工程と、 上記ソルダーレジストをマスクとして電解メッキにより
    リードに突起電極を形成する工程と、 上記リード形成用基板のリードの形成領域の裏面の残存
    部分をエッチングし、その後、上記エッチングストップ
    層を上記リードをマスクとしてエッチングする工程と、 上記リードの反突起電極形成面側にデバイスホールを有
    する絶縁性保護膜を接着する工程と、 を有することを特徴とする請求項1又は2のリードフレ
    ームの製造方法
  5. 【請求項5】 多数のリードの一方の側にその各アウタ
    ーリードが露出する開口を有するソルダーレジストを形
    成し、 上記各アウターリードの露出する部分に突起電極を形成
    してなることを特徴とするリードフレーム
  6. 【請求項6】 リード形成用基板上にエッチングストッ
    プ層を介して多数のリードを形成する工程と、 上記リード形成用基板のリードの形成された面上に、突
    起電極を形成すべき部分に開口を有するソルダーレジス
    トを形成し、 上記ソルダーレジストをマスクとして電解メッキにより
    リードに突起電極を形成する工程と、 上記リード形成用基板のリード形成領域の裏面の残存部
    分をエッチングする工程と、 を有することを特徴とする請求項5記載のリードフレー
    ムの製造方法
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008545265A (ja) * 2005-07-07 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パッケージ、該パッケージを製造する方法、及び該方法の使用

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2967697B2 (ja) 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
US5963796A (en) 1996-07-29 1999-10-05 Lg Semicon Co., Ltd. Fabrication method for semiconductor package substrate and semiconductor package
US20040061220A1 (en) * 1996-03-22 2004-04-01 Chuichi Miyazaki Semiconductor device and manufacturing method thereof
JP2891665B2 (ja) 1996-03-22 1999-05-17 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH09312374A (ja) 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
CN1164154C (zh) * 1996-05-31 2004-08-25 罗姆股份有限公司 电路板上接线端的安装方法以及电路板
JP3870301B2 (ja) * 1996-06-11 2007-01-17 ヤマハ株式会社 半導体装置の組立法、半導体装置及び半導体装置の連続組立システム
SG60099A1 (en) * 1996-08-16 1999-02-22 Sony Corp Semiconductor package and manufacturing method of lead frame
KR100209760B1 (ko) * 1996-12-19 1999-07-15 구본준 반도체 패키지 및 이의 제조방법
JP2877122B2 (ja) * 1997-01-20 1999-03-31 ソニー株式会社 半導体装置及びリードフレーム
US6215184B1 (en) * 1998-02-19 2001-04-10 Texas Instruments Incorporated Optimized circuit design layout for high performance ball grid array packages
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
JPH1174413A (ja) * 1997-07-01 1999-03-16 Sony Corp リードフレームとリードフレームの製造方法と半導体装置と半導体装置の組立方法と電子機器
US6249053B1 (en) * 1998-02-16 2001-06-19 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6495394B1 (en) 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
KR100260997B1 (ko) * 1998-04-08 2000-07-01 마이클 디. 오브라이언 반도체패키지
US6579748B1 (en) * 1999-05-18 2003-06-17 Sanyu Rec Co., Ltd. Fabrication method of an electronic component
US6782610B1 (en) * 1999-05-21 2004-08-31 North Corporation Method for fabricating a wiring substrate by electroplating a wiring film on a metal base
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Necエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
DE10034018A1 (de) 2000-07-07 2002-01-24 Infineon Technologies Ag Trägermatrix für integrierte Halbleiter und Verfahren zu ihrer Herstellung
EP1276153A4 (en) * 2001-01-11 2005-05-25 Matsushita Electric Ind Co Ltd PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
AU2007203504B2 (en) * 2001-03-21 2010-05-27 United Test Center Inc Semi Conductor Device and Method for Fabricating The Same
JP3615727B2 (ja) * 2001-10-31 2005-02-02 新光電気工業株式会社 半導体装置用パッケージ
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP3896285B2 (ja) * 2002-01-24 2007-03-22 三菱電機株式会社 半導体装置の製造方法
DE10212495B4 (de) 2002-03-21 2004-02-26 Schulz-Harder, Jürgen, Dr.-Ing. Verfahren zum Herstellen eines Metall-Keramik-Substrats, vorzugsweise eines Kupfer-Keramik-Substrats
DE50307323D1 (de) * 2002-03-13 2007-07-05 Electrovac Ag Verfahren zum herstellen eines metal-keramik-subtrats, vorzugsweise eines kupfer-keramik-substrats
JP2004095972A (ja) * 2002-09-03 2004-03-25 Sumitomo Metal Electronics Devices Inc プラスチックパッケージの製造方法
JP2005243911A (ja) * 2004-02-26 2005-09-08 Mitsui Mining & Smelting Co Ltd 多層積層配線板
CN100382294C (zh) * 2004-02-27 2008-04-16 沈育浓 半导体晶片封装体及其封装方法
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
TWI237885B (en) * 2004-10-22 2005-08-11 Phoenix Prec Technology Corp Semiconductor device having carrier embedded with chip and method for fabricating the same
DE102006037118B3 (de) * 2006-08-07 2008-03-13 Infineon Technologies Ag Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben
CN100576532C (zh) * 2007-08-02 2009-12-30 全懋精密科技股份有限公司 半导体元件埋入承载板的结构及其制法
US8141786B2 (en) * 2008-01-18 2012-03-27 Texas Instruments Incorporated Thin smart card module having strap on carrier
TWI422058B (zh) * 2008-03-04 2014-01-01 Everlight Electronics Co Ltd 發光二極體封裝結構與其製造方法
JP4760930B2 (ja) * 2009-02-27 2011-08-31 株式会社デンソー Ic搭載基板、多層プリント配線板、及び製造方法
JP4798237B2 (ja) * 2009-03-09 2011-10-19 株式会社デンソー Ic搭載基板、及び多層プリント配線板
US9461008B2 (en) 2012-08-16 2016-10-04 Qualcomm Incorporated Solder on trace technology for interconnect attachment
TWI599274B (zh) * 2013-02-26 2017-09-11 大自達電線股份有限公司 撓性印刷電路板用補強構件、撓性印刷電路板及遮蔽印刷電路板
KR102643219B1 (ko) * 2018-08-08 2024-03-05 주식회사 엘지에너지솔루션 발광물질을 포함하는 리드필름을 구비한 이차전지 및 이차전지의 불량 검사 방법
CN113113315B (zh) * 2020-01-13 2023-03-31 珠海零边界集成电路有限公司 一种防止智能功率模块溢胶的方法
TWI731737B (zh) 2020-07-03 2021-06-21 財團法人工業技術研究院 導線架封裝結構

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2797542B2 (ja) * 1989-11-06 1998-09-17 ソニー株式会社 リードフレームの製造方法
US5045921A (en) * 1989-12-26 1991-09-03 Motorola, Inc. Pad array carrier IC device using flexible tape
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
KR960006970B1 (ko) * 1993-05-03 1996-05-25 삼성전자주식회사 필름 캐리어 및 그 제조방법
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JPH07169872A (ja) * 1993-12-13 1995-07-04 Fujitsu Ltd 半導体装置及びその製造方法
DE69527473T2 (de) * 1994-05-09 2003-03-20 Nec Corp Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2967697B2 (ja) 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008545265A (ja) * 2005-07-07 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ パッケージ、該パッケージを製造する方法、及び該方法の使用

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