JP2000100859A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000100859A JP2000100859A JP10268570A JP26857098A JP2000100859A JP 2000100859 A JP2000100859 A JP 2000100859A JP 10268570 A JP10268570 A JP 10268570A JP 26857098 A JP26857098 A JP 26857098A JP 2000100859 A JP2000100859 A JP 2000100859A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- lead
- semiconductor element
- plating
- center pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 238000007747 plating Methods 0.000 claims abstract description 58
- 238000009713 electroplating Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 25
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 17
- 239000011889 copper foil Substances 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000011888 foil Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 239000010931 gold Substances 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- 235000012431 wafers Nutrition 0.000 description 9
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 7
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 229920001971 elastomer Polymers 0.000 description 3
- 239000000806 elastomer Substances 0.000 description 3
- 238000004382 potting Methods 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920006267 polyester film Polymers 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
- H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/4917—Crossed wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0393—Flexible materials
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/04—Soldering or other types of metallurgic bonding
- H05K2203/049—Wire bonding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/15—Position of the PCB during processing
- H05K2203/1545—Continuous processing, i.e. involving rolls moving a band-like or solid carrier along a continuous production path
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/17—Post-manufacturing processes
- H05K2203/175—Configurations of connections suitable for easy deletion, e.g. modifiable circuits or temporary conductors for electroplating; Processes for deleting connections
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49147—Assembling terminal to base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49169—Assembling electrical component directly to terminal or elongated conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Electroplating Methods And Accessories (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
イヤを介して接続された半導体装置において、基板のメ
ッキ引出し線及びそのためのエリアを少なくして配線効
率を改善し、半導体素子のシュリンク化やボールピッチ
の狭ピッチ化に対応する。 【解決手段】 回路基板4aの、半導体素子のセンター
パッドと対応する領域(斜線部)にメッキ用引出し線G
を形成し、この線を用いて電解メッキを行った後、この
部分を引出し線とともに除去した上で、半導体チップと
貼着しワイヤボンディングにより基板と半導体チップと
を接続する。また、基板の回路パターンから延びるリー
ドが接続された半導体装置の場合には、リードの先端部
をメッキ用導電連結片により連結して回路パターンと接
続させてメッキを行い、この部分の絶縁フィルムのみを
除去した後、半導体チップと貼着させ、リードの先端を
導電連結片から切断しながらリードを半導体チップと接
続する。
Description
で、しかも回路パターンの引き回しが容易な半導体装置
とその製造方法に係り、さらに詳しくはチップスケール
サイズのセンターパッド構造の半導体パッケージ(CS
P)に用いられる半導体装置とその製造方法に関する。
からボンディングパッドを半導体素子の中央部に配置し
たチップスケールサイズの半導体パッケージ(CSP)
が注目されている。
ールサイズの半導体パッケージの一例の断面を模式的に
示したものである。
ターリードパッド2を2列に配置したセンターパッド構
造の半導体素子3の上に、テープ状の回路基板4を接着
剤層5を介して貼着させ、回路基板4に形成したリード
6を、ボンディングツールを用いて半導体素子3のアウ
ターリードパッド2上に圧着させて電気的に接続し、そ
の上に例えばシリコーン樹脂のような耐湿性で電気絶縁
性の硬化性樹脂7をポッティングしてリード6の部分を
封止したものである。符号8は、この半導体パッケージ
1の入出力端子と固定手段を兼ねる外部出力端子上に搭
載されリフローされた半田ボールである。
及び図8に示す工程により製造される。
路基板4の製造工程を示している。まず、銅箔9とポリ
イミドのような絶縁フィルム10が、接着剤を介して接
着される(図7a)。銅箔9上にはフォトレジストが塗
布され、回路パターンやリードなどの金メッキの必要な
部分を抜いたマスク、又は金メッキの不要な部分を抜い
たマスクを用いて露光現像が行われてレジストパターン
11が形成される(図7b)。電解メッキにより銅箔の
露出した部分のみにAu/Niメッキ層12が形成され
る(図7c)。次に、フォトレジストパターン11が除
去され、絶縁フィルム10に外部出力パッド(ボール搭
載パッド)を形成するための穴13とボンディング用の
窓14がレーザビームの照射により形成される(図7
d)。穴13には導電性のペースト14が充填されて外
部入出力端子15が形成され(図7e)、窓部14の露
出している銅箔9がエッチングにより除去されてリード
部16が形成される(図7f)。
が完成する。
4を用いてた半導体パッケージを製造する工程を示した
ものである。
は、ボンディングのためのリード部16を残してスクリ
ーン印刷によりエラストマー層17が形成され(図8
a)、このエラストマー層17を介して半導体素子18
が回路基板4の対応する位置に接着される(図8b)。
そして、ボンディングツール19によりリード部16の
先端部が切り離されつつ、その先端部が半導体素子18
の対応するセンターパッドに接続される(図8c)。ま
た、外部入出力端子15には半田ボール19が搭載さ
れ、リフローによりバンプが形成され(同)、センター
パッド部15には硬化性樹脂がポッティングされて(図
示せず)、半導体パッケージが完成する。ところで、こ
のような従来の半導体パッケージに用いられる回路基板
4では、図9に示すように、半導体素子18に対応する
点線で囲んだ領域Aを挟んで、電解メッキの際に給電す
るためのメッキ用引出し線19が配設されており、これ
らのメッキ用引出し線19には、外部入出力端子20、
リード21が配線パターン22を介して接続されてい
る。
てAu/Niの電解メッキを行うことにより、外部入出
力端子20、リード21が配線パターン22半導体素子
と接着させリード21の先端部を半導体素子のセンター
パッドにボンディングツールを用いてボンディングを行
った後、最終的にこの回路基板は、半導体素子18に対
応する寸法線に沿って切断され、外周部のパッケージと
しての不要領域が廃棄される。
半導体パッケージ用の回路基板では、パッケージとして
の必要エリアの他にメッキ引出し線用のエリアも必要と
なり基板面積が大きくなるため、1シートあたりの取り
数が少なくなって基板コストが高くなるという問題があ
った。
ア外とパッケージエリア内にまたがって形成されパッケ
ージエリア外の引出し線についてはパッケージとして不
必要であるためメッキ後に切断されるが、パッケージエ
リア内の部分は基板内に残るため配線効率が低くなり、
半導体素子のシュリンク化やボールピッチの狭ピッチ化
が進んだ場合、配線領域が縮小化されるて回路パターン
の引き回しが不可能になるという問題があった。
公知のチップスケールサイズの半導体パッケージでは、
パッケージとしての必要エリアの他にメッキ引出し線用
のエリアも必要となり、基板面積が大きくなるためこれ
を用いた半導体装置のコストが高くなるという問題があ
った。
リア内の部分は基板内に残るため配線効率が低くなり、
半導体素子のシュリンク化やボールピッチの狭ピッチ化
が進んだ場合、配線領域が縮小化されて、回路パターン
引き回しが不可能になるという問題があった。
めになされたもので、センターパッド構造の半導体素子
の機能面に回路基板が貼着され、前記半導体素子のセン
ターパッドと前記回路基板のボンディングパッドがボン
ディングワイヤを介して接続された半導体装置におい
て、回路基板のメッキ引出し線用のエリアを少なくする
とともに、内パッケージエリア内のメッキ用引出し線を
少なくして配線効率を改善し、半導体素子のシュリンク
化やボールピッチの狭ピッチ化が進んだ場合でも、回路
基板における回路パターンの引き回しの自由度を大きく
した半導体装置及びその製造方法を提供することを目的
とする。
置は、センターパッド構造の半導体素子の機能面に回路
基板が貼着され、前記半導体素子のセンターパッドと前
記回路基板のボンディングパッドがボンディングワイヤ
を介して接続された半導体装置において、前記回路基板
のボンディングパッドには、前記半導体チップのセンタ
ーパッド側からの給電により電解メッキが施されている
ことを特徴としている。
ーパッド側からの給電により電解メッキが施されるの
で、外縁へ向うメッキ用引出し線は形成されていない
(請求項2)。
ッド構造の半導体素子の機能面に回路基板が貼着され、
前記半導体素子のセンターパッドに前記回路基板の回路
パターンから延びるリードが接続された半導体装置にお
いて、前記リードの先端と対向する縁部に沿って、該リ
ードの電解メッキの際に、該リードを隣接するリードと
電気的に接続させたメッキ用導電連結片が形成されてい
ることを特徴としている。
は、請求項1記載の半導体装置を製造する方法であっ
て、センターパッド構造の半導体素子の機能面に回路基
板が貼着され、前記半導体素子のセンターパッドと前記
回路基板のボンディングパッドがボンディングワイヤを
介して接続された半導体装置の製造方法において、金属
箔と絶縁フィルムとを接合させた積層板の前記金属箔に
エッチングを施して、貼着すべき半導体素子のセンター
パッドと対応する領域にメッキ用引出し線を、前記半導
体素子のそれ以外の部分と対応する領域に外部入出力端
子部とボンディングパッドを、これら両領域にまたがっ
てこれらを電気的に連結する回路パターンを、それぞれ
形成して回路基板を得る工程と、前記回路基板のメッキ
用引出し線から給電しつつ前記外部入出力端子部、ボン
ディングパッド及び回路パターンに電解メッキを施す工
程と、前記回路基板の半導体素子のセンターパッドと対
応する領域をメッキ用引出し線とともに除去して窓部を
形成する工程と、前記回路基板の絶縁フィルム側を前記
窓部からセンターパッドが露出するように半導体素子に
貼着する工程と、前記回路基板のボンディングパッドと
前記半導体素子のセンターパッドをボンディングワイヤ
で接続する工程と、前記回路基板の外部入出力端子部に
外部入出力端子を形成する工程とを有することを特徴と
している。
は、センターパッド構造の半導体素子の機能面に回路基
板が貼着され、前記半導体素子のセンターパッドに前記
回路基板の回路パターンから延びるリードが接続された
半導体装置の製造方法において、金属箔と絶縁フィルム
とを接合させた積層板の前記金属箔にエッチングを施し
て、貼着すべき半導体素子のセンターパッドと対応する
領域に複数のリードを、前記半導体素子のセンターパッ
ドと対応する領域の境界線に沿って前記各リード部の先
端側を連結するメッキ用導電連結片を、前記半導体素子
のそれ以外の部分と対応する領域に外部入出力端子部
と、該入出力端子部と前記メッキ用導電連結片とを電気
的に連結する回路パターンを、それぞれ形成して回路基
板を得る工程と、前記メッキ用導電連結片を介して前記
外部入出力端子部、回路パターン及びリードに給電しつ
つこれらに電解メッキを施す工程と、前記回路基板の貼
着すべき半導体素子のセンターパッドと対応する領域の
絶縁フィルムのみを除去してリードを形成する工程と、
前記回路基板の絶縁フィルム側を前記窓部からセンター
パッドが露出するように半導体素子に貼着する工程と、
前記回路基板のリードの先端を前記メッキ用導電連結片
から切り離しつつ前記半導体素子のセンターパッドに接
続する工程と、前記回路基板の外部入出力端子部に外部
入出力端子を形成する工程とを有することを特徴として
いる。
半導体素子のセンターパッドと対応する領域の絶縁フィ
ルムのみを除去してリードを形成した後、該リードの積
層板における金属層部分のみを除去して電解メッキ層の
みによるリードとすることが望ましい(請求項6)。
ープ状の絶縁基板としては、ポリイミドフィルムその他
のイミド系フィルム、ポリエステルフィルム等が例示さ
れるが、電気絶縁特性、耐熱性、機械的特性に優れてい
ることからポリイミド系フィルムが適している。
着され、フォトリソグラフィ技術により所定の銅箔のパ
ターンが形成される。
線から給電して電解メッキにより必要箇所にAu/Ni
電解メッキが施された後に、半導体素子のセンターパッ
ドを露出するための窓部が打ち抜かれる。この半導体パ
ッケージは、半導体素子に貼着された後、ボンディング
パッドとこの窓部から露出した半導体素子のセンターパ
ッドがボンディングワイヤにより接続される。
ッキ用導電連結片を介して給電されて電解メッキにより
必要箇所にAu/Ni電解メッキが施された後に、半導
体素子のセンターパッド部分の絶縁基板のみが導体(リ
ード)部分を残してレーザービームにより除去される。
そして、この除去された部分に形成された入出力リード
が絶縁基板を除去した部分から露出した半導体素子のセ
ンターパッドにボンディング接続される(請求項6)。
が搭載されリフローして形成される。
例について図面を参照して説明する。
を参照しながら説明する。なお、これらの図において図
6乃至図9と共通する部分には同一の符号を付す。
1の実施例を示したものである。
すように、半導体素子のセンターパッドに対応する斜線
で示した領域に、電解メッキの際に給電するためのメッ
キ用引出し線9が配設されており、この引出し線19に
回路基板4のボンディングパッド21と外部入出力端子
20が回路パターン22を介して電気的に連結されてい
る。
プ状回路基板と同様に、銅箔とポリイミドのような絶縁
フィルムとを、接着剤を介して接着し、フォトレジスト
技術により図示のごとき銅箔のパターンを形成させたも
のであり、通常は、図2に示すごとく、半導体チップ1
個に対応する単位テープ23を、幅方向に数個(同図で
は3個の例を示している。)並列させ長手方向にも多数
連続させた一連のものとするとともに、半導体チップの
センターパッドの位置に形成したメッキ用引出し線19
を、一方の側に沿わせて形成したメッキ用引出し母線2
4を介して互いに電気的に連結させ、さらにその外側に
自動給送のためのスプロケット25を形成して構成され
ている。
は、図示のパターン上に、メッキ用引出し母線24を介
して必要な導体パターンに給電して電解メッキを行うこ
とにより銅パターン上にAu/Niメッキ層を形成し、
しかる後、メッキ用引出し線19の形成されている斜線
部分が窓状に打ち抜かれる。
介して、センターパッド構造の半導体チップが点線内に
位置するように貼着され、回路基板4に形成した窓部に
露出する半導体チップのセンターパッドと、回路基板4
のボンディングパッド21aとがボンディングワイヤに
より電気的に接続され、外部入出力端子20に半田ボー
ル8が搭載されリフローにより固定された後、半導体チ
ップのセンターパッド部に硬化性樹脂によるポッティン
グが施されて半導体パッケージが完成される。 [実施例2]図3は、図6乃至8に示した従来のテープ
状回路基板に対応する本発明の実施例を示したものであ
る。
すように、半導体チップ3のセンターパッドに対応する
斜線で示した領域に、先端を半導体チップのアウターリ
ードパッドに圧着させて回路基板4bと半導体チップと
を電気的に接続させるためのリード21が形成されてい
る。各リード21の先端は絶縁除去領域14bに沿って
その外側に形成されたメッキ用導電連結片26により電
気的に接続されるとともに、その端部が一方の側に沿っ
て形成されたメッキ用引出し母線27に電気的に接続さ
れている。
て説明したように、銅箔9とポリイミドのような絶縁フ
ィルム10とを、接着剤を介して接着し、フォトレジス
ト技術により図示のごときパターンを形成させたもので
あり、通常は、図2に示すごとく、半導体チップ1個に
対応する単位テープ23を、幅方向に数個(同図では3
個の例を示している。)並列させ長手方向にも多数連続
させた一連のものとするとともに、一方の側に沿わせて
形成したメッキ用引出し母線27を介して互いに電気的
に連結させ、さらにその外側に自動給送のためのスプロ
ケット25を形成して構成されている。
図示のパターン上に、メッキ用引出し母線27及びメッ
キ用導電連結片26を介して必要な銅パターンに給電し
て電解メッキを行うことにより銅パターン上にAu/N
iメッキ層を形成し、しかる後、リード21の形成され
ている斜線部分がレーザビームにより除去される。
4aには、図8に示したごとく、接着剤を介して、セン
ターパッド構造の半導体チップ18が点線内に位置する
ように貼着され、回路基板4に形成した窓部に露出する
半導体チップのパッドに回路基板4のリード21の先端
がボンディングツールを用いて接続される。そして、外
部入出力端子20に半田ボールが搭載されリフローによ
り固定された後、ワイヤボンディング部に硬化性樹脂に
よるポッティングが施されて半導体パッケージが完成さ
れる。
数形成されたウエハの半導体形成面に貼着して用いられ
るテープ状回路基板4cの平面図を示したもので、図の
点線で囲まれた長方形の一単位31がウエハの主面に形
成された1個の半導体チップに対応している。一点鎖線
はメッキ用引出し線32を示している。
きウエハの寸法よりも大きくされており、しかも長手方
向に図示のウエハに対応するテープ状回路基板の単位が
所定の間隔をおいて連続的に形成されている。
ってメッキ用引出し線32が接続される銅箔の円形のパ
ターン33が形成され、点線31で示す各ダイシングラ
インの延長上には正方形の位置表示用の開口部34が形
成されている。符号35は位置決め用の穴である。
体チップの各単位におけるセンターパッドに対応する領
域Bには、電解メッキの際に給電するためのメッキ用引
出し線19が配設されており、このメッキ用引出し線1
9の端部が銅箔の円形のパターン33に接続されてい
る。
がパターン配線37、ボンディングパッド38という経
路でメッキ用引出し線19に電気的に連結されており、
メッキを必要としないダミーパッド39はメッキ用引出
し線19には接続されていない。
プ状回路基板と同様に、銅箔とポリイミドのような絶縁
フィルムとを、接着剤を介して接着し、フォトレジスト
技術により図示のごときパターンを形成させたものであ
る。
図示のパターン上に、メッキ用引出し線19を介して必
要な導体パターンに給電して電解メッキを行うことによ
り銅パターン上にAu/Niメッキ層を形成し、しかる
後、メッキ用引出し線19の形成されている斜線部分が
窓状に打ち抜かれる。
ようにしてウエハと接着されて半導体パッケージが製造
される。
は、接着剤を介して、センターパッド構造の半導体チッ
プの一単位が点線で示す枠内に位置するようにウエハの
主面に貼着され、回路基板4に形成した窓部に露出する
半導体チップごとのパッドと、回路基板4cのボンディ
ングパッド38がボンディングワイヤにより電気的に接
続される。
が搭載されリフローにより固定された後、ワイヤボンデ
ィング部に硬化性樹脂によるポッティングが施され、点
線に沿ってダイシングされて個々の半導体パッケージが
得られる。
体パッケージを、ウエハの状態で完成させ、最後にダイ
シングにより個々の半導体パッケージに分離されせたも
のであるが、実施例2における半導体パッケージを、同
様にしてウエハの状態で完成させ、最後にダイシングに
より個々の半導体パッケージに分離されせることも可能
である。
めの除去領域にメッキ用引出し線を配線することによ
り、回路基板としての必要エリアが少なくなり、基板面
積が減少して基板コストを低減することができる。
ドを接続する回路パターンが、外部接続用端子とメッキ
用引出し線を接続する回路パターンと共用できるので、
配線効率が向上して狭ピッチ化に対応することができ
る。
線パターンの構成を概略的に示す平面図。
列状態を示す平面図。
配線パターンの構成を概略的に示す平面図。
基板の配線パターンの構成を概略的に示す平面図。
面図。
状回路基板の製造工程を示す拡大断面図。
とテープ状回路基板との接続工程を示す拡大断面図。
を概略的に示す平面図。
ド、3……半導体チップ、4,4a,4b,4c……テ
ープ状の回路基板、5……接着剤層、6……リード、7
……硬化性樹脂、8……半田ボール、9……銅箔、10
……絶縁フィルム、11……フォトレジストパターン、
12……Au/Niメッキ層、13……穴、14……ボ
ンディング用の窓、15……外部出力パッド、16……
リード部、17……エラストマー層、18……半導体チ
ップ、19,32……メッキ用引出し線、20……外部
接続用端子、21……リード、21a……ボンディング
パッド、22……配線パターン、23……単位テープ2
4,27……メッキ用引出し母線、25……スプロケッ
ト、26……メッキ用導電連結片
Claims (8)
- 【請求項1】 センターパッド構造の半導体素子の機能
面に回路基板が貼着され、前記半導体素子のセンターパ
ッドと前記回路基板のボンディングパッドがボンディン
グワイヤを介して接続された半導体装置において、 前記回路基板のボンディングパッドには、前記半導体チ
ップのセンターパッド側からの給電により電解メッキが
施されていることを特徴とする半導体装置。 - 【請求項2】 前記回路基板には、外縁へ向うメッキ用
引出し線が形成されていないことを特徴とする請求項1
記載の半導体装置。 - 【請求項3】 センターパッド構造の半導体素子の機
能面に回路基板が貼着され、前記半導体素子のセンター
パッドに前記回路基板の回路パターンから延びるリード
が接続された半導体装置において、 前記リードの先端と対向する縁部に沿って、該リードの
電解メッキの際に、該リードを隣接するリードと電気的
に接続させたメッキ用導電連結片が形成されていること
を特徴とする半導体装置。 - 【請求項4】 センターパッド構造の半導体素子の機能
面に回路基板が貼着され、前記半導体素子のセンターパ
ッドと前記回路基板のボンディングパッドがボンディン
グワイヤを介して接続された半導体装置の製造方法にお
いて、 金属箔と絶縁フィルムとを接合させた積層板の前記金属
箔にエッチングを施して、貼着すべき半導体素子のセン
ターパッドと対応する領域にメッキ用引出し線を、前記
半導体素子のそれ以外の部分と対応する領域に外部入出
力端子部とボンディングパッドを、これら両領域にまた
がってこれらを電気的に連結する回路パターンを、それ
ぞれ形成して回路基板を得る工程と、 前記回路基板のメッキ用引出し線から給電しつつ前記外
部入出力端子部、ボンディングパッド及び回路パターン
に電解メッキを施す工程と、 前記回路基板の半導体素子のセンターパッドと対応する
領域をメッキ用引出し線とともに除去して窓部を形成す
る工程と、 前記回路基板の絶縁フィルム側を前記窓部からセンター
パッドが露出するように半導体素子に貼着する工程と、 前記回路基板のボンディングパッドと前記半導体素子の
センターパッドをボンディングワイヤで接続する工程
と、 前記回路基板の外部入出力端子部に外部入出力端子を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項5】 センターパッド構造の半導体素子の機能
面に回路基板が貼着され、前記半導体素子のセンターパ
ッドに前記回路基板の回路パターンから延びるリードが
接続された半導体装置の製造方法において、 金属箔と絶縁フィルムとを接合させた積層板の前記金属
箔にエッチングを施して、貼着すべき半導体素子のセン
ターパッドと対応する領域に複数のリードを、前記半導
体素子のセンターパッドと対応する領域の境界線に沿っ
て前記各リード部の先端側を連結するメッキ用導電連結
片を、前記半導体素子のそれ以外の部分と対応する領域
に外部入出力端子部と、該入出力端子部と前記メッキ用
導電連結片とを電気的に連結する回路パターンを、それ
ぞれ形成して回路基板を得る工程と、 前記メッキ用導電連結片を介して前記外部入出力端子
部、回路パターン及びリードに給電しつつこれらに電解
メッキを施す工程と、 前記回路基板の貼着すべき半導体素子のセンターパッド
と対応する領域の絶縁フィルムのみを除去してリードを
形成する工程と、 前記回路基板の絶縁フィルム側を前記窓部からセンター
パッドが露出するように半導体素子に貼着する工程と、 前記回路基板のリードの先端を前記メッキ用導電連結片
から切り離しつつ前記半導体素子のセンターパッドに接
続する工程と、 前記回路基板の外部入出力端子部に外部入出力端子を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項6】 前記回路基板の貼着すべき半導体素子の
センターパッドと対応する領域の絶縁フィルムのみを除
去してリードを形成した後、該リードの積層板における
金属層部分のみを除去して電解メッキ層のみによるリー
ドとすることを特徴とする請求項5記載の半導体装置の
製造方法。 - 【請求項7】 前記半導体素子が、ウエハにマトリック
ス状に多数形成されたダイシング前の半導体素子である
ことを特徴とする請求項1乃至3のいずれか1項記載の
半導体装置の製造方法。 - 【請求項8】 前記積層板が、銅箔とポリイミド系フィ
ルムを積層してなることを特徴とする請求項4乃至7の
いずれか1項記載の半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26857098A JP3420706B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 |
TW088115139A TW442929B (en) | 1998-09-22 | 1999-09-02 | Semiconductor device and manufacture thereof |
US09/390,024 US6462283B1 (en) | 1998-09-22 | 1999-09-03 | Semiconductor package with central circuit pattern |
KR1019990041027A KR100346899B1 (ko) | 1998-09-22 | 1999-09-22 | 반도체장치 및 그 제조방법 |
US10/225,167 US20020189852A1 (en) | 1998-09-22 | 2002-08-22 | Fabricating method of semiconductor devices, fabricating method of printed wired boards, and printed wired board |
US10/225,200 US6711815B2 (en) | 1998-09-22 | 2002-08-22 | Fabricating method of semiconductor devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26857098A JP3420706B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000100859A true JP2000100859A (ja) | 2000-04-07 |
JP3420706B2 JP3420706B2 (ja) | 2003-06-30 |
Family
ID=17460365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26857098A Expired - Fee Related JP3420706B2 (ja) | 1998-09-22 | 1998-09-22 | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US6462283B1 (ja) |
JP (1) | JP3420706B2 (ja) |
KR (1) | KR100346899B1 (ja) |
TW (1) | TW442929B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358257A (ja) * | 2000-06-16 | 2001-12-26 | Toppan Printing Co Ltd | 半導体装置用基板の製造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3780996B2 (ja) * | 2002-10-11 | 2006-05-31 | セイコーエプソン株式会社 | 回路基板、バンプ付き半導体素子の実装構造、バンプ付き半導体素子の実装方法、電気光学装置、並びに電子機器 |
WO2004088727A2 (en) * | 2003-04-02 | 2004-10-14 | United Test And Assembly Center Ltd. | Multi-chip ball grid array package and method of manufacture |
US7851899B2 (en) * | 2004-04-02 | 2010-12-14 | Utac - United Test And Assembly Test Center Ltd. | Multi-chip ball grid array package and method of manufacture |
US7617628B2 (en) * | 2004-12-22 | 2009-11-17 | Smith & Wesson Corp. | Fire control mechanism for a firearm |
TWI305127B (en) * | 2006-10-13 | 2009-01-01 | Phoenix Prec Technology Corp | Circuit board structure capable of performing electrica tests and fabrication method thereof |
US8441271B2 (en) * | 2007-04-03 | 2013-05-14 | Advantest Corporation | Contactor and method of production of contactor |
JP2009246166A (ja) * | 2008-03-31 | 2009-10-22 | Fujitsu Ltd | 電子部品パッケージおよび基板ユニット並びにプリント配線板およびその製造方法 |
CN102528266B (zh) * | 2010-12-24 | 2014-03-05 | 中国科学院深圳先进技术研究院 | 超声阵列声头阵元的电路引线焊接方法 |
CN107708297A (zh) * | 2017-08-31 | 2018-02-16 | 深圳崇达多层线路板有限公司 | 一种基于焊盘的电镀引线设计 |
Family Cites Families (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3597834A (en) * | 1968-02-14 | 1971-08-10 | Texas Instruments Inc | Method in forming electrically continuous circuit through insulating layer |
US3832769A (en) * | 1971-05-26 | 1974-09-03 | Minnesota Mining & Mfg | Circuitry and method |
US4811081A (en) * | 1987-03-23 | 1989-03-07 | Motorola, Inc. | Semiconductor die bonding with conductive adhesive |
US5483421A (en) * | 1992-03-09 | 1996-01-09 | International Business Machines Corporation | IC chip attachment |
JPH05259214A (ja) | 1992-03-11 | 1993-10-08 | Ricoh Co Ltd | 半導体装置 |
JP3023265B2 (ja) | 1992-09-26 | 2000-03-21 | 日本特殊陶業株式会社 | 集積回路用パッケージ本体 |
US5309322A (en) * | 1992-10-13 | 1994-05-03 | Motorola, Inc. | Leadframe strip for semiconductor packages and method |
JPH0737931A (ja) | 1993-07-16 | 1995-02-07 | Hitachi Ltd | テープキャリア型半導体装置 |
US6249048B1 (en) * | 1997-03-21 | 2001-06-19 | Siemens N.V. | Polymer stud grid array |
JP3474937B2 (ja) * | 1994-10-07 | 2003-12-08 | 株式会社東芝 | 実装用配線板の製造方法、半導体パッケージの製造方法 |
US5748209A (en) * | 1994-10-31 | 1998-05-05 | Hewlett-Packard Company | Thermal ink jet tab circuit having a plurality of trace groups wherein adjacent traces in each group are staggered |
US5622770A (en) * | 1994-12-22 | 1997-04-22 | Square D Company | Printed circuit board design utilizing flexible interconnects for programmable logic components |
KR100218996B1 (ko) * | 1995-03-24 | 1999-09-01 | 모기 쥰이찌 | 반도체장치 |
US5719440A (en) * | 1995-12-19 | 1998-02-17 | Micron Technology, Inc. | Flip chip adaptor package for bare die |
KR100274333B1 (ko) * | 1996-01-19 | 2001-01-15 | 모기 쥰이찌 | 도체층부착 이방성 도전시트 및 이를 사용한 배선기판 |
JP2891665B2 (ja) | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US5994222A (en) * | 1996-06-24 | 1999-11-30 | Tessera, Inc | Method of making chip mountings and assemblies |
US6011694A (en) * | 1996-08-01 | 2000-01-04 | Fuji Machinery Mfg. & Electronics Co., Ltd. | Ball grid array semiconductor package with solder ball openings in an insulative base |
JP2828053B2 (ja) * | 1996-08-15 | 1998-11-25 | 日本電気株式会社 | 半導体装置 |
KR19980020726A (ko) * | 1996-09-11 | 1998-06-25 | 김광호 | 칩 스케일의 볼 그리드 어레이 패키지 및 그의 제조 방법 |
US5796163A (en) * | 1997-05-23 | 1998-08-18 | Amkor Technology, Inc. | Solder ball joint |
JPH1140694A (ja) * | 1997-07-16 | 1999-02-12 | Oki Electric Ind Co Ltd | 半導体パッケージおよび半導体装置とその製造方法 |
US5952611A (en) * | 1997-12-19 | 1999-09-14 | Texas Instruments Incorporated | Flexible pin location integrated circuit package |
US6049129A (en) * | 1997-12-19 | 2000-04-11 | Texas Instruments Incorporated | Chip size integrated circuit package |
JPH11233566A (ja) | 1998-02-09 | 1999-08-27 | Shinko Electric Ind Co Ltd | 半導体装置用配線パターンフィルム |
US6020629A (en) * | 1998-06-05 | 2000-02-01 | Micron Technology, Inc. | Stacked semiconductor package and method of fabrication |
-
1998
- 1998-09-22 JP JP26857098A patent/JP3420706B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-02 TW TW088115139A patent/TW442929B/zh not_active IP Right Cessation
- 1999-09-03 US US09/390,024 patent/US6462283B1/en not_active Expired - Fee Related
- 1999-09-22 KR KR1019990041027A patent/KR100346899B1/ko not_active IP Right Cessation
-
2002
- 2002-08-22 US US10/225,167 patent/US20020189852A1/en not_active Abandoned
- 2002-08-22 US US10/225,200 patent/US6711815B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358257A (ja) * | 2000-06-16 | 2001-12-26 | Toppan Printing Co Ltd | 半導体装置用基板の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6711815B2 (en) | 2004-03-30 |
TW442929B (en) | 2001-06-23 |
KR100346899B1 (ko) | 2002-08-03 |
US6462283B1 (en) | 2002-10-08 |
JP3420706B2 (ja) | 2003-06-30 |
US20020189852A1 (en) | 2002-12-19 |
KR20000023414A (ko) | 2000-04-25 |
US20030056976A1 (en) | 2003-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6541848B2 (en) | Semiconductor device including stud bumps as external connection terminals | |
EP0683517A2 (en) | Semiconductor device having semiconductor chip bonded to circuit board through bumps and process of mounting thereof | |
JPH08148530A (ja) | リードフレームとその製造方法 | |
JPH08102466A (ja) | 半導体装置の製造方法及び半導体ウエハー | |
TW200845350A (en) | Dual or multiple row package | |
JPH08293529A (ja) | 半導体装置およびその製造方法およびそれを用いた電子装置 | |
JP3420706B2 (ja) | 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法 | |
JP3437477B2 (ja) | 配線基板および半導体装置 | |
JPH0922963A (ja) | 半導体回路素子搭載基板フレームの製造方法 | |
JP2004207275A (ja) | 回路装置およびその製造方法 | |
JP2005286057A (ja) | 回路装置およびその製造方法 | |
US6240632B1 (en) | Method of manufacturing lead frame and integrated circuit package | |
KR100658120B1 (ko) | 필름 기판을 사용한 반도체 장치 제조 방법 | |
JP3084648B2 (ja) | 半導体装置 | |
JP3350454B2 (ja) | 半導体集積回路装置およびその製造方法並びに製造装置 | |
JP3383597B2 (ja) | 半導体装置の製造方法 | |
JP4663172B2 (ja) | 半導体装置の製造方法 | |
JP2982703B2 (ja) | 半導体パッケージ及びその製造方法 | |
JP3196758B2 (ja) | リードフレームとリードフレームの製造方法と半導体装置と半導体装置の製造方法 | |
JPH11330301A (ja) | 半導体装置およびその実装構造体並びに配線樹脂基板およびその製造方法 | |
JPH1116947A (ja) | 半導体パッケージ及びその製造方法 | |
JPH09246416A (ja) | 半導体装置 | |
JP2000294675A (ja) | チップキャリア及び半導体装置並びにチップキャリアの製造方法 | |
JPH118260A (ja) | 樹脂封止型半導体装置の製造方法 | |
JP2000299399A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030401 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |