JP2005286057A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法 Download PDF

Info

Publication number
JP2005286057A
JP2005286057A JP2004096959A JP2004096959A JP2005286057A JP 2005286057 A JP2005286057 A JP 2005286057A JP 2004096959 A JP2004096959 A JP 2004096959A JP 2004096959 A JP2004096959 A JP 2004096959A JP 2005286057 A JP2005286057 A JP 2005286057A
Authority
JP
Japan
Prior art keywords
passive element
conductive pattern
circuit device
conductive
bonding wire
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004096959A
Other languages
English (en)
Inventor
Atsushi Kato
敦史 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004096959A priority Critical patent/JP2005286057A/ja
Priority to TW093140728A priority patent/TWI259507B/zh
Priority to CNA2005100061059A priority patent/CN1677665A/zh
Priority to US11/047,175 priority patent/US20050212107A1/en
Priority to KR1020050008492A priority patent/KR20050096851A/ko
Publication of JP2005286057A publication Critical patent/JP2005286057A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26F—PERFORATING; PUNCHING; CUTTING-OUT; STAMPING-OUT; SEVERING BY MEANS OTHER THAN CUTTING
    • B26F3/00—Severing by means other than cutting; Apparatus therefor
    • B26F3/04—Severing by squeezing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26D—CUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D1/00—Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor
    • B26D1/0006—Cutting members therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26D—CUTTING; DETAILS COMMON TO MACHINES FOR PERFORATING, PUNCHING, CUTTING-OUT, STAMPING-OUT OR SEVERING
    • B26D1/00—Cutting through work characterised by the nature or movement of the cutting member or particular materials not otherwise provided for; Apparatus or machines therefor; Cutting members therefor
    • B26D1/0006—Cutting members therefor
    • B26D2001/0066—Cutting members therefor having shearing means, e.g. shearing blades, abutting blades
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48265—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/049—Wire bonding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/328—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by welding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

【課題】受動素子を含む回路装置およびその製造方法に係り、特に配線密度を向上した回路装置およびその製造方法を提供する。
【解決手段】受動素子６の電極部７を金メッキとし、電極部７にボンディングワイヤ８を直接固着する。これにより実装密度の向上を図れる。また、支持基板を用いないパッケージ構造を採用し、受動素子６を分離溝に接着することによりボンディングワイヤ８を固着する構造であってもパッケージ厚みの増大を抑制する。
【選択図】図１

Description

本発明は受動素子を含む回路装置およびその製造方法に係り、特に配線密度を向上した回路装置およびその製造方法に関する。
図９を参照して、従来の回路素子について説明する。図９（Ａ）は回路装置の平面図、図９（Ｂ）は、図９（Ａ）のＢ−Ｂ線断面図を示す。
図９（Ａ）のごとく、例えば支持基板１１０上の所定のパッケージ領域１２０に、例えばＩＣ等の半導体素子１０１と、複数の導電パターン１０３が配置される。導電パターン１０３は、ボンディングワイヤ１０８等が固着されるパッド部１０３ａおよび／または受動素子１０６の両電極部１０７が固着される実装ランド部１０３ｂを有する。受動素子は、例えばチップコンデンサ、受動素子などである。
受動素子１０６と半導体素子１０１とは、導電パターン１０３を介して接続する。すなわち、受動素子１０６の電極部１０７を実装ランド部１０３ｂに半田などのロウ材により固着し、実装ランド部１０３ｂから導電パターン１０３を延在する。そして、パッド部１０３ａと半導体素子１０１の電極パッド１０２とをボンディングワイヤ１０８等により接続する。また、受動素子１０６同士は、両端に実装ランド部１０３ｂを有する導電パターン１０３により接続する。
図９（Ｂ）のごとく、受動素子１０６の端部の側面は、スズメッキが施され、電極部１０７となっている。そして、受動素子１０６を実装する場合には、実装ランド１０３ｂ（導電パターン１０３）に、半田等のロウ材（または導電性接着剤）１６０により固着される（例えば特許文献１参照。）。
特開２００３−２９７６０１号公報
図９（Ｂ）のごとく、受動素子１０６の電極部１０７は、安価なスズメッキにより構成されている。そして、スズは融点が低く高温の熱圧着ができないため、受動素子１０６を実装する場合にはロウ材（または導電性接着剤）１６０により導電パターン１０３に固着している。
特に、ロウ材１６０による実装の場合、電極部１０７にロウ材１６０から成るフィレットが形成される。従って、受動素子１０６を半導体素子１０２または他の受動素子、または導電パターン１０３と接続するためには、受動素子１０６の電極部１０７下方に電極部１０７より大きい実装ランド部１０３ｂや、ボンディングワイヤ１０３が接続するパッド部１０３ａを有する導電パターン１０３が必要となり、実装面積の低減が進まず、受動素子１０６が実装される回路装置の製品の実装密度が低下してしまう。
また、配線が複雑になり、導電パターン１０３が交差するような場合には、図９（Ａ）の破線の如くごとく多層構造としスルーホールＴＨを介して接続するか、単層構造の場合には導電パターン１０３を大きく迂回して配置する必要がある。つまり、受動素子の接続のためにコストや工数を増やして多層構造にするか、実装面積を更に拡大しなければならないなどの問題があった。
更に、ロウ材、特にはんだによる固着の場合、特に樹脂封止する構造を有する装置に於いては以下のような問題を有していた。
例えばプリント基板等に実装する際のリフロー温度を、はんだの融点以上にすることができない。これは、はんだの融点以上のリフロー温度になると、はんだの再溶融によりショートやパッケージ破壊につながるためである。
また、はんだ、Ａｇペーストなどは樹脂封止後の熱でパッケージがひずむとはんだ又はＡｇペーストにクラックが発生し、信頼性が劣化してしまう。
本発明は、第１に、絶縁性樹脂に埋め込まれた導電パターンと、該導電パターンと電気的に接続される半導体素子と、ボンディングワイヤと、前記絶縁性樹脂の前記導電パターンが埋め込まれた領域を除く領域に埋め込まれ、両側面に電極部が設けられた受動素子を有し、前記受動素子の底面は前記導電パターンの表面より下方に位置し、前記受動素子の電極部に前記ボンディングワイヤの一端を固着したことにより解決するものである。
また、前記導電パターン、半導体素子、受動素子およびボンディングワイヤを前記絶縁性樹脂にて被覆し一体で支持したことを特徴とするものである。
また、前記受動素子の底面は接着材料が接着することを特徴とするものである。
また、前記受動素子の底面の前記接着材料と、前記導電パターン裏面が同一面に露出することを特徴とするものである。
また、前記ボンディングワイヤの他端を前記半導体素子または前記導電パターンに接続することを特徴とするものである。
また、前記ボンディングワイヤの他端を他の前記受動素子の電極部に固着することを特徴とするものである。
また、前記受動素子の電極部は、金メッキが施されることを特徴とするものである。
また、前記受動素子に固着されたボンディングワイヤの下方に前記導電パターンの一部を配置することを特徴とするものである。
第２に、導電箔を用意し、少なくとも回路素子のパッケージ領域となる前記導電箔に該導電箔の厚みよりも浅い分離溝を形成し、該分離溝で分離された導電パターンを形成する工程と、前記分離溝に受動素子を接着する工程と、前記受動素子の電極部にボンディングワイヤの一端を固着し、他端を前記半導体素子または前記導電パターンまたは他の受動素子に固着する工程と、前記回路素子のパッケージ領域を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝下方の前記導電箔が前記分離溝に達するまでエッチングし、前記導電パターンを個別に分離すると共に、前記受動素子を前記導電パターンから分離する工程と、前記絶縁性樹脂を前記回路素子のパッケージ領域毎にダイシングにより分離する工程とを具備することにより解決するものである。
また、前記受動素子は、前記分離溝下方のエッチングにより前記接着材料が露出することを特徴とするものである。
また、前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とするものである。
また、前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とするものである。
また、前記ボンディングワイヤは前記受動素子の電極部に熱圧着されることを特徴とするものである。
本発明では、以下に示すような効果を奏することができる。
第１に、受動素子と、半導体素子、導電パターンあるいは他の受動素子を、ボンディングワイヤにより直接接続することができる。すなわち、受動素子の電極部を固着するための実装ランド部や、半導体素子の電極パッドと接続するためのパッド部が不要となり、実装面積の低減を実現できる。
第２に、受動素子に直接ボンディングワイヤを固着することにより、他の構成要素との電気的接続を実現するので、当該ボンディングワイヤの下方に導電パターンの一部を配置できる。従来では導電パターンにより受動素子と他の構成要素とを接続していたため、受動素子に接続する導電パターンと交差する場合には、２層配線にする必要があったが、本実施形態によれば、それを単層で実現でき、実装密度の向上が図れる。
第３に、受動素子は半導体素子より一般的に厚みがあり、ボンディングワイヤによる電気的接続を実現するとループ高さが高くなるが、導電パターン表面より下方に受動素子を接着することでパッケージ厚の増大を抑制できる。具体的には実装基板を用いないパッケージを採用し、分離溝に受動素子を接着することで、導電パターン分の厚みを低減できるので、ボンディングワイヤを採用してもループ高さを低くでき、パッケージ厚を薄型化することができる。
第４に、受動素子の実装は接着剤または接着シートを使えるので、回路装置のモジュールをプリント基板に実装する際のリフロー温度をはんだの融点以下にする制約がなくなる。
第５に、ロウ材を用いずに固着できるので、樹脂パッケージの応力によるロウ材のクラックの発生を防止でき、信頼性が向上する。
第６に、受動素子の側面部にロウ材からなるフィレットが形成されないので、受動素子の実装面積を小さくすることが可能となり、装置全体の実装密度を向上させることができる。
また、本発明の製造方法によれば、導電パターンを分離する分離溝は、製造工程の初期段階では底部を有し、導電パターンは連続した導電箔であり、その底部に受動素子を接着できる。分離溝底部は製造工程中に除去される部分であり、所定の厚みの接着剤で受動素子を固着することにより導電パターン間に受動素子を配置し、絶縁性樹脂で支持することができる。例えば支持基板上に実装する場合には、半導体素子と受動素子の実装面が同一面になってしまい、パッケージ厚が増大してしまうが、本実施形態によれば、導電パターン表面（半導体素子の固着面）より受動素子の固着面を下方にすることができ、パッケージの薄型化に寄与できる。
また、パッケージ領域毎に分離するダイシングは絶縁性樹脂層のみの切断でよく、導電箔を切断しないことによりダイシングブレードの寿命も長くでき、導電箔を切断する場合に発生する金属バリの発生もない。
更に、セラミック基板に実装する場合と比較して、スルーホールの形成工程、導体の印刷工程（セラミック基板の場合）等を省略できるので、従来より製造工程を大幅に短縮できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
図１から図８を参照して、本発明の回路装置の一実施形態を説明する。
図１は本実施形態の回路装置を説明する図であり、図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線断面図である。
本実施形態の回路装置１０は、半導体素子１と、導電パターン２と、受動素子６と、ボンディングワイヤ８とから構成される。
図１（Ａ）のごとく、本実施形態の回路装置１０は、パッケージ領域２０に少なくともＩＣ等の半導体素子１および導電パターン３と受動素子６が絶縁性樹脂に埋め込まれて支持され、所定の回路を構成している。導電パターン３は、端部にボンディングワイヤ８が固着するパッド部３ａを有する。
本実施形態において、受動素子６とは、例えばチップ抵抗器、チップコンデンサ、インダクタンス、サーミスタ、アンテナ、発振器など、素子の両端に電極部７を有するチップ素子をいう。電極部７は、細長に形成された受動素子６の両端部に形成され、電極部７の表面は金メッキが施されている。そして、受動素子６は、パッケージ領域２０内の、導電パターン３が配置されない領域に、絶縁性の接着材料により接着される。
そして、本実施形態では受動素子６の電極部７を導電パターン（実装ランド部）にロウ材またはＡｇペーストにより直接固着するのではなく、電極部７にボンディングワイヤ８の一端を固着することにより電気的接続を実現する。
受動素子６に固着したボンディングワイヤ８の他端は、半導体素子１の電極パッド２および／または導電パターン３のパッド部３ａに接続する。または、受動素子６の電極部７同士を、ボンディングワイヤ８で接続する。
このため、電極部７はボンディングワイヤ８でボンディングが可能なように、金メッキが施されている。つまり、ボンディングワイヤ８の材料（ＡｕまたはＡｌ等）により、電極部７最表面の金属が決定される。
つまり、受動素子６は、ロウ材またはＡｇペースト等を使わず、金属細線を用いて接続することに意味がある。
これにより、受動素子６の電極部７の固着領域であった実装ランド部（図９の１０３ｂ破線丸印）が不要となる。すなわち、導電パターン３のパッド部３ａとして、電極部７が固着できるサイズではく、ワイヤボンド可能な面積を確保すれば十分となる。
尚、本実施形態においても、半導体素子１から遠く離れた位置の受動素子６と半導体素子１を接続する場合には導電パターン３を引き回すため、半導体素子１の電極パッド２に近接したパッド部３（図１（Ａ）破線丸印）を設けてそこにワイヤボンドする必要がある。しかし、このように導電パターンを引き回す場合でも、例えば受動素子６に接続するボンディングワイヤ８の下方に配線することができるので、実装面積の増大を防ぐことができる。
また、図１（Ｂ）の断面図を参照して、半導体素子１および受動素子６の状態を説明する。
受動素子６は、前述の如く、接着材料９によりパッケージ領域２０内の導電パターン３以外の領域に接着される。尚、後述するが、本実施形態の受動素子６は接着剤９に接着してはいるが、絶縁性樹脂３１により支持されている。
受動素子６の接着は、接着樹脂または接着シートであるので、Ａｇペースト又はロウ材１６０の場合と異なりフィレットが形成されない。従って、受動素子６を実装する際に必要な実装面積は、受動素子６の平面的な大きさと同程度である。
そして、図の如く受動素子６と半導体素子１が近接する箇所においてはボンディングワイヤ８により直接的に接続される。
更に、受動素子６に一端が固着するボンディングワイヤ８の下方に、導電パターン３の一部を配置することができる。従来ではこのように配線が交差する場合には導電パターンを多層配線構造にし、スルーホールを介して接続する必要があったが、本実施形態では単層で配線の交差が可能となる。
このように、本実施形態では、受動素子６にボンディングワイヤ８を固着して電気的接続を実現しているが、特にチップコンデンサ等の受動素子６は、その厚みが一般的に半導体素子１より厚い。このため、半導体素子１と同一面、すなわち半導体素子１と同様に導電パターン３上に接着すると、導電パターン３の厚みと受動素子６の厚みに更にボンディングワイヤ８のループ高さを加えた厚みが回路装置１０の高さとなってしまい、パッケージ厚が増大してしまう。
そこで、本実施形態では、実装基板を有しないパッケージ構造を採用し、導電パターン３の表面よりも下方に受動素子６を固着するものである。
これにより、導電パターン３の厚み分、受動素子６を下方に固着できるので、パッケージ厚みを厚くせずに本実施形態の回路装置を実装することができる。
以下、更に詳述する。図の如く、導電パターン３は、絶縁性樹脂３１に埋め込まれて支持され、裏面は絶縁性樹脂３１から露出する。この場合導電パターン３は、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の合金から成る導電箔等である。
後に詳述するが、導電パターン３間にはハーフエッチングで分離溝３２が設けられ、分離溝３２は絶縁性樹脂３１が充填されて導電パターン側面の湾曲構造と嵌合して強固に結合する。すなわち絶縁性樹脂３１は、導電パターン３の裏面を露出させて、回路装置１０の全体、ここでは半導体素子１、受動素子６、ボンディングワイヤ８を封止している。
絶縁性樹脂３１としては、トランスファーモールドにより形成される熱硬化性樹脂や、インジェクションモールドにより形成される熱可塑性樹脂を採用することができる。具体的には、エポキシ樹脂等の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂を用いることができる。また絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗布をして被覆できる樹脂であれば、全ての樹脂が採用できる。このパッケージにおいて、絶縁性樹脂３１は半導体素子１等を封止すると同時に、回路装置全体を支持する働きも有する。このように、全体を絶縁性樹脂３１で封止することにより、半導体素子１が導電パターン３から分離してしまうのを防止することができる。
半導体素子１はパッケージ領域２０内の導電パターン３表面に、その用途に応じて絶縁性または導電性接着剤９で固着され、電極パッドにはボンディングワイヤ８の一端が熱圧着され、他端は導電パターン３や受動素子６と接続される。
受動素子６は、パッケージ領域２０内で導電パターン３以外の領域、すなわち分離溝３２に接着剤９にて接着される。尚、前述のごとく接着されるのは製造工程上であり、受動素子６が接着しているのは、分離溝３２下方の最終構造においては除去される導電箔である。
つまり、分離溝３２は、最終的に絶縁性樹脂３１の裏面として露出する部分であり、受動素子６の下方は、接着剤９が導電パターン３の裏面と同一面に露出する。すなわち受動素子６は、絶縁性樹脂３１により支持されている。
受動素子６の電極部７にはボンディングワイヤ８の一端が直接固着し、他端は半導体素子１の電極パッド、導電パターン３、他の受動素子６の電極部７のいずれかと接続する。
なお、絶縁性樹脂３１の厚さは、回路装置２０のボンディングワイヤ８の最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
本実施形態では、受動素子６は、半導体素子１よりも導電パターン３の厚み分、下方に配置されている。このため、半導体素子１より厚み（高さ）のある受動素子６にボンディングワイヤ８を固着する構造であっても、パッケージ厚の増大を抑制できる。
また、例えば受動素子６に固着するボンディングワイヤ８の下方に、導電パターン３の一部を配置することができ、交差する配線が単層で実現できる。
絶縁性樹脂３１の裏面と導電パターン３の裏面、受動素子６の接着剤９の裏面は、実質一致している構造となっている。そして、裏面には所望の領域を開口した絶縁樹脂３３を設け、露出した導電パターン３に半田等の導電材を被着して裏面電極３４を形成し、回路装置１０として完成する。
以下に、本発明の回路装置の製造方法を図２〜図８を参照して説明する。
本発明の回路装置の製造方法は、導電箔を用意し、少なくとも回路素子のパッケージ領域となる導電箔に導電箔の厚みよりも浅い分離溝を形成し、分離溝で分離された導電パターンを形成する工程と、分離溝に受動素子を接着する工程と、受動素子の電極部にボンディングワイヤの一端を固着し、他端を半導体素子または導電パターンまたは他の受動素子に固着する工程と、回路素子のパッケージ領域を一括して被覆し、分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、分離溝下方の導電箔が分離溝に達するまでエッチングし、導電パターンを個別に分離すると共に、受動素子を前記導電パターンから分離する工程と、絶縁性樹脂を回路素子のパッケージ領域毎にダイシングにより分離する工程とから構成される。
第１の工程（図２から図４参照）：導電箔を用意し、少なくとも回路素子のパッケージ領域となる導電箔に導電箔の厚みよりも浅い分離溝を形成し、分離溝で分離された導電パターンを形成する工程。
まず図２（Ａ）の如く、シート状の導電箔３０を用意する。この導電箔３０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。また、他の導電材料でも可能であり、特にエッチングできる導電材が好ましい。
導電箔３０の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましく、ここでは７０μｍ（２オンス）の銅箔を採用した。しかし３００μｍ以上でも１０μｍ以下でも基本的には良い。後述するように、導電箔３０の厚みよりも浅い分離溝３２が形成できればよい。
尚、シート状の導電箔３０は、所定の幅、例えば４５ｍｍでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔３０が用意され、後述する各工程に搬送されても良い。
具体的には、図２（Ｂ）に示す如く、短冊状の導電箔３０に多数のパッケージ領域が形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔３０の応力を吸収する。また導電箔３０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
続いて、ブロック毎の導電パターン３を形成する。
まず、図３に示す如く、Ｃｕ箔３０の上に、ホトレジスト（耐エッチングマスク）ＰＲを形成し、導電パターン３となる領域を除いた導電箔３０が露出するようにホトレジストＰＲをパターニングする。
そして、図４（Ａ）に示す如く、ホトレジストＰＲを介して導電箔３０を選択的にエッチングする。
エッチングにより形成された分離溝３２の深さは、例えば５０μｍであり、その側面または底面は粗面となり、後の工程で形成される絶縁性樹脂３１または接着剤９との接着性が向上する。
またこの分離溝３２の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Ｃｕを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
なお、図３に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜（図示せず）を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ａｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
例えばＡｇ被膜は、Ａｕと接着するし、ロウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆されていれば、そのまま導電パターン３上のＡｇ被膜にチップを熱圧着できる。またＡｇの導電被膜にはＡｕ細線が接着できるため、ワイヤボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
図４（Ｂ）に具体的な導電パターン３の一例を示す。本図は図２（Ｂ）で示したブロック４２の１個を拡大したもの対応する。黒く塗られた部分が導電パターン３である。また、破線の領域が１個の回路装置１０を構成するパッケージ領域２０であり、１つのブロック４２には例えば５行１０列のマトリックス状に多数のパッケージ領域２０が配列され、各パッケージ領域２０毎に同一の導電パターン３が設けられている。各ブロックの周辺には枠状のパターン４６が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク４７が設けられている。枠状のパターン４６はモールド金型との嵌合に使用し、また導電箔３０の裏面エッチング後には絶縁性樹脂３１の補強をする働きを有する。
第２の工程（図５参照）：分離溝に受動素子を接着する工程。
まず、図５に示す如く、所望の導電パターン（ランド）３に半導体素子１を固着する。ここでは、ベアの半導体素子１が導電パターン３にダイボンディングされる。
そして、受動素子６を分離溝３２底部に絶縁性接着剤９で接着する。尚、接着剤９の厚みｔ１は、後の工程で、導電箔３０を個々の導電パターン３に分離するための、裏面からのエッチングの仕上がりライン（Ｘ）から受動素子６底面までの高さ（ｔ２）よりも厚くする。これにより、後の工程で、分離溝３２下方の導電箔３０をエッチングして導電パターン３を個別に分離すると共に導電パターン３の裏面を露出する工程において、受動素子６は、導電パターン３から分離され裏面に接着剤９が露出する。
第３工程（図６参照）：受動素子の電極部にボンディングワイヤの一端を固着し、他端を半導体素子または導電パターンまたは他の受動素子に固着する工程。
半導体素子１の電極パッドは、所望の導電パターン３とを電気的に接続される。すなわち、電極パッドと導電パターン３のパッド部３ａが、Ａｕ、Ａｌ等のボンディングワイヤ８の熱圧着等により接続される。
また、本実施形態では受動素子６を導電パターン３上に固着せず、ボンディングワイヤ８で他の構成要素と電気的接続を実現する。受動素子６の電極部７は金メッキが施されており、Ａｕ、Ａｌ等のボンディングワイヤを熱圧着することにより接続できる。これにより、受動素子６を固着するための導電パターン３（実装ランド）が不要となり、配線の交差も可能となるので実装面積の低減が実現できる。
尚、本実施形態では受動素子６の電気的接続にＡｕ、Ａｌ等のボンディングワイヤを用いて熱圧着するので、半導体素子１も同様な接続方法を選択したが、半導体素子１は超音波によるウェッヂボンディング等で他の金属細線で固着してもよい。
また、前述の如く受動素子６は半導体素子１と比較してその厚みが厚いので、導電パターン３上に接着すると、受動素子６自身の厚みやボンディングワイヤ８のループ高さなどによりパッケージ厚みが増大するおそれがあるが、本実施形態の如く分離溝３２に接着することで、導電パターン３分の厚みを低減できる。
本工程では、各ブロック４２に多数の導電パターン３が集積されているので、回路素子１０の固着およびワイヤボンディングが極めて効率的に行える利点がある。
第４工程（図７参照）：回路素子のパッケージ領域を一括して被覆し、分離溝に充填されるように絶縁性樹脂で共通モールドする工程。
まず、図７（Ａ）に示すように、絶縁性樹脂３１はパッケージ領域内の半導体素子１、受動素子６、導電パターン３、ボンディングワイヤ８を完全に被覆する。そして導電パターン３間の分離溝３２には絶縁性樹脂３１が充填され導電パターン３の側面の湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂３１により導電パターン３が支持されている。
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図７（Ｂ）に示すように各ブロック４２は１つの共通のモールド金型にパッケージ領域２０を納め、各ブロック毎に１つの絶縁性樹脂３１で共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れ、モールド金型の共通化も図れる。
導電箔３０表面に被覆された絶縁性樹脂３１の厚さは、回路素子１０のボンディングワイヤー８の最頂部から約１００μｍ程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
このとき、半導体素子１に比較して厚みのある受動素子６は、分離溝３２底部に接着されているので、導電パターン３の厚み分半導体素子１より下方に固着でき、ボンディングワイヤ８最頂部の高さの増大を抑制できる。
また、絶縁性樹脂３１を被覆するまでは、導電パターン３となる導電箔３０が支持基板となる。支持基板となる導電箔３０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
また分離溝３２は、導電箔の厚みよりも浅く形成されているため、導電箔３０が導電パターン３として個々に分離されていない。従ってシート状の導電箔３０として一体で取り扱え、絶縁性樹脂３１をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
第５工程（図８参照）：分離溝下方の導電箔が分離溝に達するまでエッチングし、導電パターンを個別に分離すると共に、受動素子を前記導電パターンから分離する工程。
本工程では、分離溝３２下方の導電箔３０が分離溝に達するまで、すなわち図７に点線で示したエッチングの仕上がりラインＸまで、導電箔３０をウェトエッチングする。このとき、接着剤９の厚みｔ１は、受動素子６の底部からエッチングの仕上がり予定ラインＸまでの距離ｔ２より厚く形成してあるため（図７）、導電パターン３が個別に分離されるようにエッチングすることで、分離溝３２下方の導電箔３０が除去され、受動素子６は導電パターン３から分離され、絶縁性樹脂３１の裏面に接着剤９が露出する。そして、受動素子６は、接着剤９が接着してはいるが、被接着材である導電箔３０が除去されているので、実質的に絶縁性樹脂３１により支持されることになる。
また、このエッチングの結果、導電パターン３は、約４０μｍの厚さで分離され、絶縁性樹脂３１に導電パターン３の裏面が露出する構造となる。
すなわち、分離溝３２に充填された絶縁性樹脂３１の裏面と導電パターン３裏面および受動素子６の接着剤９の裏面は、実質一致している構造となっている。従って、本発明の回路装置１０は、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
第６工程（図１（Ｂ）参照）：絶縁性樹脂を回路素子のパッケージ領域毎にダイシングにより分離する工程。
更に、導電パターン３の裏面処理を行う。すなわち、必要によって露出した導電パターン５１に半田等の導電材を被着して裏面電極３４を形成する。そして、絶縁性樹脂３１をパッケージ領域２０毎にダイシングすることにより個別に分離し、回路装置１０として完成する。
尚、本実施形態では、半導体素子１を導電パターン３上に固着した例を説明したが、これに限らず、例えば基板がフローティングとなる様な半導体素子１の場合には、受動素子６と同様に半導体素子１を分離溝３２部分に固着してもよい。
本発明の回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、平面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図である。 従来の回路装置を説明する平面図（Ａ）、断面図（Ｂ）である。
符号の説明
１ 半導体素子
２ 電極パッド
３ 導電パターン
３ａ パッド部
６ 受動素子
７ 電極部
８ ボンディングワイヤ
９ 接着材料
１０ 回路装置
２０ パッケージ領域
３１ 絶縁性樹脂
３３ 絶縁樹脂
３４ 裏面電極
１０１ 半導体素子
１０２ 電極パッド
１０３ 導電パターン
１０３ａ パッド部
１０３ｂ 実装ランド部
１０６ 受動素子
１０７ 電極部
１０８ ボンディングワイヤ
１１０ 支持基板
ＴＨ スルーホール

Claims (13)

  1. 絶縁性樹脂に埋め込まれた導電パターンと、
    該導電パターンと電気的に接続される半導体素子と、
    ボンディングワイヤと、
    前記絶縁性樹脂の前記導電パターンが埋め込まれた領域を除く領域に埋め込まれ、両側面に電極部が設けられた受動素子を有し、
    前記受動素子の底面は前記導電パターンの表面より下方に位置し、前記受動素子の電極部に前記ボンディングワイヤの一端を固着したことを特徴とする回路装置。
  2. 前記導電パターン、半導体素子、受動素子およびボンディングワイヤを前記絶縁性樹脂にて被覆し一体で支持したことを特徴とする請求項１に記載の回路装置。
  3. 前記受動素子の底面は接着材料が接着することを特徴とする請求項１に記載の回路装置。
  4. 前記受動素子の底面の前記接着材料と、前記導電パターン裏面が同一面に露出することを特徴とする請求項１に記載の回路装置。
  5. 前記ボンディングワイヤの他端を前記半導体素子または前記導電パターンに接続することを特徴とする請求項１に記載の回路装置。
  6. 前記ボンディングワイヤの他端を他の前記受動素子の電極部に固着することを特徴とする請求項１に記載の回路装置。
  7. 前記受動素子の電極部は、金メッキが施されることを特徴とする請求項１に記載の回路装置。
  8. 前記受動素子に固着されたボンディングワイヤの下方に前記導電パターンの一部を配置することを特徴とする請求項１に記載の回路装置。
  9. 導電箔を用意し、少なくとも回路素子のパッケージ領域となる前記導電箔に該導電箔の厚みよりも浅い分離溝を形成し、該分離溝で分離された導電パターンを形成する工程と、
    前記分離溝に受動素子を接着する工程と、
    前記受動素子の電極部にボンディングワイヤの一端を固着し、他端を前記半導体素子または前記導電パターンまたは他の受動素子に固着する工程と、
    前記回路素子のパッケージ領域を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、
    前記分離溝下方の前記導電箔が前記分離溝に達するまでエッチングし、前記導電パターンを個別に分離すると共に、前記受動素子を前記導電パターンから分離する工程と、
    前記絶縁性樹脂を前記回路素子のパッケージ領域毎にダイシングにより分離する工程とを具備することを特徴とする回路装置の製造方法。
  10. 前記受動素子は、前記分離溝下方のエッチングにより前記接着材料が露出することを特徴とする請求項９に記載の回路装置の製造方法。
  11. 前記導電箔は銅、アルミニウム、鉄−ニッケルのいずれかで構成されることを特徴とする請求項９に記載の回路装置の製造方法。
  12. 前記導電箔に選択的に形成される前記分離溝は化学的あるいは物理的エッチングにより形成されることを特徴とする請求項９に記載の回路装置の製造方法。
  13. 前記ボンディングワイヤは前記受動素子の電極部に熱圧着されることを特徴とする請求項９に記載の回路装置の製造方法。
JP2004096959A 2004-03-29 2004-03-29 回路装置およびその製造方法 Withdrawn JP2005286057A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004096959A JP2005286057A (ja) 2004-03-29 2004-03-29 回路装置およびその製造方法
TW093140728A TWI259507B (en) 2004-03-29 2004-12-27 Circuit device and method for making same
CNA2005100061059A CN1677665A (zh) 2004-03-29 2005-01-28 电路装置及其制造方法
US11/047,175 US20050212107A1 (en) 2004-03-29 2005-01-31 Circuit device and manufacturing method thereof
KR1020050008492A KR20050096851A (ko) 2004-03-29 2005-01-31 회로 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004096959A JP2005286057A (ja) 2004-03-29 2004-03-29 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005286057A true JP2005286057A (ja) 2005-10-13

Family

ID=34988800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004096959A Withdrawn JP2005286057A (ja) 2004-03-29 2004-03-29 回路装置およびその製造方法

Country Status (5)

Country Link
US (1) US20050212107A1 (ja)
JP (1) JP2005286057A (ja)
KR (1) KR20050096851A (ja)
CN (1) CN1677665A (ja)
TW (1) TWI259507B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201023A (ja) * 2006-01-24 2007-08-09 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP2011216916A (ja) * 2011-08-01 2011-10-27 Fujitsu Semiconductor Ltd 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809691B1 (ko) * 2006-07-28 2008-03-06 삼성전자주식회사 수동 소자를 구비한 반도체 패키지 및 이것으로 구성되는반도체 메모리 모듈
KR101251659B1 (ko) * 2006-09-20 2013-04-05 엘지이노텍 주식회사 인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드,그리고 인쇄회로기판의 제조방법 및 ｐｃｂ 카드의제조방법
KR101251660B1 (ko) * 2006-09-20 2013-04-05 엘지이노텍 주식회사 인쇄회로기판과 인쇄회로기판을 이용한 피씨비 카드,그리고 인쇄회로기판의 제조방법 및 ｐｃｂ 카드의제조방법
KR100764684B1 (ko) * 2006-11-01 2007-10-08 인티그런트 테크놀로지즈(주) 반도체 패키지 제조방법, 반도체 장치 및 그 제조방법
CN101179066B (zh) * 2006-11-10 2010-05-12 全懋精密科技股份有限公司 芯片嵌埋式封装结构
US7911044B2 (en) * 2006-12-29 2011-03-22 Advanced Chip Engineering Technology Inc. RF module package for releasing stress
JP2009038111A (ja) * 2007-07-31 2009-02-19 Toshiba Corp 半導体パッケージ、プリント配線板構造および電子機器
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
KR101666757B1 (ko) * 2015-07-13 2016-10-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2020009879A (ja) * 2018-07-06 2020-01-16 太陽誘電株式会社 回路基板および回路モジュール
CN109273504B (zh) * 2018-09-27 2021-01-22 京东方科技集团股份有限公司 显示面板及其制作方法、显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910001419B1 (ko) * 1987-03-31 1991-03-05 가부시키가이샤 도시바 수지봉합형 집적회로장치
JPH11233712A (ja) * 1998-02-12 1999-08-27 Hitachi Ltd 半導体装置及びその製法とそれを使った電気機器
US6833611B2 (en) * 2000-07-12 2004-12-21 Advanced Semiconductor Engineering, Inc. Semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007201023A (ja) * 2006-01-24 2007-08-09 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP2011216916A (ja) * 2011-08-01 2011-10-27 Fujitsu Semiconductor Ltd 半導体装置

Also Published As

Publication number Publication date
KR20050096851A (ko) 2005-10-06
TW200532750A (en) 2005-10-01
CN1677665A (zh) 2005-10-05
TWI259507B (en) 2006-08-01
US20050212107A1 (en) 2005-09-29

Similar Documents

Publication Publication Date Title
US20050212107A1 (en) Circuit device and manufacturing method thereof
KR100346630B1 (ko) 리드프레임과그제조방법
JP5524322B2 (ja) 高密度コンタクトを有するリードレス集積回路パッケージ及びその製造方法
TWI458052B (zh) 佈線板及其製造方法
KR100407595B1 (ko) 반도체 장치 및 그 제조 방법
JP4618941B2 (ja) 半導体装置
JP4093818B2 (ja) 半導体装置の製造方法
JP3639514B2 (ja) 回路装置の製造方法
JP2002016181A (ja) 半導体装置、その製造方法、及び電着フレーム
KR100665151B1 (ko) 회로 장치
JP4498378B2 (ja) 基板およびその製造方法、回路装置およびその製造方法
KR100611291B1 (ko) 회로 장치, 회로 모듈 및 회로 장치의 제조 방법
JP3869849B2 (ja) 半導体装置の製造方法
US6403895B1 (en) Wiring substance and semiconductor
JP2004207276A (ja) 回路装置およびその製造方法
JP3643743B2 (ja) 実装基板
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP3634709B2 (ja) 半導体モジュール
JP4663172B2 (ja) 半導体装置の製造方法
JP3778778B2 (ja) 半導体装置
KR20120034529A (ko) 리드 프레임 및 이의 제조 방법
JP3778783B2 (ja) 回路装置およびその製造方法
JP4443190B2 (ja) 半導体装置の製造方法
JP2007250675A (ja) 回路基板及び半導体装置
JP4748892B2 (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081105

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090706