KR101666757B1 - 반도체 패키지 - Google Patents

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KR101666757B1
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KR
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conductive pattern
conductive
dielectric layer
substrate
layer
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KR1020150099070A
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이재웅
이영우
김병진
신민철
임호정
김지현
정구웅
김창훈
방동현
조은나라
최욱
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 해결하고자 하는 기술적 과제는 수동소자를 기판에 구비된 리세스부내에 삽입되도록 함으로써, 전체적인 반도체 패키지의 두께를 감소시키는데 있다.
이를 위해 본 발명은 제1면과 제1면의 반대면인 제2면을 갖고, 제1면으로부터 제2면 방향으로 형성된 적어도 하나의 제1리세스부와, 제1리세스부 내에 형성된 다수의 제1리세스 도전성 패턴을 포함하는 기판 및 기판의 제1리세스부 내에 삽입되어, 다수의 제1리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제1수동소자를 포함하는 반도체 패키지를 개시한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것이다.
일반적으로 다수의 반도체 다이를 갖는 기판의 경우, 평평한 일면에 다수의 능동소자 및 수동소자가 실장된다. 또한 통상 상용되는 수동 소자의 경우 그 두께가 능동소자에 비해서 더 큰 두께를 갖는 편이다. 따라서 평평한 일면상에 다수의 능동소자와 수동 소자를 실장시킬 경우, 수동 소자로 인해 전체적인 반도체 패키지의 두께가 두꺼워지게 된다. 또한 수동 소자의 경우 용량과 같은 제약 사항으로 인해 그 두께를 감소시키기 위해서는, 신규 개발이 요구된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 수동소자를 기판에 구비된 리세스부내에 삽입되도록 함으로써, 전체적인 반도체 패키지의 두께를 감소시킬 수 있는 반도체 패키지를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 제1면과 제1면의 반대면인 제2면을 갖고, 상기 제1면으로부터 상기 제2면 방향으로 형성된 적어도 하나의 제1리세스부와, 상기 제1리세스부 내에 형성된 다수의 제1리세스 도전성 패턴을 포함하는 기판 및 상기 기판의 제1리세스부 내에 삽입되어, 상기 다수의 제1리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제1수동소자를 포함할 수 있다.
상기 기판은 상기 다수의 제1리세스 도전성 패턴에 형성된 도전층을 더 포함하며, 상기 제1수동 소자의 제1전극 및 제2전극은 상기 도전층을 통해 상기 제1리세스 도전성 패턴과 전기적으로 접속될 수 있다.
상기 기판은 상기 제1리세스부를 둘러싸는 일정 높이를 갖는 제1절연댐; 및
상기 제1절연댐의 외측을 채우고, 상기 제1리세스부에 비해서 상기 기판의 제1면 방향으로 돌출된 제1절연층을 더 포함할 수 있다.
상기 기판은 상기 제2면으로부터 상기 제1면 방향으로 형성된 적어도 하나의 제2리세스부 및, 상기 제2리세스부 내에 형성된 다수의 제2리세스 도전성 패턴을 더 포함할 수 있다.
상기 기판의 제2리세스부 내에 삽입되어, 상기 다수의 제2리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제2수동소자를 더 포함할 수 있다.
상기 기판은 제1면으로부터 제2면 방향으로 제1리세스부가 형성된 유전층과, 상기 유전층의 제1면으로 노출된 제1도전성 패턴과, 상기 유전층의 제2면으로 노출된 제2도전성 패턴과, 상기 유전층을 관통하여 상기 제1도전성 패턴과, 상기 제2도전성 패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함할 수 있다.
상기 기판은 상기 도전선 비아와 상기 제1도전성 패턴 사이와, 상기 도전성 비아의 측면을 따라 형성된 시드층을 더 포함할 수 있다.
상기 유전층의 제1면과 상기 제1도전성 패턴의 제1면은 동일평면상에 위치할 수 있다.
상기 제2도전성 패턴은 상기 유전층의 제2면에 비해서 돌출될 수 있다.
상기 유전층의 제1면에 안착되어, 상기 제1도전성 패턴에 접속된 반도체 다이를 더 포함할 수 있다.
상기 반도체 다이는 상기 제1리세스부를 덮도록 상기 유전층의 제1면에 안착될 수 있다.
상기 반도체 다이는 상기 제1리세스부를 덮지 않도록 상기 유전층의 제1면에 안착될 수 있다.
상기 제1리세스부에 삽입된 상기 수동소자와, 상기 반도체 다이 및 상기 기판의 제1면을 모두 덮도록 형성된 인캡슐란트를 더 포함할 수 있다.
상기 제2도전성 패턴에 접속된 외부 도전성 범프를 더 포함할 수 있다.
또한 본 발명에 의한 반도체 패키지는 제1면과 제1면의 반대면인 제2면을 갖고, 상기 제2면으로부터 상기 제1면 방향으로 형성된 적어도 하나의 제2리세스부와, 상기 제2리세스부 내에 형성된 다수의 제2리세스 도전성 패턴을 포함하는 기판 및, 상기 기판의 제2리세스부 내에 삽입되어, 상기 다수의 제2리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제2수동소자를 포함하며, 상기 기판은 제2면으로부터 제1면 방향으로 제2리세스부가 형성된 유전층과, 상기 유전층의 제1면으로 노출된 제1도전성 패턴과, 상기 유전층의 제2면으로 노출된 제2도전성 패턴 및, 상기 유전층을 관통하여 상기 제1도전성 패턴과, 상기 제2도전성 패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함할 수 있다.
상기 기판은 상기 도전선 비아와 상기 제1도전성 패턴 사이와, 상기 도전성 비아의 측면을 따라 형성된 시드층을 더 포함할 수 있다.
상기 제1도전성 패턴은 상기 유전층의 제1면에 비해 돌출되고, 상기 유전층의 제2면과 상기 제2도전성 패턴의 제2면은 동일평면상에 위치할 수 있다.
상기 유전층의 제1면에 안착되어, 상기 제1도전성 패턴에 접속된 반도체 다이를 더 포함할 수 있다.
상기 반도체 다이 및 상기 기판의 제1면을 모두 덮도록 형성된 인캡슐란트를 더 포함할 수 있다.
상기 제2도전성 패턴에 접속된 외부 도전성 범프를 더 포함할 수 있다.
본 발명에 의한 반도체 패키지는 수동소자를 기판에 구비된 리세스부내에 삽입되도록 함으로써, 전체적인 반도체 패키지의 두께를 감소시킬 수 있게 된다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4a 내지 도 4n은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6a 내지 도 6m은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도이다.
도 7a 내지 도 7f는 도 6i에 도시된 기판의 다른 제조 방법을 도시한 순차 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1a 내지 도 1d를 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도가 도시되어 있다.
도 1a 내지 도 1d에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법은 코어 기판(10)에 다수의 제1리세스 도전성 패턴(111)을 형성하는 단계, 상기 다수의 제1리세스 도전성 패턴(111)을 둘러싸도록 제1절연댐(112)을 형성하는 단계, 상기 제1절연댐(112)의 외측을 채우고 상기 코어 기판(10)의 제1면(10a)을 덮도록 제1절연층(113)을 형성하여 기판(110)을 준비하는 단계 및, 상기 제1리세스 도전성 패턴(111)과 전기적으로 접속되도록 제1수동소자(120)을 안착시키는 단계를 포함 할 수 있다. 상기 기판(110)을 준비하는 단계에서 제1절연댐(112)과 상기 제1절연층(113)의 형성 단계는 1회 내지 5회 서로 교번하여 반복될 수도 있다. 이하에서는 반도체 패키지(100)의 제조 방법을 도 1a 내지 도 1d를 참조하여 좀 더 자세히 설명한다.
도 1a에 도시된 바와 같이, 코어 기판(10)에 다수의 제1리세스 도전성 패턴(111)을 형성하는 단계에서는 평평한 제1면(10a)과 제1면(10a)의 반대면인 제2면(10b)을 갖는 판 형상의 코어 기판(10)의 제1면(10a)에 다수의 제1리세스 도전성 패턴(111)을 형성한다. 상기 제1리세스 도전성 패턴(111)은 제1수동소자(120)가 안착될 위치와 대응되는 위치에 형성될 수 있다. 상기 다수의 제1리세스 도전성 패턴(111)는 제1수동소자(120)의 제1전극(121) 및 제2전극(122)와 각각 접속되기 위해, 바람직하게 2개씩 세트를 이루도록 형성될 수 있다. 또한 복수의 제1수동소자(120)가 코어 기판(10)의 제1면(10a)에 안착되기 위해서는, 2개씩 세트를 이루는 제1리세스 도전성 패턴(111)이 코어 기판(10)에 복수개 구비될 수 있다. 상기 코어 기판(10)은 제1면(10a)으로 노출된 도전성 패턴과, 제2면(10b)로 노출된 도전성 패턴을 구비하고, 제1면(10a)과 제2면(10b) 사이를 관통하여 제1면(10a)과 제2면(10b)에 구비된 도전성 패턴 사이를 전기적으로 연결하는 도전성 비아가 구비된 인쇄 회로 기판(Printed circuit board)일 수 있다. 이때 제1리세스 도전성 패턴(111)은 코어 기판(10)에 구비된 도전성 패턴이 형성될 때 동시에 형성될 수 있다. 상기 제1리세스 도전성 패턴(111)은 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다.
도 1b에 도시된 바와 같이, 상기 다수의 제1리세스 도전성 패턴(111)을 둘러싸도록 제1절연댐(112)을 형성하는 단계에서는 코어 기판(10)의 제1면(10a)에서 제1리세스 도전성 패턴(111)으로부터 이격되고, 제1리세스 도전성 패턴(111)이 구비된 영역에 공간이 형성되도록 일정 높이를 갖는 제1절연댐(112)을 형성한다. 이때 제1절연댐(112)은 코어 기판(10)의 제1면(10a)에서 제1리세스 도전성 패턴(111)을 둘러싸도록 형성된다. 즉, 상기 제1절연댐(112)은 제1수동소자(120)의 각 전극과 접속되기 위한 2개의 제1리세스 도전성 패턴(111)이 코어 기판(10)의 제1면(10a)의 외측 영역과 분리되도록 형성된다. 상기 제1절연댐(112)은 솔더 레지스트로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 1c에 도시된 바와 같이, 기판(110)을 준비하는 단계에서는 상기 코어 기판(10)의 제1면(10a)에서, 상기 제1절연댐(112)의 외측을 덮도록 제1절연층(113)을 형성하여 기판(110)을 준비한다. 즉, 상기 제1절연층(113)은 코어 기판(10)의 제1면(10a)에서 제1절연댐(112)의 외측의 코어 기판(10)의 제1면(10a)을 모두 덮도록 형성된다. 상기 제1절연층(113)은 상기 제1절연댐(112)의 높이와 동일한 높이로 형성될 수 있다. 상기 제1절연층(113)은 반경화 수지 또는 프리프레그(prepreg)일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 제1절연댐(112)은 제1절연층(113) 형성시, 반경화 상태의 제1절연층(113)이 제1리세스 도전성 패턴(111)을 덮는 것을 방지할 수 있다. 또한, 제1절연댐(112)과 제1절연층(113)은 1회 내지 5회 서로 교번하여 반복 형성될 수 있으며, 본 발명에서는 제1절연댐(112)과 제1절연층(113)을 단층으로 도시하였으나, 제1수동소자(120)의 높이에 따라 복층으로 형성될 수 있다.
이와 같이 도 1a 내지 도 1c에 도시된 반도체 패키지의 제조 방법을 통해, 기판(110)이 형성될 수 있다. 상기 기판(110)은 제1면(110a)으로부터 제2면(110b)방향으로 형성된 적어도 하나의 제1리세스부(110c)를 구비할 수 있다. 상기 제1리세스부(110c)는 제1리세스 도전성 패턴(111)이 형성된 영역으로, 제1절연댐(112)에 의해 형성된 내측영역일 수 있다. 상기 제1리세스부(110c)는 기판(110)에 복수의 제1수동소자(120)가 안착되기 위해서는 복수개 구비될 수 있으며, 본 발명에서 제1리세스부(110c)의 개수를 한정하는 것은 아니다.
도 1d에 도시된 바와 같이, 제1수동소자(120)을 안착시키는 단계에서는 기판(110)의 제1리세스부(110c)에 구비된 제1리세스 도전성 패턴(111)과 전기적으로 접속되도록 제1수동소자(120)를 안착시킨다. 상기 제1수동소자(120)는 제1전극(121)과 제2전극(122)을 구비할 수 있으며, 각각 제1리세스 도전성 패턴(111)과 전기적으로 접속될 수 있다. 상기 제1수동소자(120)는 저항, 커패시터, 인덕터 및 커넥터와 같은 소자일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이와 같은 제1수동소자(120)를 제1리세스부(110c)에 삽입되도록 함으로써, 반도체 패키지(100)의 전체 두께가 증가하는 것을 방지할 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. 도 2에 도시된 바와 같이 반도체 패키지(200)는 기판(210)과 제1수동소자(120)를 포함한다. 또한 기판(210)은 코어 기판(10), 제1리세스 도전성 패턴(111), 제1절연댐(112), 제1절연층(113) 및 도전층(214)을 포함한다. 상기 기판(210)의 코어 기판(10), 제1리세스 도전성 패턴(111), 제1절연댐(112) 및 제1절연층(113)과, 제1수동소자(120)는 도 1d에 도시된 반도체 패키지(100)과 동일하다. 이하에서는 도 1d에 도시된 반도체 패키지(100)과 상이한 도전층(214)을 위주로 설명하고자 한다.
상기 도전층(214)은 코어 기판(10)에 제1리세스 도전성 패턴(111)이 형성된 후에, 제1리세스 도전성 패턴(111)의 최소 제1면(111a)을 덮도록 형성될 수 있다. 상기 도전층(214)는 솔더로 이루어질 수 있다. 상기 도전층(214)는 제1수동소자(120)의 제1전극(121)과 제1리세스 도전성 패턴(111)사이와, 제1수동소자(120)의 제2전극(122)과 제1리세스 도전성 패턴(111) 사이에 각각 개재될 수 있다. 이와 같은 도전층(214)에 의해서, 제1리세스 도전성 패턴(111)에 제1수동소자(120)의 제1 및 제2전극(121, 122)의 접속이 보다 용이할 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. 도 3에 도시된 바와 같이 반도체 패키지(300)는 기판(310), 제1수동소자(120), 및 제2수동소자(330)을 포함한다. 또한 기판(210)은 코어 기판(10), 제1리세스 도전성 패턴(111), 제1절연댐(112), 제1절연층(113), 제2리세스 도전성 패턴(314), 제2절연댐(315) 및 제2절연층(316)을 포함한다. 상기 기판(310)의 코어 기판(10), 제1리세스 도전성 패턴(111), 제1절연댐(112) 및 제1절연층(113)과, 제1수동소자(120)는 도 1d에 도시된 반도체 패키지(100)과 동일하다. 이하에서는 도 1d에 도시된 반도체 패키지(100)과 상이한 제2리세스 도전성 패턴(314), 제2절연댐(315), 제2절연층(316) 및 제2수동소자(330)을 위주로 설명하고자 한다.
상기 제2리세스 도전성 패턴(314)은 판 형상의 코어 기판(10)의 제2면(10b)에 다수개 형성된다. 상기 제2리세스 도전성 패턴(314)은 제2수동소자(330)이 안착될 위치와 대응되는 위치에 형성될 수 있다. 상기 다수의 제2리세스 도전성 패턴(314)는 제2수동소자(330)의 제2전극(331) 및 제2전극(332)와 각각 접속되기 위해, 바람직하게 2개씩 세트를 이루도록 형성될 수 있다. 또한 복수의 제2수동소자(330)이 코어 기판(10)의 제2면(10b)에 안착되기 위해서는, 2개씩 세트를 이루는 제2리세스 도전성 패턴(314)이 코어 기판(10)에 복수개 구비될 수 있다. 이때 제2리세스 도전성 패턴(314)은 코어 기판(10)에 구비된 도전성 패턴과 전기적으로 접속될 수 있다. 상기 제2리세스 도전성 패턴(314)는 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있다. 또한 상기 제2리세스 도전성 패턴(314)은 단부에 솔더가 더 형성될 수 있다.
상기 제2절연댐(315)은 코어 기판(10)의 제2면(10b)에서 제2리세스 도전성 패턴(314)으로부터 이격되고, 제2리세스 도전성 패턴(314)가 구비된 영역에 공간이 형성되도록 일정 높이로 형성된다. 상기 제2절연댐(315)은 코어 기판(10)의 제2면(10b)에서 제2리세스 도전성 패턴(314)을 둘러싸도록 형성된다. 즉, 상기 제2절연댐(315)는 제2수동소자(330)의 각 전극(331, 332)과 접속되기 위한 2개의 제2리세스 도전성 패턴(314)이 코어 기판(10)의 제2면(10b)의 외측 영역과 분리되도록 형성된다. 상기 제2절연댐(315)는 솔더 레지스트로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 제2절연층(316)은 상기 코어 기판(10)의 제2면(10b)에서, 상기 제2절연댐(315)의 외측을 덮도록 형성된다. 즉, 상기 제2절연층(316)은 코어 기판(10)의 제2면(10b)에서 제2절연댐(315)의 외측의 코어 기판(10)의 제2면(10b)을 모두 덮도록 형성된다. 상기 제2절연층(316)은 상기 제2절연댐(315)의 높이와 동일한 높이로 형성될 수 있다. 상기 제2절연층(316)은 반경화 수지 또는 프리프레그(prepreg)일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 제2절연댐(315)은 제2절연층(316) 형성시, 반경화 상태의 제2절연층(316)이 제2리세스 도전성 패턴(314)을 덮는 것을 방지할 수 있다. 또한, 제2절연댐(315)과 제2절연층(316)은 1회 내지 5회 서로 교번하여 반복 형성될 수 있으며, 본 발명에서는 제2절연댐(315)과 제2절연층(316)을 단층으로 도시하였으나, 제2수동소자(330)의 높이에 따라 복층으로 형성될 수 있다.
상기 기판(310)은 제1면(310a)으로부터 제2면(310b)방향으로 형성된 적어도 하나의 제1리세스부(110c)와 제2면(310b)으로부터 제1면(310a)방향으로 형성된 적어도 하나의 제2리세스부(310d)를 구비할 수 있다. 즉, 기판(310)은 코어 기판(10)을 중심으로 양측에 리세스부가 구비될 수 있다. 상기 제2리세스부(310d)는 제2리세스 도전성 패턴(314)가 형성된 영역으로, 제2절연댐(315)에 의해 형성된 내측영역일 수 있다. 상기 제2리세스부(310d)는 기판(110)에 복수의 제2수동소자(330)가 안착되기 위해서는 복수개 구비될 수 있으며, 본 발명에서 제2리세스부(310d)의 개수를 한정하는 것은 아니다.
상기 제2수동소자(330)는 기판(110)에서 제2리세스부(310d) 내에 구비된 제2리세스 도전성 패턴(314)과 전기적으로 접속되도록 기판(310)의 제2리세스부(310d)내에 안착된다. 상기 제2수동소자(330)은 제1전극(331)과 제2전극(332)을 구비할 수 있으며, 각각 제2리세스 도전성 패턴(314)와 전기적으로 접속될 수 있다. 상기 제2수동소자(330)는 저항, 커패시터, 인덕터 및 커넥터와 같은 소자일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이와 같은 반도체 패키지(300)는 제1수동소자(120) 및 제2수동소자(330)를 제1리세스부(110c) 및 제2리세스부(310d)에 삽입되도록 함으로써, 반도체 패키지(300)의 전체 두께가 증가하는 것을 방지할 수 있다.
도 4a 내지 도 4m을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도가 도시되어 있다.
도 4a 내지 도 4m에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 기판(410)을 준비하는 단계와, 기판(410)의 제1리세스부(410c)내에 구비된 제1리세스 도전성 패턴(415a)과 전기적으로 접속되도록 제1수동소자(120)를 안착시키는 단계와, 기판(410)의 제1도전성 패턴(411)과 전기적으로 접속되도록 반도체 다이(430)를 안착시키는 단계와, 상기 반도체 다이(430)와 제1수동소자(120)를 인캡슐란트(440)가 덮도록 인캡슐레이션 하는 단계 및, 기판(410)의 제2도전성 패턴(418)에 외부 도전성 범프(450)를 형성하는 단계를 포함할 수 있다.
여기서, 기판(410)을 준비하는 단계는 도 4a 내지 도 4i에 도시되어 있다. 상기 기판(410)을 준비하는 단계는 캐리어(1)에 시드층(2)을 형성하는 단계와, 시드층(2)을 통해 제1도전성 패턴(411) 및 더미 패턴(412)을 형성하는 단계와, 상기 제1도전성 패턴(411)과 더미 패턴(412)을 덮도록 제1유전층(413)을 형성하고, 제1유전층(413)에 제1도전성 비아(414)와 제3도전성 패턴(415)을 형성하는 단계와, 상기 제1도전성 비아(414)와 제3도전성 패턴(415)을 덮도록 제2유전층(416)을 형성하는 단계와, 상기 제2유전층(416)에 제2도전성 비아(417)와 제2도전성 패턴(418)을 형성하는 단계와, 상기 시드층(2)으로부터 캐리어(1)를 분리하는 단계와, 제1유전층(413)으로부터 시드층(2)을 제거하는 단계와, 제1 및 제2도전성 패턴(411, 418)이 노출되도록 유전층(413,416)에 보호층(419)을 형성하는 단계 및 제1유전층(413)으로부터 더미 패턴(412)을 제거하는 단계를 포함한다. 그리고 상기 기판(410)이 캐리어(1)의 일면에 형성됨을 도시하였으나, 상기 기판(410)은 캐리어(1)의 일면 및 타면에 모두 형성될 수 있으며, 캐리어(1)의 일면 및 타면에 각각 형성된 시드층(2)을 시작층으로 하여 빌드업(build up)됨으로써 각각 형성될 수 있다. 즉, 기판(410)은 캐리어(1)의 일면 및 타면에 각각 형성된 시드층(2)을 시작층으로 하여, 각각 기판(410)으로 형성될 수 있다. 이하에서는 캐리어(1)의 일면에 형성되는 기판(410)을 위주로 설명하며, 캐리어(1)의 타면에도 동일한 제조 방법에 의해 기판(410)이 형성될 수 있다.
이하에서는 반도체 패키지(400)의 제조 방법을 도 4a 내지 도 4m을 참조하여 좀 더 자세히 설명한다.
상기 도 4a에 도시된 캐리어(1)에 시드층(2)을 형성하는 단계에서는 판형상의 캐리어(1)의 일면을 덮도록 도전성 재로로 이루어진 시드층(2)을 형성한다. 상기 시드층(2)은 캐리어(1)의 일면을 덮도록 균일한 두께로 형성될 수 있다. 상기 시드층(2)은 카파층, 티타늄층 또는 티타늄텅스텐층일 수 있다. 그러나 이러한 재질로 본 발명이 한정되지 않는다. 또한 캐리어(1)는 통상의 카파, 코어, 스텐레스 스틸, 글래스, 더미 웨이퍼, 세라믹, 사파이어 석영 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 이로서 본 발명이 한정되지 않는다.
상기 도 4b에 도시된 시드층(2)을 통해 제1도전성 패턴(411)과 더미 패턴(412)을 형성하는 단계에서는 시드층(2)을 일부 덮도록 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 통해 외부로 노출된 시드층(2)으로부터 전해 도금을 통해 일정한 두께를 갖는 제1도전성 패턴(411)을 형성할 수 있다. 또한 제1도전성 패턴(411) 형성시, 상기 시드층(2)으로부터 전해 도금을 통해 더미 패턴(412)도 형성할 수 있다. 상기 더미 패턴(412)의 두께는 제1도전성 패턴(411)에 비해서 더 두껍게 형성할 수 있다. 그리고 제1도전성 패턴(411)과 더미 패턴(412)을 형성한 후, 마스크 패턴은 제거된다. 상기 제1도전성 패턴(411)과 더미 패턴(412)은 구리(Cu)로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4c에 도시된 상기 제1도전성 패턴(411)과 더미 패턴(412)을 덮도록 제1유전층(413)을 형성하는 단계에서는 제1유전층(413)을 형성하고, 추가적으로 제1유전층(413)에 제1도전성 비아(414)와 제3도전성 패턴(415)을 더 형성할 수 있다. 상기 제1유전층(413)은 시드층(2)상에 형성된 제1도전성 패턴(411)과 더미 패턴(412)을 모두 덮도록 일정 두께로 형성된다. 상기 제1유전층(413)은 제1도전성 패턴(411)과 더미 패턴(412)을 전기적으로 보호할 수 있다. 상기 제1유전층(413)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 제1유전층(413)을 관통하여 제1도전성 패턴(411)이 외부로 노출되도록 비아홀을 형성한 후, 상기 비아홀을 적어도 일부 채우도록 제1도전성 비아(414)가 더 형성되고, 상기 제1도전성 비아(414)와 전기적으로 접속되도록 제1유전층(413)상에 제3도전성 패턴(415)이 더 형성될 수 있다. 상기 제1도전성 비아(414)는 제1유전층(413)을 관통하여 제1유전층(413)의 일면에 형성된 제1도전성 패턴(411)과 타면에 형성된 제3도전성 패턴(415)사이를 전기적으로 연결한다. 상기 제1도전성 비아(414)는 제1유전층(413)의 비아홀을 통해 외부로 노출된 제1도전성 패턴(411)과 비아홀의 측벽을 모두 덮도록 시드층(414x)을 형성한 후, 상기 시드층(414x)으로부터 전해도금을 통해 형성될 수 있다. 상기 제3도전성 패턴(415)은 제1유전층(413)상에 시드층(414x)을 형성한 후, 상기 시드층(414x)으로부터 전해도금을 통해 형성될 수 있다. 또한 제1도전성 비아(414)와 전기적으로 접속된 제3도전성 패턴(415)은 제1도전성 비아(414)를 전해도금에 의해 형성시, 제1유전층(413)의 노출면을 따라 일부 연장되도록 함께 형성될 수도 있다. 즉, 상기 제1도전성 비아(414)와 제1유전층(413)사이와, 제3도전성 패턴(415)과 제1유전층(413) 사이에는 시드층(414x)이 개재될 수 있다. 또한 적어도 하나의 제3도전성 패턴(415)은 더미 패턴(412)에 형성된다. 그리고 더미 패턴(412)에 형성된 제3도전성 패턴(415)은 기판(410)의 리세스부 내에 구비된 제1리세스 도전성 패턴(415a)이 된다.
상기 도 4d에 도시된 제1도전성 비아(414)와 제3도전성 패턴(415)을 덮도록 제2유전층(416)을 형성하는 단계에서는 제1도전성 비아(414), 제3도전성 패턴(415) 및 제1유전층(413)을 모두 덮도록 일정 두께의 제2유전층(416)을 형성한다. 상기 제2유전층(416)은 제1도전성 비아(414)와 제3도전성 패턴(415)을 전기적으로 보호할 수 있다. 상기 제2유전층(416)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4e에 도시된 제2도전성 비아(417)와 제2도전성 패턴(418)을 형성하는 단계에서는 제2유전층(416)을 관통하여 제3도전성 패턴(415)이 외부로 노출되도록 비아홀을 형성한 후, 상기 비아홀을 적어도 일부 채우도록 제2도전성 비아(417)가 더 형성되고, 상기 제2도전성 비아(417)와 전기적으로 접속되도록 제2유전층(416)상에 제2도전성 패턴(418)을 형성한다. 상기 제2도전성 비아(417)는 제2유전층(416)을 관통하여 제2유전층(416)의 일면에 형성된 제3도전성 패턴(415)과 타면에 형성된 제2도전성 패턴(418)사이를 전기적으로 연결한다. 상기 제2도전성 비아(417)는 제2유전층(416)의 비아홀을 통해 외부로 노출된 제3도전성 패턴(415)과 비아홀의 측벽을 모두 덮도록 시드층(417x)을 형성한 후, 상기 시드층(417x)으로부터 전해도금을 통해 형성될 수 있다. 상기 제2도전성 패턴(418)은 제2유전층(416)상에 시드층(417x)을 형성한 후, 상기 시드층(417x)으로부터 전해도금을 통해 형성될 수 있다. 또한 제2도전성 비아(417)와 전기적으로 접속된 제2도전성 패턴(418)은 제2도전성 비아(417)를 전해도금에 의해 형성시, 제2유전층(416)의 노출면을 따라 일부 연장되도록 함께 형성될 수도 있다. 즉, 상기 제2도전성 비아(417)와 제2유전층(416)사이와, 제2도전성 패턴(418)과 제2유전층(416) 사이에는 각각 시드층(417x)이 개재될 수 있다.
상기 도 4f에 도시된 시드층(2)으로부터 캐리어(1)를 분리하는 단계에서는 시드층(2)으로부터 캐리어(1)를 제거하여, 시드층(2)을 외부로 노출시킨다. 상기 캐리어(1) 제거는 통상의 그라인딩 및/또는 화학적 식각 공정등에 의해 제거되거나, 자외선이나 레이저등을 통한 릴리스(release) 방식에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4g에 도시된 제1유전층(413)으로부터 시드층(2)을 제거하는 단계에서는 캐리어(1)가 분리된 기판(410x)을 플립(flip)한 후에, 제1유전층(413)으로부터 시드층(2)을 제거하여 제1도전성 패턴(411), 제1유전층(413) 및 더미 패턴(412)을 외부로 노출시킨다. 외부로 노출된 제1유전층(413)의 제1면(413a)과 제1도전성 패턴(411)의 제1면(411a)은 동일 평면에 위치할 수 있다. 또한 기판(410x)에서 제2유전층(416)의 제2면(416b)에 형성된 제2도전성 패턴(418)은 제2유전층(416)의 제2면(416b)으로부터 돌출될 수 있다. 상기 시드층(2) 제거는 통상의 그라인딩 및/또는 화학적 식각 공정에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4h에 도시된 도전성 패턴(411, 418)이 노출되도록 유전층(413,416)에 보호층(419)을 형성하는 단계에서는 제1유전층(413)의 제1면(413a)과 제2유전층(416)의 제2면(416b)에 각각 보호층(419a, 419b)을 형성한다. 상기 보호층(419a, 419b)은 제1유전층(413)의 제1면(413a)을 통해 노출된 제1도전성 패턴(411) 및 더미 패턴(412)과, 제2유전층(416)의 제2면(416b)을 통해 노출된 제2도전성 패턴(418)이 외부로 노출되도록 형성된다. 즉, 보호층(419a, 419b)은 제1도전성 패턴(411), 더미 패턴(412)과 제2도전성 패턴(418)이 외부로 노출되도록 제1유전층(413)의 제1면(413a)과 제2유전층(416)의 제2면(416b)에 각각 형성된다. 상기 보호층(419a, 419b)은 솔더 레지스트로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4i에 도시된 유전층(413)으로부터 더미 패턴(412)을 제거하는 단계에서는 시드층(2)을 제거하면서 외부로 노출된 더미 패턴(412)을 제거하여 제1리세스부(410c)가 구비된 기판(410)을 형성한다. 그리고 기판(410)은 더미 패턴(412)이 제거되면서 구비된 제1리세스부(410c) 내에, 제1리세스 도전성 패턴(415a)이 외부로 노출된다. 상기 제1리세스 도전성 패턴(415a)은 도 4c에 도시된 단계에서 더미 패턴(412)에 형성된 제3도전성 패턴(415)일 수 있다. 상기 더미 패턴(412)은 식각 공정에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4j에 도시된 기판(410)의 제1수동소자(120)를 안착시키는 단계에서는 제1리세스부(410c)내에 구비된 제1리세스 도전성 패턴(415a)과 전기적으로 접속되도록 제1수동소자(120)를 제1리세스부(410c) 내에 안착시킨다. 상기 제1수동소자(120)는 제1전극(121)과 제2전극(122)을 구비할 수 있으며, 각각 제1리세스 도전성 패턴(415a)과 전기적으로 접속될 수 있다. 상기 제1수동소자(120)는 저항, 커패시터, 인덕터 및 커넥터와 같은 소자일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이와 같은 제1수동소자(120)를 제1리세스부(410c)에 삽입되도록 함으로써, 반도체 패키지(400)의 전체 두께가 증가하는 것을 방지할 수 있다.
상기 도 4k에 도시된 반도체 다이(430)를 안착시키는 단계에서는, 기판(410)의 제1도전성 패턴(411)과 전기적으로 접속되도록, 반도체 다이(430)를 기판(410)의 제1면(410)에 안착시킨다. 상기 반도체 다이(430)는 평면상 제1수동소자(120) 및 제1리세스부(410c)를 모두 덮도록 기판(410)의 제1면(410a)에 안착될 수 있다. 상기 반도체 다이(430)는 플립칩 본딩(Flip chip bonding), TC(temperature compression) 본딩, TCNCP(temperature compression non-conductive paste) 본딩 공법 또는 와이어 본딩 공법을 통해 제1도전성 패턴(411)과 전기적으로 접속될 수 있다. 상기 반도체 다이(430)는 평평한 제1면(430a)과 제1면(430a)과 반대면인 평평한 제2면(430b)을 가지며, 제2면(430b)에는 다수의 도전성 범프(431)가 구비된다. 상기 반도체 다이(430)는 다수의 도전성 범프(431)를 통해, 제1도전성 패턴(411)과 전기적으로 접속된다. 상기 도전성 범프(431)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 상기 반도체 다이(430)는 다수의 도전성 범프(431)를 대신하는 다수의 본드 패드가 제1면(430a) 구비되고, 도전성 와이어(미도시)를 통해 본드 패드와 제1도전성 패턴(411)사이가 전기적으로 접속될 수 도 있다. 상기 반도체 다이(430)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 4l에 도시된 인캡슐레이션하는 단계에서는 기판(410)의 제1면(410a)와, 반도체 다이(430) 및 제1수동소자(120)를 인캡슐란트(440)가 감싸도록 인캡슐레이션한다. 상기 인캡슐란트(440)는 기판(410)의 제1면(410a), 제1수동소자(120) 및 반도체 다이(430)를 외부 환경으로부터 전기적으로 보호할 수 있다.
상기 도 4m에 도시된 외부 도전성 범프(450)를 형성하는 단계에서는 기판(410)의 제2면(410b)으로 노출된 제2도전성 패턴(418)과 전기적으로 접속되도록 외부 도전성 범프(450)를 형성한다. 상기 외부 도전성 범프(450)는 출력 패드로, 반도체 패키지(400)가 전자기기의 외부 보드에 실장되도록 하는 역할을 한다. 상기 외부 도전성 범프(450)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이와 같이 제조된 반도체 패키지(400)은 제1수동소자(120)를 기판(410)에 구비된 제1리세스부(410c)에 삽입되도록 함으로써, 반도체 패키지(400)의 전체 두께가 증가하는 것을 방지할 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다. 도 5에 도시된 바와 같이 반도체 패키지(500)는 기판(410), 제1수동소자(120), 반도체 다이(530), 인캡슐란트(440) 및 외부 도전성 범프(450)를 포함한다. 상기 기판(410), 제1수동소자(120), 인캡슐란트(440) 및 외부 도전성 범프(450)는 도 4m에 도시된 반도체 패키지(400)과 동일하다. 이하에서는 도 4m에 도시된 반도체 패키지(400)과 상이한 반도체 다이(530)를 위주로 설명하고자 한다.
상기 반도체 다이(530)는 기판(410)의 제1도전성 패턴(411)과 전기적으로 접속되도록, 기판(410)의 제1면(410)에 안착된다. 상기 반도체 다이(530)는 평면상 제1수동소자(120) 및 제1리세스부(410c)를 덮지 않도록 기판(410)의 제1면(410a)에 안착될 수 있다. 도 5에서 상기 반도체 다이(530)가 기판(410)상에 2개 안착된 것을 도시하였으나, 1개 또는 그 이상이여도 무방하며 본 발명에서 이를 한정하는 것은 아니다. 상기 반도체 다이(530)는 플립칩 본딩(Flip chip bonding), TC(temperature compression) 본딩, 또는 TCNCP(temperature compression non-conductive paste) 본딩 공법을 통해 제1도전성 패턴(411)에 실장될 수 있다. 상기 반도체 다이(530)는 다수의 도전성 범프(531)가 구비된다. 상기 반도체 다이(530)는 다수의 도전성 범프(531)를 통해, 제1도전성 패턴(411)과 전기적으로 접속된다. 상기 도전성 범프(531)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 반도체 다이(530)는 통상의 메모리, GPU(Graphics Processing Unit), CPU(Central Processing Unit) 및 그 등가물일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 6a 내지 도 6m을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 순차 단면도가 도시되어 있다.
도 6a 내지 도 6m에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 기판(610)을 준비하는 단계와, 기판(610)의 제2리세스부(610c)내에 구비된 제2리세스 도전성 패턴(615a)과 전기적으로 접속되도록 제3수동소자(330)를 안착시키는 단계와, 기판(610)의 제1도전성 패턴(611)과 전기적으로 접속되도록 반도체 다이(430)를 안착시키는 단계와, 상기 반도체 다이(430)를 인캡슐란트(440)가 덮도록 인캡슐레이션 하는 단계 및, 기판(610)의 제2도전성 패턴(618)에 외부 도전성 범프(450)를 형성하는 단계를 포함할 수 있다.
여기서, 기판(410)을 준비하는 단계는 도 6a 내지 도 6i에 도시되어 있다. 상기 기판(610)을 준비하는 단계는 시드층(2)을 통해 제1도전성 패턴(611)을 형성하는 단계와, 상기 제1도전성 패턴(611)을 덮도록 제1유전층(613)을 형성하고 제1유전층(613)에 제1도전성 비아(614)와 제3도전성 패턴(615)을 형성하는 단계와, 상기 제3도전성 패턴(615)에 더미 패턴(612)을 형성하는 단계와, 상기 더미 패턴(612), 제1도전성 비아(614) 및 제3도전성 패턴(615)을 덮도록 제2유전층(616)을 형성하는 단계와, 상기 제2유전층(616)에 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계와, 상기 시드층(2)으로부터 캐리어(1)를 분리하는 단계와, 제1유전층(613)으로부터 시드층(2)을 제거하는 단계와, 제1 및 제2도전성 패턴(611, 418)이 노출되도록 유전층(613,416)에 보호층을 형성하는 단계 및 제2유전층(616)으로부터 더미 패턴(612)을 제거하는 단계를 포함한다. 상기 기판(610)을 준비하는 단계는 도 4a에 도시된 캐리어(1)에 시드층(2)을 형성하는 단계를 진행한 후에, 도 6a에 도시된 제1도전성 패턴(611)을 형성하는 단계를 진행한다.
그리고 상기 기판(610)이 캐리어(1)의 일면에 형성됨을 도시하였으나, 상기 기판(610)은 캐리어(1)의 일면 및 타면에 모두 형성될 수 있으며, 캐리어(1)의 일면 및 타면에 각각 형성된 시드층(2)을 시작층으로 하여 빌드업(build up)됨으로써 각각 형성될 수 있다. 즉, 기판(610)은 캐리어(1)의 일면 및 타면에 각각 형성된 시드층(2)을 시작층으로하여, 각각 기판(610)으로 형성될 수 있다. 이하에서는 캐리어(1)의 일면에 형성되는 기판(610)을 위주로 설명하며, 캐리어(1)의 타면에도 동일한 제조 방법에 의해 기판(610)이 형성될 수 있다.
이하에서는 반도체 패키지(600)의 제조 방법을 도 6a 내지 도 6m을 참조하여 좀 더 자세히 설명한다.
상기 도 6a에 도시된 시드층(2)을 통해 제1도전성 패턴(611)을 형성하는 단계에서는 시드층(2)을 일부 덮도록 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 통해 외부로 노출된 시드층(2)으로부터 전해 도금을 통해 일정한 두께를 갖는 제1도전성 패턴(611)을 형성할 수 있다. 그리고 제1도전성 패턴(611)을 형성한 후, 마스크 패턴은 제거된다. 상기 제1도전성 패턴(611)은 구리(Cu)로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6b에 도시된 상기 제1도전성 패턴(611)을 덮도록 제1유전층(613)을 형성하는 단계에서는 제1유전층(613)을 형성하고, 추가적으로 제1유전층(613)에 제1도전성 비아(614)와 제3도전성 패턴(615)을 더 형성할 수 있다. 상기 제1유전층(613)은 시드층(2)상에 형성된 제1도전성 패턴(611)을 모두 덮도록 일정 두께로 형성된다. 상기 제1유전층(613)은 제1도전성 패턴(611)을 전기적으로 보호할 수 있다. 상기 제1유전층(613)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 제1유전층(613)을 관통하여 제1도전성 패턴(611)이 외부로 노출되도록 비아홀을 형성한 후, 상기 비아홀을 적어도 일부 채우도록 제1도전성 비아(614)가 더 형성되고, 상기 제1도전성 비아(614)와 전기적으로 접속되도록 제1유전층(613)상에 제3도전성 패턴(615)이 더 형성될 수 있다. 상기 제1도전성 비아(614)는 제1유전층(613)을 관통하여 제1유전층(613)의 일면에 형성된 제1도전성 패턴(611)과 타면에 형성된 제3도전성 패턴(615)사이를 전기적으로 연결한다. 상기 제1도전성 비아(614)는 제1유전층(613)의 비아홀을 통해 외부로 노출된 제1도전성 패턴(611)과 비아홀의 측벽을 모두 덮도록 시드층(614x)을 형성한 후, 상기 시드층(614x)으로부터 전해도금을 통해 형성될 수 있다. 상기 제3도전성 패턴(615)은 제1유전층(613)상에 시드층(614x)을 형성한 후, 상기 시드층(614x)으로부터 전해도금을 통해 형성될 수 있다. 또한 제1도전성 비아(614)와 전기적으로 접속된 제3도전성 패턴(615)은 제1도전성 비아(614)를 전해도금에 의해 형성시, 제1유전층(613)의 노출면을 따라 일부 연장되도록 함께 형성될 수도 있다. 즉, 상기 제1도전성 비아(614)와 제1유전층(613)사이와, 제3도전성 패턴(615)과 제1유전층(613) 사이에는 시드층(614x)이 개재될 수 있다. 상기 시드층(614x)은 제1도전성 패턴(611)과 제1도전성 비아(614)사이와, 제1도전성 비아(614)의 측벽을 감쌀 수 있다.
상기 도 6c에 도시된 제3도전성 패턴(615)에 더미 패턴(612)을 형성하는 단계에서는 제1유전층(613)상에 형성된 제3도전성 패턴(615)에서 적어도 하나의 제3도전성 패턴(615)을 덮도록 더미 패턴(612)을 형성한다. 상기 더미 패턴(612)은 일정 높이를 가질 수 있다. 또한 더미 패턴(612)은 제1유전층(613)에 형성된 복수의 제3도전성 패턴(615)에서 제1도전성 비아(614)와 접속되지 않은 제3도전성 패턴(615)상에 형성될 수 있다. 그리고 더미 패턴(612)이 형성된 제3도전성 패턴(615)은, 기판(610)의 리세스부 내에 구비된 제2리세스 도전성 패턴(615a)이 된다.
상기 도 6d에 도시된 더미 패턴(612), 제1도전성 비아(614) 및 제3도전성 패턴(615)을 덮도록 제2유전층(616)을 형성하는 단계에서는 더미 패턴(612), 제1도전성 비아(614), 제3도전성 패턴(615) 및 제1유전층(613)을 덮도록 일정 두께의 제2유전층(616)을 형성한다. 이때 더미 패턴(612)의 제1면(612a)은 제2유전층(616)을 통해 외부로 노출된다. 상기 제2유전층(616)은 제1도전성 비아(614)와 제3도전성 패턴(615)을 전기적으로 보호할 수 있다. 상기 제2유전층(616)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6e에 도시된 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계에서는 제2유전층(616)을 관통하여 제3도전성 패턴(615)이 외부로 노출되도록 비아홀을 형성한 후, 상기 비아홀을 적어도 일부 채우도록 제2도전성 비아(617)가 더 형성되고, 상기 제2도전성 비아(617)와 전기적으로 접속되도록 제2유전층(616)상에 제2도전성 패턴(618)을 형성한다. 상기 제2도전성 비아(617)는 제2유전층(616)의 비아홀을 통해 외부로 노출된 제3도전성 패턴(615)과 비아홀의 측벽을 모두 덮도록 시드층(617x)을 형성한 후, 상기 시드층(617x)으로부터 전해도금을 통해 형성될 수 있다. 상기 제2도전성 패턴(618)은 제2유전층(616)상에 시드층(617x)을 형성한 후, 상기 시드층(617x)으로부터 전해도금을 통해 형성될 수 있다. 또한 제2도전성 비아(617)와 전기적으로 접속된 제2도전성 패턴(618)은 제2도전성 비아(617)를 전해도금에 의해 형성시, 제2유전층(616)의 노출면을 따라 일부 연장되도록 함께 형성될 수도 있다. 즉, 상기 제2도전성 비아(617)와 제2유전층(616)사이와, 제2도전성 패턴(618)과 제2유전층(616) 사이에는 각각 시드층(617x)이 개재될 수 있다.
상기 도 6f에 도시된 시드층(2)으로부터 캐리어(1)를 분리하는 단계에서는 시드층(2)으로부터 캐리어(1)를 제거하여, 시드층(2)을 외부로 노출시킨다. 상기 캐리어(1) 제거는 통상의 그라인딩 및/또는 화학적 식각 공정에 의해 제거되거나, 자외선이나 레이저등을 통한 릴리스(release) 방식에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6g에 도시된 제1유전층(613)으로부터 시드층(2)을 제거하는 단계에서는 캐리어(1)가 분리된 기판(610x)을 플립(flip)한 후에, 제1유전층(613)으로부터 시드층(2)을 제거하여 제1도전성 패턴(611), 제1유전층(613) 및 더미 패턴(612)을 외부로 노출시킨다. 외부로 노출된 제1유전층(613)의 제1면(613a)과 제1도전성 패턴(611)의 제1면(611a)은 동일 평면에 위치할 수 있다. 또한 기판(610x)에서 제2유전층(616)의 제2면(616b)에 형성된 제2도전성 패턴(618)은 제2유전층(616)의 제2면(616b)으로부터 돌출될 수 있다. 상기 시드층(2) 제거는 통상의 그라인딩 및/또는 화학적 식각 공정에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6h에 도시된 도전성 패턴(611, 618)이 노출되도록 유전층(613,616)에 보호층(619)을 형성하는 단계에서는 제1유전층(613)의 제1면(613a)과 제2유전층(616)의 제2면(616b)에 각각 보호층(619a, 619b)을 형성한다. 상기 보호층(619a, 619b)은 제1유전층(613)의 제1면(613a)을 통해 노출된 제1도전성 패턴(611) 및 제2유전층(616)의 제2면(616b)을 통해 노출된 제2도전성 패턴(618)과 더미 패턴(612)이 외부로 노출되도록 형성된다. 즉, 보호층(619a, 619b)은 제1도전성 패턴(611), 더미 패턴(612) 및 제2도전성 패턴(618)이 외부로 노출되도록 제1유전층(613)의 제1면(613a)과 제2유전층(616)의 제2면(616b)에 각각 형성된다. 상기 보호층(619a, 419b)은 솔더 레지스트로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6i에 도시된 유전층(616)으로부터 더미 패턴(612)을 제거하는 단계에서는 더미 패턴(612)을 제거하여 제2리세스부(610c)가 구비된 기판(610)을 형성한다. 그리고 기판(610)은 더미 패턴(612)이 제거되면서 구비된 제2리세스부(610c) 내에, 제2리세스 도전성 패턴(615a)이 외부로 노출된다. 상기 제2리세스 도전성 패턴(615a)은 도 6c에 도시된 단계에서 더미 패턴(612)이 형성된 제3도전성 패턴(615)일 수 있다. 상기 더미 패턴(612)은 식각 공정에 의해 제거될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 6j에 도시된 기판(610)에 제2수동소자(330)를 안착시키는 단계에서는 제2리세스부(610c)내에 구비된 제2리세스 도전성 패턴(615a)과 전기적으로 접속되도록 제2수동소자(330)를 제2리세스부(610c) 내에 안착시킨다. 상기 제1수동소자(330)는 제1전극(331)과 제2전극(332)을 구비할 수 있으며, 각각 제1리세스 도전성 패턴(615a)과 전기적으로 접속될 수 있다. 상기 제2수동소자(330)는 저항, 커패시터, 인덕터 및 커넥터와 같은 소자일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 이와 같은 제2수동소자(330)를 제2리세스부(610c)에 삽입되도록 함으로써, 반도체 패키지(600)의 전체 두께가 증가하는 것을 방지할 수 있다.
상기 도 6k에 도시된 반도체 다이(430)를 안착시키는 단계에서는, 기판(610)의 제1도전성 패턴(611)과 전기적으로 접속되도록, 반도체 다이(430)를 기판(610)의 제1면(610)에 안착시킨다. 이와같은 반도체 다이(430)은 안착 단계는 도 4k에 도시된 반도체 다이(430)의 안착단계와 동일할 수 있다.
상기 도 6l에 도시된 인캡슐레이션하는 단계에서는 기판(610)의 제1면(610a)및 반도체 다이(430)를 인캡슐란트(440)가 감싸도록 인캡슐레이션한다. 상기 인캡슐란트(440)는 기판(610)의 제1면(610a) 및 반도체 다이(430)를 외부 환경으로부터 전기적으로 보호할 수 있다.
상기 도 6m에 도시된 외부 도전성 범프(450)를 형성하는 단계에서는 기판(610)의 제2면(610b)으로 노출된 제2도전성 패턴(618)과 전기적으로 접속되도록 외부 도전성 범프(450)를 형성한다. 상기 외부 도전성 범프(450)는 출력 패드로, 반도체 패키지(400)가 전자기기의 외부 보드에 실장되도록 하는 역할을 한다. 상기 외부 도전성 범프(450)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이와 같이 제조된 반도체 패키지(600)은 제2수동소자(330)를 기판(610)에 구비된 제2리세스부(610c)에 삽입되도록 함으로써, 반도체 패키지(600)의 전체 두께가 증가하는 것을 방지할 수 있다.
도 7a 내지 도 7f를 참조하면, 도 6i에 도시된 기판을 준비하는 다른 제조 방법을 도시한 순차 단면도가 도시되어 있다.
도 7a 내지 도 7m에 도시된 바와 같이, 기판(610)을 준비하는 단계는 제1도전성 비아(614) 및 제3도전성 패턴(615)을 덮도록 제2유전층(616)을 형성하는 단계와, 상기 제2유전층(616)에 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계와, 상기 시드층(2)으로부터 캐리어(1)를 분리하는 단계와, 제1유전층(613)으로부터 시드층(2)을 제거하는 단계와, 제1 및 제2도전성 패턴(611, 418)이 노출되도록 유전층(613,416)에 보호층을 형성하는 단계 및 제2유전층(616)에 제2리세스부(610c)를 형성하는 단계를 포함한다. 상기 기판(610)을 준비하는 단계는 도 4a, 도 6a 및 도 6b에 도시된 캐리어(1)에 시드층(2)을 형성하는 단계, 시드층(2)을 통해 제1도전성 패턴(611)을 형성하는 단계 및 상기 제1도전성 패턴(611)을 덮도록 제1유전층(613)을 형성하고 제1유전층(613)에 제1도전성 비아(614)와 제3도전성 패턴(615)을 형성하는 단계 이후에, 도 7a 도시된 제2유전층(616)을 형성하는 단계를 진행한다.
상기 도 7a에 도시된 제1도전성 비아(614) 및 제3도전성 패턴(615)을 덮도록 제2유전층(616)을 형성하는 단계에서는 제1도전성 비아(614), 제3도전성 패턴(615) 및 제1유전층(613)을 덮도록 일정 두께의 제2유전층(616)을 형성한다. 상기 제2유전층(616)은 제1도전성 비아(614)와 제3도전성 패턴(615)을 전기적으로 보호할 수 있다. 상기 제2유전층(616)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 도 7b에 도시된 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계에서는 제2유전층(616)을 관통하여 제3도전성 패턴(615)이 외부로 노출되도록 비아홀을 형성한 후, 상기 비아홀을 적어도 일부 채우도록 제2도전성 비아(617)가 더 형성되고, 상기 제2도전성 비아(617)와 전기적으로 접속되도록 제2유전층(616)상에 제2도전성 패턴(618)을 형성한다. 도 7b의 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계는 도 6e에 도시된 제2도전성 비아(617)와 제2도전성 패턴(618)을 형성하는 단계와 동일하다.
상기 도 7c에 도시된 시드층(2)으로부터 캐리어(1)를 분리하는 단계에서는 시드층(2)으로부터 캐리어(1)를 제거하여, 시드층(2)을 외부로 노출시킨다. 도 7c의 캐리어(1)를 분리하는 단계는 도 6f에 도시된 캐리어(1)를 분리하는 단계와 동일하다.
상기 도 7d에 도시된 제1유전층(613)으로부터 시드층(2)을 제거하는 단계에서는 캐리어(1)가 분리된 기판(610x)을 플립(flip)한 후에, 제1유전층(613)으로부터 시드층(2)을 제거하여 제1도전성 패턴(611) 및 제1유전층(613)을 외부로 노출시킨다. 도 7d의 시드층(2)을 제거하는 단계는 도 6g에 도시된 시드층(2)을 제거하는 단계와 동일하다.
상기 도 7e에 도시된 도전성 패턴(611, 618)이 노출되도록 유전층(613,616)에 보호층(619)을 형성하는 단계에서는 제1유전층(613)의 제1면(613a)과 제2유전층(616)의 제2면(616b)에 각각 보호층(619a, 619b)을 형성한다. 도 7e의 보호층(619)을 형성하는 단계는 도 6h에 도시된 보호층(619)을 형성하는 단계와 동일하다.
상기 도 7f에 도시된 제2유전층(616)에 제2리세스부(610c)를 형성하는 단계에서는 기판(610)에서 제2유전층(616)에 일정 깊이를 갖는 제2리세스부(610c)를 형성한다. 상기 제2리세스부(610c)는 일정 높이를 갖는 제2유전층(616)을 일영역 제거하여, 형성될 수 있다. 상기 제2리세스부(610c)는 사진 식각 공정 및/또는 레이저에 의해서 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 기판(610)은 제2면(610b)로부터 제1면(610a) 방향으로 일정깊이를 갖는 리세스인 제2리세스부(610c)를 갖는다. 상기 기판(610)은 제2리세스부(610c)에 의해, 제2리세스부(610c)내어 적어도 하나의 제3도전성 패드(623)은 외부로 노출시킨다. 또한 제2리세스부(610c)를 통해 외부로 노출된 제3도전성 패드(623)는 제2리세스 도전성 패턴(615a)일 수 있다. 즉, 제2리세스부(610c)의 내에는 제2리세스 도전성 패턴(615a)이 외부로 노출된다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400, 500, 600; 반도체 패키지
110, 310, 410, 610; 기판 120; 제1수동소자
330; 제2수동 소자 430; 반도체 다이
440; 인캡슐란트 450; 외부 도전성 범프

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1면과 제1면의 반대면인 제2면을 갖고, 상기 제1면으로부터 상기 제2면 방향으로 형성된 적어도 하나의 제1리세스부와, 상기 제1리세스부 내에 형성된 다수의 제1리세스 도전성 패턴을 포함하는 기판; 및
    상기 기판의 제1리세스부 내에 삽입되어, 상기 다수의 제1리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제1수동소자를 포함하며,
    상기 기판은
    제1면으로부터 제2면 방향으로 제1리세스부가 형성된 유전층;
    상기 유전층의 제1면으로 노출된 제1도전성 패턴;
    상기 유전층의 제2면으로 노출된 제2도전성 패턴; 및
    상기 유전층을 관통하여 상기 제1도전성 패턴과, 상기 제2도전성 패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함하고,
    상기 기판은 상기 도전성 비아와 상기 제1도전성 패턴 사이와, 상기 도전성 비아의 측면을 따라 형성된 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 삭제
  8. 청구항 6에 있어서,
    상기 유전층의 제1면과 상기 제1도전성 패턴의 제1면은 동일평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 청구항 8에 있어서,
    상기 제2도전성 패턴은 상기 유전층의 제2면에 비해서 돌출된 것을 특징으로 하는 반도체 패키지.
  10. 청구항 6에 있어서,
    상기 유전층의 제1면에 안착되어, 상기 제1도전성 패턴에 접속된 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 청구항 10에 있어서,
    상기 반도체 다이는 상기 제1리세스부를 덮도록 상기 유전층의 제1면에 안착된 것을 특징으로 하는 반도체 패키지.
  12. 청구항 10에 있어서,
    상기 반도체 다이는 상기 제1리세스부를 덮지 않도록 상기 유전층의 제1면에 안착된 것을 특징으로 하는 반도체 패키지.
  13. 청구항 10에 있어서,
    상기 제1리세스부에 삽입된 상기 수동소자와, 상기 반도체 다이 및 상기 기판의 제1면을 모두 덮도록 형성된 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 청구항 10에 있어서,
    상기 제2도전성 패턴에 접속된 외부 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제1면과 제1면의 반대면인 제2면을 갖고, 상기 제2면으로부터 상기 제1면 방향으로 형성된 적어도 하나의 제2리세스부와, 상기 제2리세스부 내에 형성된 다수의 제2리세스 도전성 패턴을 포함하는 기판; 및
    상기 기판의 제2리세스부 내에 삽입되어, 상기 다수의 제2리세스 도전성 패턴에 제1전극 및 제2전극이 전기적으로 접속된 제2수동소자를 포함하며,
    상기 기판은 제2면으로부터 제1면 방향으로 제2리세스부가 형성된 유전층;
    상기 유전층의 제1면으로 노출된 제1도전성 패턴;
    상기 유전층의 제2면으로 노출된 제2도전성 패턴; 및
    상기 유전층을 관통하여 상기 제1도전성 패턴과, 상기 제2도전성 패턴 사이를 전기적으로 연결하는 도전성 비아를 더 포함하며,
    상기 기판은 상기 도전성 비아와 상기 제1도전성 패턴 사이와, 상기 도전성 비아의 측면을 따라 형성된 시드층을 더 포함하며, 상기 기판은 상기 시드층을 시작층으로 하여 빌드업되어 형성된 것을 특징으로 하는 것을 특징으로 하는 반도체 패키지.
  16. 삭제
  17. 청구항 15에 있어서,
    상기 제1도전성 패턴은 상기 유전층의 제1면에 비해 돌출되고,
    상기 유전층의 제2면과 상기 제2도전성 패턴의 제2면은 동일평면상에 위치하는 것을 특징으로 하는 반도체 패키지.
  18. 청구항 15에 있어서,
    상기 유전층의 제1면에 안착되어, 상기 제1도전성 패턴에 접속된 반도체 다이를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 반도체 다이 및 상기 기판의 제1면을 모두 덮도록 형성된 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 청구항 18에 있어서,
    상기 제2도전성 패턴에 접속된 외부 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666757B1 (ko) 2015-07-13 2016-10-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US11355427B2 (en) * 2016-07-01 2022-06-07 Intel Corporation Device, method and system for providing recessed interconnect structures of a substrate
JP6733534B2 (ja) * 2016-12-16 2020-08-05 住友電気工業株式会社 半導体装置およびその製造方法
WO2018125097A1 (en) 2016-12-28 2018-07-05 Xu Yi Elyn Embedded component and methods of making the same
US10037949B1 (en) * 2017-03-02 2018-07-31 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
CN108573875A (zh) * 2017-03-14 2018-09-25 兴讯科技股份有限公司 双面载放零件的电子芯片模块
US10515889B2 (en) * 2017-10-13 2019-12-24 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10332757B2 (en) * 2017-11-28 2019-06-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package having a multi-portion connection element
US11018120B2 (en) * 2019-06-06 2021-05-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package with stress buffering layer and method for manufacturing the same
US10804205B1 (en) 2019-08-22 2020-10-13 Bridge Semiconductor Corp. Interconnect substrate with stiffener and warp balancer and semiconductor assembly using the same
US10849235B1 (en) * 2020-05-20 2020-11-24 Tactotek Oy Method of manufacture of a structure and structure
US11923307B2 (en) 2020-06-16 2024-03-05 Intel Corporation Microelectronic structures including bridges
US11373972B2 (en) 2020-06-16 2022-06-28 Intel Corporation Microelectronic structures including bridges
US11804441B2 (en) 2020-06-16 2023-10-31 Intel Corporation Microelectronic structures including bridges
US11791274B2 (en) 2020-06-16 2023-10-17 Intel Corporation Multichip semiconductor package including a bridge die disposed in a cavity having non-planar interconnects
US11887962B2 (en) 2020-06-16 2024-01-30 Intel Corporation Microelectronic structures including bridges
US20220130741A1 (en) * 2020-10-27 2022-04-28 Qualcomm Incorporated Package structure for passive component to die critical distance reduction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641172U (ja) * 1992-10-29 1994-05-31 株式会社精工舎 プリント基板
KR100870652B1 (ko) * 2007-07-24 2008-11-26 삼성전기주식회사 반도체 패키지 및 그 제조방법
JP2012099610A (ja) * 2010-11-01 2012-05-24 Shinko Electric Ind Co Ltd 配線基板およびその製造方法、並びに半導体パッケージの製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1259103B1 (en) * 2000-02-25 2007-05-30 Ibiden Co., Ltd. Multilayer printed wiring board and method for producing multilayer printed wiring board
KR100411811B1 (ko) * 2001-04-02 2003-12-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US20040022038A1 (en) * 2002-07-31 2004-02-05 Intel Corporation Electronic package with back side, cavity mounted capacitors and method of fabrication therefor
JP2005277355A (ja) * 2004-03-26 2005-10-06 Sanyo Electric Co Ltd 回路装置
JP2005286057A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 回路装置およびその製造方法
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
US7365273B2 (en) * 2004-12-03 2008-04-29 Delphi Technologies, Inc. Thermal management of surface-mount circuit devices
US8264846B2 (en) * 2006-12-14 2012-09-11 Intel Corporation Ceramic package substrate with recessed device
US7893527B2 (en) * 2007-07-24 2011-02-22 Samsung Electro-Mechanics Co., Ltd. Semiconductor plastic package and fabricating method thereof
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
TWI440153B (zh) 2008-12-22 2014-06-01 Unimicron Technology Crop 封裝基板及其製法
CN102986314B (zh) * 2010-07-06 2016-10-12 株式会社藤仓 层叠配线基板及其制造方法
US8502329B2 (en) * 2011-09-01 2013-08-06 Solid State System Co., Ltd. Micro-electro-mechanical systems (MEMS) device and method for fabricating the same
JP5668866B2 (ja) * 2011-10-14 2015-02-12 株式会社村田製作所 部品内蔵樹脂基板
KR101366461B1 (ko) * 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
CN103906372B (zh) * 2012-12-27 2017-03-01 碁鼎科技秦皇岛有限公司 具有内埋元件的电路板及其制作方法
US8916422B2 (en) * 2013-03-15 2014-12-23 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
KR102134019B1 (ko) * 2013-11-25 2020-07-14 에스케이하이닉스 주식회사 볼 랜드를 포함하는 기판 및 반도체 패키지와, 그 제조방법
US9549468B1 (en) * 2015-07-13 2017-01-17 Advanced Semiconductor Engineering, Inc. Semiconductor substrate, semiconductor module and method for manufacturing the same
KR101666757B1 (ko) * 2015-07-13 2016-10-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9997428B2 (en) * 2015-07-14 2018-06-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Via structures for thermal dissipation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0641172U (ja) * 1992-10-29 1994-05-31 株式会社精工舎 プリント基板
KR100870652B1 (ko) * 2007-07-24 2008-11-26 삼성전기주식회사 반도체 패키지 및 그 제조방법
JP2012099610A (ja) * 2010-11-01 2012-05-24 Shinko Electric Ind Co Ltd 配線基板およびその製造方法、並びに半導体パッケージの製造方法

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Publication number Publication date
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