CN106356358B - 半导体封装及其制造方法 - Google Patents

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Abstract

半导体封装及其制造方法。本发明提供一种半导体封装和一种制造半导体封装的方法。作为非限制性实例，本发明的各个方面提供一种半导体封装及其制造方法，所述半导体封装包括：衬底，其具有第一表面和与所述第一表面相对的第二表面，且包括形成于从所述第一表面朝向所述第二表面的方向中的至少一个第一凹口部分、形成于所述第一凹口部分中的多个第一凹口导电图案以及第一无源元件，所述第一无源元件插入到所述衬底的所述第一凹口部分中且具有电连接到所述多个第一凹口导电图案的第一电极和第二电极。

Description

半导体封装及其制造方法
相关申请案的交叉参考/以引用的方式并入
本申请案参考2015年7月13日在韩国知识产权局申请的且标题为“半导体封装(SEMICONDUCTOR PACKAGE)”的第10-2015-0099070号韩国专利申请案，且主张其优先权和主张其权益，所述专利申请案的内容在此全文以引用的方式并入本文中。
技术领域
本发明涉及半导体封装及其制造方法。
背景技术
目前的半导体封装体及用于形成半导体封装体的方法不适当，例如，引起成本过量、可靠度降低或封装大小过大。通过比较常规和传统方法与如在本申请案的其余部分中参考图式阐述的本发明，所属领域的技术人员将显而易见此类方法的另外的局限性和缺点。
发明内容
本发明的各个方面提供一种半导体封装和一种制造半导体封装的方法。作为非限制性实例，本发明的各个方面提供一种半导体封装及其制造方法，所述半导体封装包括：衬底，其具有第一表面和与第一表面相对的第二表面，且包括形成于从第一表面朝向第二表面的方向中的至少一个第一凹口部分、形成于所述第一凹口部分中的多个第一凹口导电图案以及第一无源元件，所述第一无源元件插入到衬底的第一凹口部分中且具有电连接到所述多个第一凹口导电图案的第一电极和第二电极。
附图说明
图1A到1D是循序说明根据本发明的实施例的半导体封装的制造方法的横截面图；
图2为说明根据本发明的另一实施例的半导体封装的横截面图；
图3为说明根据本发明的又一实施例的半导体封装的横截面图；
图4A到4M是循序说明根据本发明的另一实施例的半导体封装的制造方法的横截面图；
图5为说明根据本发明的又一实施例的半导体封装的横截面图；
图6A到6M是循序说明根据本发明的实施例的半导体封装的制造方法的横截面图；以及
图7A到7F是循序说明图6I中说明的衬底的另一制造方法的横截面图。
具体实施方式
以下论述通过提供本发明的实例来呈现本发明的各种方面。此类实例是非限制性的，并且由此本发明的各种方面的范围应不必受所提供的实例的任何特定特性限制。在以下论述中，短语“举例来说”、“例如”和“示范性”是非限制性的且通常与“借助于实例而非限制”“例如且非限制”等等同义。
如本文中所使用，“和/或”意指通过“和/或”联结的列表中的项目中的任何一个或多个。作为一实例，“x和/或y”意指三元素集合{(x)，(y)，(x,y)}中的任何元素。换句话说，“x和/或y”意指“x和y中的一或两者”。作为另一实例，“x、y和/或z”意指七元素集合{(x)，(y)，(z)，(x,y)，(x,z)，(y,z)，(x,y,z)}中的任何元素。换句话说，“x、y和/或z”意指“x、y和z中的一或多者”。
本文中所使用的术语仅出于描述特定实例的目的，且并不意图限制本发明。如本文中所使用，除非上下文另外明确指示，否则单数形式也意图包含复数形式。将进一步理解，术语“包括”、“包含”、“具有”等等当在本说明书中使用时，表示所陈述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
应理解，尽管本文中可使用术语第一、第二等来描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开来。因此，例如，在不脱离本发明的教示的情况下，下文论述的第一元件、第一组件或第一部分可被称为第二元件、第二组件或第二部分。类似地，各种空间术语，例如“上部”、“下部”、“侧部”等等，可以用于以相对方式将一个元件与另一元件区分开来。然而，应理解，组件可以不同方式定向，例如，在不脱离本发明的教示的情况下，半导体装置可以侧向转动使得其“顶”表面水平地朝向且其“侧”表面垂直地朝向。
在图式中，为了清楚起见可夸示层、区和/或组件的厚度或大小。因此，本发明的范围应不受此类厚度或大小限制。另外，在图式中，类似参考标号可在整个论述中指代类似元件。
此外，还应理解，当元件A被提及为“连接到”或“耦合到”元件B时，元件A可以直接连接到元件B或间接连接到元件B(例如，插入元件C(和/或其它元件)可存在于元件A与元件B之间)。
本发明涉及一种半导体封装及其制造方法，其可通过将无源元件插入到衬底上提供的凹口部分中而减小半导体封装的总体厚度。
大体来说，多个有源元件和无源元件安装在包含多个半导体裸片的衬底的平面表面上。另外，共同无源元件通常具有比有源元件大的厚度。因此，当多个有源元件和无源元件安装在平面表面上时，半导体封装的总体厚度可归因于无源元件而增加。另外，因为无源元件具有有限容量，所以有必要新开发所述无源元件来减小其厚度。
本发明的各种实例实施例提供一种半导体封装。
根据本发明的一方面，提供一种半导体封装及其制造方法，所述半导体封装包含：衬底，其具有第一表面和与第一表面相对的第二表面，且包含形成于从第一表面朝向第二表面的方向中的至少一个第一凹口部分，和形成于所述第一凹口部分中的多个第一凹口导电图案；以及第一无源元件，其插入到衬底的第一凹口部分中且具有电连接到所述多个第一凹口导电图案的第一电极和第二电极。
根据本发明的另一方面，提供一种半导体封装及其制造方法，所述半导体封装包含：衬底，其具有第一表面和与第一表面相对的第二表面，且包含形成于从第二表面朝向第一表面的方向中的至少一个第二凹口部分，和形成于所述第二凹口部分中的多个第二凹口导电图案；以及第二无源元件，其插入到衬底的第二凹口部分中且具有电连接到所述多个第二凹口导电图案的第一电极和第二电极，其中所述衬底进一步包含：电介质层，其具有形成于从第二表面朝向第一表面的方向中的第二凹口部分；第一导电图案，其暴露于电介质层的第一表面；第二导电图案，其暴露于电介质层的第二表面；以及导电通孔，其在通过所述电介质层时与第一导电图案和第二导电图案电连接。
如上文所描述，根据本发明的一个实施例的半导体封装可通过将无源元件插入到衬底上提供的凹口部分中来减小半导体封装的总体厚度。
将在各种实例实施方案的以下描述中描述或从各种实例实施方案的以下描述了解本发明的以上和其它方面。现将参看附图呈现本发明的各个方面。
参看图1A到1D，说明循序说明根据本发明的实施例的半导体封装的制造方法的横截面图。
如图1A到1D中所说明，根据本发明的实施例的半导体封装的制造方法可包含：在核心衬底10上形成多个第一凹口导电图案111；形成第一绝缘障壁112以包围所述多个第一凹口导电图案111；形成第一绝缘层113以填充第一绝缘障壁112的外侧并覆盖核心衬底10的第一表面10a；以及制备衬底110；以及安裝第一无源元件120以电连接到第一凹口导电图案111。在制备衬底110的过程中，绝缘障壁112的形成和第一绝缘层113的形成可交替地重复一次到五次或更多次。现将参看图1A到1D更详细描述根据本发明的实施例的半导体封装的制造方法。
如图1A中所说明，在核心衬底10上形成所述多个第一凹口导电图案111的过程中，所述多个第一凹口导电图案111形成于板形状的核心衬底10的第一表面10a上，其中第一表面10a是平面的且第二表面10b是平面的且与第一表面10a相对。第一凹口导电图案111可形成在对应于将在上面安装第一无源元件120的区的位置处。所述多个第一凹口导电图案111可包含两个第一凹口导电图案，其形成一组，以分别连接到第一无源元件120的第一电极121和第二电极122。为了允许将多个第一无源元件120安装在核心衬底10的第一表面10a上，所述多个第一凹口导电图案111(其中每两个形成一组)可提供在核心衬底10上。核心衬底10包含暴露于第一表面10a的导电图案和暴露于第二表面10b的导电图案，且可为具有导电通孔的印刷电路板，所述导电通孔在通过第一表面10a和第二表面10b时电连接形成于第一表面10a和第二表面10b上的导电图案。此处，第一凹口导电图案111可与核心衬底10上提供的导电图案同时形成。第一凹口导电图案111可通常由选自由以下各项组成的群组的一者制成：铜、铝及其等效物，但本发明的范围不限于此。
如图1B中所说明，在形成第一绝缘障壁112以包围所述多个第一凹口导电图案111的过程中，形成第一绝缘障壁112，其与核心衬底10的第一表面10a上的第一凹口导电图案111中的每一者隔开且具有预定高度以在具有第一凹口导电图案111的区上形成空间。此处，第一绝缘障壁112形成于核心衬底10的第一表面10a上以包围第一凹口导电图案111。也就是说，第一绝缘障壁112被配置成使得待连接到第一无源元件120的相应电极的两个第一凹口导电图案111与核心衬底10的第一表面10a的外侧分隔开。第一绝缘障壁112可由焊料抗蚀剂制成，但本发明的各方面并不限于此。
如图1C中所说明，在制备衬底110的过程中，通过形成第一绝缘层113以覆盖核心衬底10的第一表面10a上的第一绝缘障壁112的外侧来制备衬底110。也就是说，第一绝缘层113经形成以在核心衬底10的第一表面10a上的第一绝缘障壁112的外侧中完全覆盖核心衬底10的第一表面10a。第一绝缘层113可经形成以具有与第一绝缘障壁112相同的高度。第一绝缘层113可由半固化树脂或预浸材料制成，但本发明的各方面并不限于此。第一绝缘障壁112可防止在形成第一绝缘层113时半固化状态中的第一绝缘层113覆盖第一凹口导电图案111。另外，第一绝缘障壁112的形成和第一绝缘层113的形成可交替地重复一次到五次或更多次。虽然本发明中说明第一绝缘障壁112和第一绝缘层113(其为单一层)，但其可根据第一无源元件120的高度而由多个层形成。
如上文所描述，可使用图1A到1C中说明的半导体封装的制造方法形成衬底110。衬底110可包含形成于从第一表面110a朝向第二表面110b的方向中的至少一个第一凹口部分110c。第一凹口部分110c是其中形成第一凹口导电图案111的区，且可对应于由第一绝缘障壁112形成的内部区。第一凹口部分110c可包含多个第一凹口部分以在衬底110上安装多个第一无源元件120，但本发明并不限制第一凹口部分110c的数目。
如图1D中所说明，在安裝第一无源元件120的过程中，安装第一无源元件120以电连接到提供于衬底110的第一凹口部分110c中的第一凹口导电图案111。第一无源元件120可包含第一电极121和第二电极122，且可电连接到第一凹口导电图案111。第一无源元件120可包含电阻器、电容器、电感器、连接器等等，但本发明的各方面并不限于此。第一无源元件120插入到第一凹口部分110c中，借此防止半导体封装100的总体厚度增加。
参看图2，为根据本发明的另一实施例的半导体封装的横截面图。
如图2中所说明，半导体封装200包含衬底210和第一无源元件120。另外，衬底210包含核心衬底10、第一凹口导电图案111、第一绝缘障壁112、第一绝缘层113和导电层214。衬底210的核心衬底10、第一凹口导电图案111、第一绝缘障壁112、第一绝缘层113和第一无源元件120与图1D中说明的半导体封装100的对应组件相同。以下描述将聚焦于导电层214，其是图1D中说明的半导体封装100的不同特征。
导电层214可经形成以在第一凹口导电图案111形成于核心衬底10上之后覆盖第一凹口导电图案111的第一表面111a。导电层214可由焊料制成。导电层214可分别插入在第一无源元件120的第一电极121与第一凹口导电图案111之间以及第一无源元件120的第二电极122与第一凹口导电图案111之间。导电层214可促进第一无源元件120的第一和第二电极121和122到第一凹口导电图案111的连接。
参看图3，为根据本发明的又一实施例的半导体封装的横截面图。
如图3中所说明，半导体封装300包含衬底310、第一无源元件120和第二无源元件330。另外，衬底210包含核心衬底10、第一凹口导电图案111、第一绝缘障壁112、第一绝缘层113、第二凹口导电图案314、第二绝缘障壁315和第二绝缘层316。衬底310的核心衬底10、第一凹口导电图案111、第一绝缘障壁112、第一绝缘层113和第一无源元件120与图1D中说明的半导体封装100的对应组件相同。以下描述将聚焦于第二凹口导电图案314、第二绝缘障壁315、第二绝缘层316和第二无源元件330，其是图1D中说明的半导体封装100的不同特征。
第二凹口导电图案314可包含形成于板形状的核心衬底10的第二表面10b上的多个第二凹口导电图案。第二凹口导电图案314可形成在对应于将在上面安装第二无源元件330的区的位置处。所述多个第二凹口导电图案314可包含一对第二凹口导电图案(其形成一组)以分别连接到第二无源元件330的第一电极331和第二电极332。为了允许将多个第二无源元件330安装在核心衬底10的第二表面10b上，所述多个第二凹口导电图案314(其中每两个形成一组)可提供在核心衬底10上。此处，第二凹口导电图案314可电连接到核心衬底10上提供的导电图案。第二凹口导电图案314可通常由选自由以下各项组成的群组的一者制成：铜、铝及其等效物，但本发明的范围不限于此。另外，第二凹口导电图案314可进一步包含在其末端处形成的焊料。
第二绝缘障壁315与核心衬底10的第二表面10b上的第二凹口导电图案314隔开，且经形成以具有预定高度以在其中提供第二凹口导电图案314的区中形成空间。第二绝缘障壁315经形成以包围核心衬底10的第二表面10b上的第二凹口导电图案314。也就是说，第二绝缘障壁315经配置使得待连接到第二无源元件330的相应电极331和332的两个第二凹口导电图案314与核心衬底10的第二表面10b的外侧分隔开。第二绝缘障壁315可由焊料抗蚀剂制成，但本发明的各方面并不限于此。
第二绝缘层316经形成以覆盖核心衬底10的第二表面10b上的第二绝缘障壁315的外侧。也就是说，第二绝缘层316经形成以在核心衬底10的第二表面10b上的第二绝缘障壁315的外侧中完全覆盖核心衬底10的第二表面10b。第二绝缘层316可经形成以具有与第二绝缘障壁315相同的高度。第二绝缘层316可由半固化树脂或预浸材料制成，但本发明的各方面并不限于此。第二绝缘障壁315可防止在形成第二绝缘层316时半固化状态中的第二绝缘层316覆盖第二凹口导电图案314。另外，第二绝缘障壁315和第二绝缘层316可交替地重复形成一次到五次或更多次。虽然本发明中说明第二绝缘障壁315和第二绝缘层316(其为单一层)，但其可根据第二无源元件330的高度而由多个层形成。
衬底310可包含形成于从第一表面310a朝向第二表面310b的方向中的至少一个第一凹口部分110c，和形成于从第二表面310b到第一表面310a的方向中的至少一个第二凹口部分310d。也就是说，衬底310可包含提供在核心衬底10的相对侧处的凹口部分。第二凹口部分310d是其中形成第二凹口导电图案314的区，且可对应于由第二绝缘障壁315形成的内部区。第二凹口部分310d可包含多个第二凹口部分以在衬底110上安装多个第二无源元件330，但本发明并不限制第二凹口部分310d的数目。
第二无源元件330安装在衬底110的第二凹口部分310d中以电连接到提供于衬底310中的第二凹口部分310d中的第二凹口导电图案314。第二无源元件330可包含第一电极331和第二电极332，且可电连接到第二凹口导电图案314。第二无源元件330可包含电阻器、电容器、电感器、连接器等等，但本发明的各方面并不限于此。半导体经配置使得第一无源元件120和第二无源元件330插入到第一凹口部分110c和第二凹口部分310d中，借此防止半导体封装300的总体厚度增加。
参看图4A到4M，说明循序说明根据本发明的另一实施例的半导体封装的制造方法的横截面图。
如图4A到4M中所说明，根据本发明的另一实施例的半导体封装的制造方法可包含：制备衬底410；安裝第一无源元件120以电连接到提供于衬底410的第一凹口部分410c中的第一凹口导电图案415a；囊封半导体裸片430和第一无源元件120以由囊封剂440覆盖；以及在衬底410的第二导电图案418上形成外部导电凸块450。
图4A到4I中说明衬底410的制备。衬底410的制备可包含：在载体1上形成晶种层2；使用晶种层2形成第一导电图案411和虚设图案412；形成第一电介质层413以覆盖第一导电图案411和虚设图案412；在第一电介质层413上形成第一导电通孔414和第三导电图案415；形成第二电介质层416以覆盖第一导电通孔414和第三导电图案415；在第二电介质层416上形成第二导电通孔417和第二导电图案418；使载体1与晶种层2分离；从第一电介质层413移除晶种层2；在电介质层413和416上形成保护层419以暴露第一和第二导电图案411和418；以及从第一电介质层413移除虚设图案412。虽然在所说明的实施例中衬底410形成于载体1的一个表面上，但其可形成于载体1的一个和另一表面上。
可通过使用形成于载体1的一个和另一表面上的晶种层2作为开始层来积累层而形成衬底410。也就是说，可使用形成于载体1的一个和另一表面上的晶种层2作为开始层而形成衬底410。以下描述将聚焦于形成于载体1的一个表面上的衬底410。然而，根据本发明的各个方面，衬底410还可使用相同制造方法形成于载体1的另一表面上。
下文中，将参看图4A到4M更详细描述半导体封装400的制造方法。
在图4A中说明的载体1上形成晶种层2的过程中，由导电材料制成的晶种层2经形成以覆盖板(或晶片或面板)的形状的载体1的一个表面。晶种层2可经形成以具有均一厚度以便覆盖载体1的一个表面。晶种层2可为铜层、钛层或钛钨层，但本发明的各方面并不限于此。另外，载体1可通常由选自由以下各项组成的群组的一者制成：铜、核心、不锈钢、玻璃、硅、虚设晶片、陶瓷、蓝宝石、石英及其等效物，但本发明的各方面并不限于此。
在使用图4B中说明的晶种层2形成第一导电图案411和虚设图案412的过程中，掩模图案(未图示)经形成以部分覆盖晶种层2，随后在经由掩模图案暴露于外部的晶种层2上执行电镀，借此形成第一导电图案411。另外，在形成第一导电图案411时，还可通过电镀晶种层2形成虚设图案412。此处，虚设图案412可经形成以具有比第一导电图案411大的厚度。随后，在形成第一导电图案411和虚设图案412之后，移除掩模图案。第一导电图案411和虚设图案412可由铜(Cu)制成，但本发明的各方面并不限于此。
在形成第一电介质层413以覆盖图4C中说明的第一导电图案411和虚设图案412的过程中，可形成第一电介质层413，且可进一步在第一电介质层413上形成第一导电通孔414和第三导电图案415。第一电介质层413可经形成以具有足以完全覆盖形成于晶种层2上的第一导电图案411和虚设图案412的预定厚度。第一电介质层413可电学上保护第一导电图案411和虚设图案412。第一电介质层413可由选自由以下各项组成的群组的一者制成：预浸材料、堆积膜、氧化硅层、氮化硅层及其等效物，但本发明的各方面并不限于此。另外，通孔可经形成以在通过第一电介质层413时使第一导电图案411暴露于外部，可进一步形成第一导电通孔414以填充通孔的至少一部分，且接着可进一步在第一电介质层413上形成第三导电图案415以电连接到第一导电通孔414。第一导电通孔414在通过第一电介质层413时将形成于第一电介质层413的一个表面上的第一导电图案411与形成于第一电介质层413的另一表面上的第三导电图案415电连接。可通过形成晶种层414x以完全覆盖经由第一电介质层413的通孔和通孔的侧壁暴露于外部的第一导电图案411且随后在晶种层414x上执行电镀来形成第一导电通孔414。可通过在第一电介质层413上形成晶种层414x且随后在晶种层414x上执行电镀来形成第三导电图案415。另外，电连接到第一导电通孔414的第三导电图案415还可经形成以在经由电镀形成第一导电通孔414时沿着第一电介质层413的暴露表面部分延伸。也就是说，晶种层414x可插入在第一导电通孔414与第一电介质层413之间以及第三导电图案415与第一电介质层413之间。另外，至少一个第三导电图案415形成于虚设图案412上。形成于虚设图案412上的第三导电图案415变为提供于衬底410的凹口部分中的第一凹口导电图案415a。
在形成第二电介质层416以覆盖图4D中说明的第一导电通孔414和第三导电图案415的过程中，第二电介质层416具有足以完全覆盖第一导电通孔414、第三导电图案415和第一电介质层413的预定厚度。第二电介质层416可电学上保护第一导电通孔414和第三导电图案415。第二电介质层416可由选自由以下各项组成的群组的一或多者制成：预浸材料、堆积膜、氧化硅层、氮化硅层及其等效物，但本发明的各方面并不限于此。
在形成图4E中说明的第二导电通孔417和第二导电图案418的过程中，通孔经形成以在通过第二电介质层416时使第三导电图案415暴露于外部，进一步形成第二导电通孔417以填充通孔的至少一部分，且随后第二导电图案418形成于第二电介质层416上以电连接到第二导电通孔417。第二导电通孔417在通过第二电介质层416时将形成于第二电介质层416的一个表面上的第三导电图案415与形成于第二电介质层416的另一表面上的第二导电图案418电连接。可通过形成晶种层417x以完全覆盖经由第二电介质层416的通孔和通孔的侧壁暴露于外部的第三导电图案415且随后在晶种层417x上执行电镀来形成第二导电通孔417。可通过在第二电介质层416上形成晶种层417x且随后在晶种层417x上执行电镀来形成第二导电图案418。另外，电连接到第二导电通孔417的第二导电图案418还可经形成以在经由电镀形成第二导电通孔417时沿着第二电介质层416的暴露表面部分延伸。也就是说，晶种层417x可插入在第二导电通孔417与第二电介质层416之间以及第二导电图案418与第二电介质层416之间。
在使载体1与图4F中说明的晶种层2分离的过程中，载体1与晶种层2分隔开以将晶种层2暴露于外部。通过一般研磨和/或化学蚀刻或通过UV或激光释放移除载体1，但本发明的各方面并不限于此。
在从图4G中说明的第一电介质层413移除晶种层2的过程中，将与载体1分离的衬底410x翻转，且随后从第一电介质层413移除晶种层2，借此将第一导电图案411、第一电介质层413和虚设图案412暴露于外部。暴露于外部的第一电介质层413的第一表面413a和第一导电图案411的第一表面411a可共面定位(或共面)。另外，形成于第二电介质层416的第二表面416b上的第二导电图案418可从衬底410x上的第二电介质层416的第二表面416b伸出。可通过一般研磨和/或化学蚀刻移除晶种层2，但本发明的各方面并不限于此。
在电介质层413和416上形成保护层419以暴露图4H中说明的导电图案411和418的过程中，保护层419a和419b分别形成于第一电介质层413的第一表面413a和第二电介质层416的第二表面416b上。保护层419a和419b经形成以将经由第一电介质层413的第一表面413a暴露的第一导电图案411和虚设图案412和经由第二电介质层416的第二表面416b暴露的第二导电图案418暴露于外部。也就是说，保护层419a和419b分别形成于第一电介质层413的第一表面413a和第二电介质层416的第二表面416b上，以将第一导电图案411、虚设图案412和第二导电图案418暴露于外部。保护层419a和419b可由焊料抗蚀剂制成，但本发明的各方面并不限于此。
在从图4I中说明的电介质层413移除虚设图案412的过程中，移除当移除晶种层2时暴露于外部的虚设图案412，借此形成具有第一凹口部分410c的衬底410。第一凹口导电图案415a在移除虚设图案412时在衬底410的第一凹口部分410c中暴露于外部。第一凹口导电图案415a可为在图4C中说明的步骤中形成于虚设图案412中的第三导电图案415。可通过蚀刻移除虚设图案412，但本发明的各方面并不限于此。
在图4J中说明的衬底410上安裝第一无源元件120的过程中，第一无源元件120安装在第一凹口部分410c中以电连接到提供于第一凹口部分410c中的第一凹口导电图案415a。第一无源元件120可包含第一电极121和第二电极122，其电连接到第一凹口导电图案415a。第一无源元件120可包含电阻器、电容器、电感器、连接器等等，但本发明的各方面并不限于此。第一无源元件120插入到第一凹口部分410c中，借此防止半导体封装400的总体厚度增加。
在安裝图4K中说明的半导体裸片430的过程中，半导体裸片430安装在衬底410的第一表面410a上以电连接到衬底410的第一导电图案411。半导体裸片430可安装在衬底410的第一表面410a上以完全覆盖第一无源元件120和第一凹口部分410c。半导体裸片430可通过倒装芯片结合、温度压缩(TC)结合、温度压缩非导电膏(TCNCP)结合或线结合而电连接到第一导电图案411。半导体裸片430具有平面的第一表面430a和平面的且与第一表面430a相对的第二表面430b，且多个导电凸块431形成于第二表面410b上。半导体裸片430经由所述多个导电凸块431电连接到第一导电图案411。导电凸块431可包含导电柱、铜柱、导电球、焊球或铜球，但本发明的各方面并不限于此。另外，多个结合垫代替所述多个导电凸块431而提供在半导体裸片430的第一表面430a上，且接合垫和第一导电图案411可经由导线(未图示)电连接。半导体裸片430可包含一般存储器、图形处理单元(GPU)、中央处理单元(CPU)及其等效物，但本发明的各方面并不限于此。
在图4L中说明的囊封的过程中，使用囊封剂440执行囊封以覆盖衬底410的第一表面410a、半导体裸片430和第一无源元件120。囊封剂440可电学上保护衬底410的第一表面410a、第一无源元件120和半导体裸片430免受外部情形的影响。
在形成图4M中说明的外部导电凸块450的过程中，形成暴露于衬底410的第二表面410b的第二导电图案418和外部导电凸块450。外部导电凸块450是输入和/或输出端子以用以在电子装置的外部板上安装半导体封装400。外部导电凸块450可包含导电柱、铜柱、导电球、焊球或铜球，但本发明的各方面并不限于此。
在如此制造的半导体封装400中，第一无源元件120插入到衬底410的第一凹口部分410c中，借此防止半导体封装400的总体厚度增加。
参看图5，说明说明根据本发明的又一实施例的半导体封装的横截面图。
如图5中所说明，半导体封装500包含衬底410、第一无源元件120、半导体裸片530、囊封剂440和外部导电凸块450。衬底410、第一无源元件120、囊封剂440和外部导电凸块450与图4M中说明的半导体封装400的对应组件相同。以下描述将聚焦于半导体裸片530，其是图4M中说明的半导体封装400的不同特征。
半导体裸片530安装在衬底410的第一表面410a上以电连接到衬底410的第一导电图案411。半导体裸片530可形成于衬底410的第一表面410a上以便覆盖第一无源元件120和第一凹口部分410c。虽然在图5中两个半导体裸片530安装在衬底410上，但一个半导体裸片530或一或多个半导体裸片530可安装在衬底410上，但本发明的各方面并不限于此。半导体裸片530可通过倒装芯片结合、温度压缩(TC)结合或温度压缩非导电膏(TCNCP)结合安装在第一导电图案411上，但本发明的范围不限于此。半导体裸片530可包含多个导电凸块531。半导体裸片530经由所述多个导电凸块531电连接到第一导电图案411。导电凸块531可包含导电柱、铜柱、导电球、焊球或铜球，但本发明的各方面并不限于此。半导体裸片530可包含一般存储器、图形处理单元(GPU)、中央处理单元(CPU)及其等效物，但本发明的各方面并不限于此。
参看图6A到6M，为循序说明根据本发明的实施例的半导体封装的制造方法的横截面图。
如图6A到6M中所说明，根据本发明的又一实施例的半导体封装可包含：制备衬底610；安裝第三无源元件330以电连接到提供于衬底610的第二凹口部分610c中的第二凹口导电图案615a；安裝半导体裸片430以电连接到衬底610的第一导电图案611；囊封半导体裸片430以由囊封剂440覆盖；以及在衬底610的第二导电图案618上形成外部导电凸块450。
图6A到6I中说明衬底610的制备。衬底610的所述制备可包含：使用晶种层2形成第一导电图案611；形成第一电介质层613以覆盖第一导电图案611；在第一电介质层613上形成第一导电通孔614和第三导电图案615；在第三导电图案615上形成虚设图案612；形成第二电介质层616以覆盖虚设图案612、第一导电通孔614和第三导电图案615；在第二电介质层616上形成第二导电通孔617和第二导电图案618；使载体1与晶种层2分离；从第一电介质层613移除晶种层2；在电介质层613和616上形成保护层619以暴露第一和第二导电图案611和618；以及从第二电介质层616移除虚设图案612。
在衬底610的制备的过程中，在图4A中说明的载体1上形成晶种层2之后，形成图6A中说明的第一导电图案611。
虽然说明形成于载体1的一个表面上的衬底610，但衬底610可形成于载体1的一个和另一表面两者上。可通过使用形成于载体1的一个和另一表面上的晶种层2作为开始层来积累层而形成衬底610。也就是说，可使用形成于载体1的一个和另一表面上的晶种层2作为开始层来形成衬底610。以下描述将聚焦于形成于载体1的一个表面上的衬底610。然而，根据本发明的各个方面，衬底610还可使用相同制造方法形成于载体1的另一表面上。
下文中，将参看图6A到6M更详细描述半导体封装600的制造方法。
在使用图6A中说明的晶种层2形成第一导电图案611的过程中，掩模图案(未图示)经形成以部分覆盖晶种层2，随后在经由掩模图案暴露于外部的晶种层2上执行电镀，借此形成具有均一厚度的第一导电图案611。在形成第一导电图案611之后，移除掩模图案。第一导电图案611可由铜(Cu)制成，但本发明的各方面并不限于此。
在形成第一电介质层613以覆盖图6B中说明的第一导电图案611的过程中，形成第一电介质层613，且随后可进一步在第一电介质层613上形成第一导电通孔614和第三导电图案615。第一电介质层613经形成以具有足以完全覆盖形成于晶种层2上的第一导电图案611的预定厚度。第一电介质层613可电学上保护第一导电图案611。第一电介质层613可由选自由以下各项组成的群组的一者制成：预浸材料、堆积膜、氧化硅层、氮化硅层及其等效物，但本发明的各方面并不限于此。另外，通孔可经形成以在通过第一电介质层613时使第一导电图案611暴露于外部，第一导电通孔614可进一步经形成以填充通孔的至少一部分，且接着可进一步在第一电介质层613上形成第三导电图案615以电连接到第一导电通孔614。第一导电通孔614在通过第一电介质层613时将形成于第一电介质层613的一个表面上的第一导电图案611与形成于第一电介质层613的另一表面上的第三导电图案615电连接。可通过形成晶种层614x以完全覆盖经由第一电介质层613的通孔和通孔的侧壁暴露于外部的第一导电图案611且随后在晶种层614x上执行电镀来形成第一导电通孔614。可通过在第一电介质层613上形成晶种层614x且随后在晶种层614x上执行电镀来形成第三导电图案615。另外，电连接到第一导电通孔614的第三导电图案615还可经形成以在经由电镀形成第一导电通孔614时沿着第一电介质层613的暴露表面部分延伸。也就是说，晶种层614x可插入在第一导电通孔614与第一电介质层613之间以及第三导电图案615与第一电介质层613之间。晶种层614x可包围第一导电图案611与第一导电通孔614和第一导电通孔614的侧壁之间的区。
在图6C中说明的第三导电图案615上形成虚设图案612的过程中，虚设图案612经形成以覆盖形成于第一电介质层613上的第三导电图案615中的至少一者。虚设图案612可具有预定高度。另外，虚设图案612可形成于第一电介质层613上形成的第三导电图案615当中的并不连接到第一导电通孔614的第三导电图案615上。具有虚设图案612的第三导电图案615变为提供于衬底610的凹口部分中的第二凹口导电图案615a。
在形成第二电介质层616以覆盖图6D中说明的虚设图案612、第一导电通孔614和第三导电图案615的过程中，具有预定厚度的第二电介质层616经形成以覆盖虚设图案612、第一导电通孔614、第三导电图案615和第一电介质层613。此处，虚设图案612的第一表面612a经由第二电介质层616暴露于外部。第二电介质层616可电学上保护第一导电通孔614和第三导电图案615。第二电介质层616可由选自由以下各项组成的群组的一者制成：预浸材料、堆积膜、氧化硅层、氮化硅层及其等效物，但本发明的各方面并不限于此。
在形成图6E中说明的第二导电通孔617和第二导电图案618的过程中，通孔经形成以在通过第二电介质层616时使第三导电图案615暴露于外部，第二导电通孔617进一步经形成以填充通孔的至少一部分，且第二导电图案618随后形成于第二电介质层616上以电连接到第二导电通孔617。可通过形成晶种层617x以完全覆盖经由第二电介质层616的通孔和通孔的侧壁暴露于外部的第三导电图案615且随后在晶种层617x上执行电镀来形成第二导电通孔617。可通过在第二电介质层616上形成晶种层617x且随后在晶种层617x上执行电镀来形成第二导电图案618。另外，电连接到第二导电通孔617的第二导电图案618还可经形成以在经由电镀形成第二导电通孔617时沿着第二电介质层616的暴露表面部分延伸。也就是说，晶种层617x可插入在第二导电通孔617与第二电介质层616之间以及第二导电图案618与第二电介质层616之间。
在使载体1与图6F中说明的晶种层2分离的过程中，载体1与晶种层2分隔开以将晶种层2暴露于外部。通过一般研磨和/或化学蚀刻或通过UV或激光释放移除载体1，但本发明的各方面并不限于此。
在从图6G中说明的移除晶种层2的过程中，将与载体1分离的衬底610x翻转，且随后从第一电介质层613移除晶种层2，借此将第一导电图案611、第一电介质层613和虚设图案612暴露于外部。暴露于外部的第一电介质层613的第一表面613a和第一导电图案611的第一表面611a可共面定位(或共面)。另外，形成于第二电介质层616的第二表面616b上的第二导电图案618可从衬底610x上的第二电介质层616的第二表面616b伸出。可通过一般研磨和/或化学蚀刻移除晶种层2，但本发明的各方面并不限于此。
在电介质层613和616上形成保护层619以暴露图6H中说明的导电图案611和618的过程中，保护层619a和619b分别形成于第一电介质层613的第一表面613a和第二电介质层616的第二表面616b上。保护层619a和619b经形成以将经由第一电介质层613的第一表面613a暴露的第一导电图案611以及经由第二电介质层616的第二表面616b暴露的第二导电图案618和虚设图案612暴露于外部。也就是说，保护层619a和619b分别形成于第一电介质层613的第一表面613a和第二电介质层616的第二表面616b上，以将第一导电图案611、虚设图案612和第二导电图案618暴露于外部。保护层619a和619b可由焊料抗蚀剂制成，但本发明的各方面并不限于此。
在从图6I中说明的电介质层616移除虚设图案612的过程中，移除虚设图案612，借此形成具有第二凹口部分610c的衬底610。衬底610的第二凹口导电图案615a在移除虚设图案612时提供的第二凹口部分610c中暴露于外部。第二凹口导电图案615a可为具有形成于图6C中说明的步骤中的虚设图案612的第三导电图案615。虚设图案612可通过蚀刻移除，但本发明的各方面并不限于此。
在图6J中说明的衬底610上安裝第二无源元件330的过程中，第二无源元件330安装在第二凹口部分610c中以电连接到提供于第二凹口部分610c中的第二凹口导电图案615a。第二无源元件330可包含第一电极331和第二电极332且可电连接到第一凹口导电图案615a。第二无源元件330可包含电阻器、电容器、电感器、连接器等等，但本发明的各方面并不限于此。第二无源元件330插入到第二凹口部分610c中，借此防止半导体封装600的总体厚度增加。
在安裝图6K中说明的半导体裸片430的过程中，半导体裸片430安装在衬底610的第一表面610a上以电连接到衬底610的第一导电图案611。图6K中说明的半导体裸片430的安裝可与图4K中说明的半导体裸片430的安裝相同。
在图6L中说明的囊封的过程中，使用囊封剂440执行囊封以覆盖衬底610的第一表面610a和半导体裸片430。囊封剂440可电学上保护衬底610的第一表面610a和半导体裸片430免受外部情形的影响。
在形成图6M中说明的外部导电凸块450的过程中，外部导电凸块450经形成以电连接到暴露于衬底610的第二表面610b的第二导电图案618。外部导电凸块450是输出衬垫以用以在电子装置的外部板中安装半导体封装600。外部导电凸块450可包含导电柱、铜柱、导电球、焊球或铜球，但本发明的各方面并不限于此。
在如此制造的半导体封装600中，第二无源元件330插入到衬底610的第二凹口部分610c中，借此防止半导体封装600的总体厚度增加。
参看图7A到7F，其是循序说明图6I中说明的衬底的另一制造方法的横截面图。
如图7A到7F中所说明，衬底610的制备可包含：形成第二电介质层616以覆盖第一导电通孔614和第三导电图案615；在第二电介质层616上形成第二导电通孔617和第二导电图案618；使载体1与晶种层2分离；从第一电介质层613移除晶种层2；在电介质层613和616上形成保护层以暴露第一和第二导电图案611和618；以及在第二电介质层616上形成第二凹口部分610c。通过以下操作执行衬底610的制备：在图4A、6A或6B中说明的载体1上形成晶种层2；使用晶种层2形成第一导电图案611；形成第一电介质层613以覆盖第一导电图案611且在第一电介质层613上形成第一导电通孔614和第三导电图案615；以及形成图7A中说明的第二电介质层616。
在形成第二电介质层616以覆盖图7A中说明的第一导电通孔614和第三导电图案615的过程中，形成具有预定厚度的第二电介质层616以覆盖第一导电通孔614、第三导电图案615和第一电介质层613。第二电介质层616可电学上保护第一导电通孔614和第三导电图案615。第二电介质层616可由选自由以下各项组成的群组的一者制成：预浸材料、堆积膜、氧化硅层、氮化硅层及其等效物，但本发明的各方面并不限于此。
在形成图7B中说明的第二导电通孔617和第二导电图案618的过程中，通孔可经形成以在通过第二电介质层616时使第三导电图案615暴露于外部，第二导电通孔617可进一步经形成以填充通孔的至少一部分，且第二导电图案618接着可进一步形成于第二电介质层616上以电连接到第二导电通孔617。图7B中说明的第二导电通孔617和第二导电图案618的形成与图6E中说明的第二导电通孔617和第二导电图案618的形成相同。
在从图7C中说明的晶种层2移除载体1的过程中，从晶种层2移除载体1以使晶种层2暴露于外部。图7C中说明的载体1的移除与图6F中说明的载体1的移除相同。
在从图7D中说明的第一电介质层613移除晶种层2的过程中，将与载体1分离的衬底610x翻转，且随后从第一电介质层613移除晶种层2，借此暴露第一导电图案611和第一电介质层613。图7D中说明的晶种层2的移除与图6G中说明的晶种层2的移除相同。
在电介质层613和616上形成保护层619以暴露图7E中说明的导电图案611和618的过程中，保护层619a和619b分别形成于第一电介质层613的第一表面613a和第二电介质层616的第二表面616b上。图7E中说明的保护层619的形成与图6H中说明的保护层619的形成相同。
在图7F中说明的第二电介质层616上形成第二凹口部分610c的过程中，来自衬底610的具有预定深度的第二凹口部分610c形成于第二电介质层616上。可通过移除第二电介质层616的具有预定高度的区来形成第二凹口部分610c。可通过光刻和/或激光形成第二凹口部分610c，但本发明的各方面并不限于此。衬底610具有第二凹口部分610c，作为在从第二表面610b朝向第一表面610a的方向上具有预定深度的凹口。衬底610的第二凹口部分610c使第三导电垫623中的至少一者在第二凹口部分610c中暴露于外部。另外，经由第二凹口部分610c暴露于外部的第三导电垫623可为第二凹口导电图案615a。也就是说，第二凹口导电图案615a在第二凹口部分610c中暴露于外部。
本文中的论述包含展示电子封装组合件的各个部分及其制造方法的众多说明性图。为了清楚地说明，这些图并未展示每一实例组合件的所有方面。本文中提供的任何实例组合件和/或方法可以与本文中提供的任何或所有其它组合件和/或方法共享任何或所有特性。
综上所述，本发明的各个方面提供一种半导体封装和一种制造半导体封装的方法。作为非限制性实例，本发明的各个方面提供一种半导体封装及其制造方法，所述半导体封装包括：衬底，其具有第一表面和与所述第一表面相对的第二表面，且包括形成于从所述第一表面朝向所述第二表面的方向中的至少一个第一凹口部分、形成于所述第一凹口部分中的多个第一凹口导电图案；以及第一无源元件，其插入到所述衬底的所述第一凹口部分中且具有电连接到所述多个第一凹口导电图案的第一电极和第二电极。虽然已经参考某些方面和实例描述了以上内容，但是所属领域的技术人员应理解，在不脱离本发明的范围的情况下，可以进行各种修改并可以替代等效物。另外，在不脱离本发明的范围的情况下，可以进行许多修改以使特定情况或材料适应本发明的教示。因此，希望本发明不限于所揭示的特定实例，而是本发明将包含落入所附权利要求书的范围内的所有实例。

Claims (18)

1.一种半导体封装，其包括：
衬底，其包括：
衬底顶侧；
衬底底侧；
第一电介质层，所述第一电介质层具有第一电介质层顶侧、第一电介质层底侧和第一电介质层孔隙，所述第一电介质层孔隙从所述第一电介质层顶侧延伸到所述第一电介质层底侧；
第二电介质层，所述第二电介质层具有面向所述第一电介质层底侧的第二电介质层顶侧以及第二电介质层底侧，其中所述第二电介质层顶侧的被覆盖部分是由所述第一电介质层所覆盖并且所述第二电介质层顶侧的被暴露部分是从所述第一电介质层经由所述第一电介质层孔隙所暴露；
第一导电图案，所述第一导电图案在所述第一电介质层顶侧处；
第二导电图案，所述第二导电图案在所述第二电介质层顶侧处；
凹口导电图案，所述凹口导电图案在所述第二电介质层顶侧的所述被暴露部分处；以及
凹口部分，所述凹口部分藉由所述第一电介质层孔隙的横向侧以及所述第二电介质层顶侧的所述被暴露部分而界定；
电子构件，所述电子构件定位在所述衬底的所述凹口部分中且包括电极，所述电极连接到所述凹口导电图案；
半导体裸片，所述半导体裸片安装在所述第一电介质层顶侧上并且被定位以使得所述半导体裸片没有部份覆盖所述衬底的所述凹口部分；以及
单一连续囊封材料层，所述单一连续囊封材料层覆盖所述电子构件的至少第一侧和横向侧，并且覆盖所述半导体裸片的至少横向侧和所述半导体裸片的第一侧，所述半导体裸片的所述第一侧背向所述第一电介质层。
2.根据权利要求1所述的半导体封装，其中:
所述第一导电图案的至少一部份埋藏在所述第一电介质层顶侧中；
所述第二导电图案的至少一部份埋藏在所述第二电介质层顶侧的所述被覆盖部分中；并且
所述凹口导电图案的至少一部份埋藏在所述第二电介质层顶侧的所述被暴露部分中。
3.根据权利要求1所述的半导体封装，其中所述第一电介质层和所述第二电介质层是由下列至少一者制成：预浸材料、堆积膜、氧化硅层及氮化硅层。
4.根据权利要求1所述的半导体封装，其中所述单一连续囊封材料层底部填充所述电子构件。
5.一种半导体封装，其包括：
衬底，其包括：
第一衬底表面；
第二衬底表面，其与所述第一衬底表面相对；
凹口部分，其在所述第一衬底表面中且朝向所述第二衬底表面延伸；
多个凹口导电图案，其在所述凹口部分中；
电介质层，其具有第一电介质表面和第二电介质表面，其中所述凹口部分从所述第一电介质表面延伸到所述第二电介质表面；
第一导电图案，其邻近所述第一电介质表面处；
第二导电图案，其在邻近所述第二电介质表面处；以及
导电通孔，其穿过所述电介质层且电连接所述第一导电图案和所述第二导电图案；以及
电子构件，其定位在所述衬底的所述凹口部分中且包括第一电极和第二电极，所述第一电极和所述第二电极各自电连接到所述多个凹口导电图案的相应图案；
半导体裸片，所述半导体裸片安装在所述第一电介质表面上并且被连接到所述第一导电图案；以及
单一连续囊封材料层，所述单一连续囊封材料层覆盖所述电子构件的至少第一侧和横向侧，并且覆盖所述半导体裸片的至少横向侧和所述半导体裸片的第一侧，所述半导体裸片的所述第一侧背向所述电介质层。
6.根据权利要求5所述的半导体封装，其中所述衬底包括在所述导电通孔与所述第一导电图案之间且在所述导电通孔的侧表面上的晶种层。
7.根据权利要求5所述的半导体封装，其中所述第一电介质表面与所述第一导电图案的表面共面。
8.根据权利要求7所述的半导体封装，其中所述第二导电图案从所述第二电介质表面朝外延伸。
9.根据权利要求5所述的半导体封装，其中所述电子构件的所述第一侧背向所述衬底，并且所述电子构件的所述第一侧是低于所述半导体裸片的所述第一侧。
10.根据权利要求5所述的半导体封装，其中所述单一连续囊封材料层底部填充所述电子构件。
11.根据权利要求5所述的半导体封装，其中所述半导体裸片的任何部分都不覆盖所述衬底的所述凹口部分或任何其他凹口部分。
12.根据权利要求5所述的半导体封装，其中所述第一导电图案的顶表面与所述第一电介质表面共面。
13.根据权利要求5所述的半导体封装，其包括电连接到所述第二导电图案的导电凸块，其中所述导电凸块的至少一部份被暴露于所述半导体封装的外侧。
14.根据权利要求5所述的半导体封装，其中在所述第一导电图案处的所述导电通孔的第一末端是窄于在所述第二导电图案处的所述导电通孔的第二末端。
15.根据权利要求5所述的半导体封装，其包括晶种层，其中所述第二导电图案至少藉由所述晶种层而与所述第二电介质表面分隔开，并且所述第一导电图案直接接触所述第一电介质表面。
16.一种半导体封装，其包括：
衬底，其包括：
衬底顶侧；
衬底底侧；
第一电介质层，所述第一电介质层具有第一电介质层顶侧、第一电介质层底侧和第一电介质层孔隙，所述第一电介质层孔隙从所述第一电介质层顶侧延伸到所述第一电介质层底侧；
第二电介质层，所述第二电介质层具有面向所述第一电介质层底侧的第二电介质层顶侧以及第二电介质层底侧，其中所述第二电介质层顶侧的被覆盖部分是由所述第一电介质层所覆盖并且所述第二电介质层顶侧的被暴露部分是从所述第一电介质层经由所述第一电介质层孔隙所暴露；
第一导电图案，所述第一导电图案在所述第一电介质层顶侧处；
第二导电图案，所述第二导电图案在所述第二电介质层顶侧处；
凹口导电图案，所述凹口导电图案在所述第二电介质层顶侧的所述被暴露部分处；以及
凹口部分，所述凹口部分藉由所述第一电介质层孔隙的横向侧以及所述第二电介质层顶侧的所述被暴露部分而界定；
电子构件，其定位在所述衬底的所述凹口部分中且包括电极，所述电极连接到所述凹口导电图案；
半导体裸片，所述半导体裸片安装在所述第一电介质层顶侧上并且被定位以使得所述半导体裸片没有部份覆盖所述衬底的所述凹口部分；以及
单一连续囊封材料层，所述单一连续囊封材料层至少覆盖所述电子构件的第一侧和横向侧，并且覆盖所述半导体裸片的至少横向侧，
其中背向所述衬底的所述电子构件的顶侧是低于背向所述衬底的所述半导体裸片的顶侧，并且所述单一连续囊封材料层的整个顶侧是平面。
17.根据权利要求16所述的半导体封装，其中只有所述电子构件的一部份被定位在所述衬底的所述凹口部分。
18.根据权利要求16所述的半导体封装，其中所述电子构件的所述第一侧是所述电子构件的所述顶侧。
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