JP6733534B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は半導体装置およびその製造方法に関するものである。
電子部品をプリント基板に搭載する技術が知られている（例えば特許文献１参照）。
特開２００８−９１５２２号公報
半導体チップなどの電子部品をプリント基板に搭載し、ボンディングワイヤにより電気的な接続を行う。ボンディングワイヤが長くなると、ボンディングワイヤのインダクタンスの影響により電気信号が劣化する恐れがある。特にボンディングワイヤに流れる電気信号が高速の場合、大きく劣化する恐れがある。
そこで、ボンディングワイヤを短くすることが可能な半導体装置およびその製造方法を提供することを目的とする。
本発明に係る半導体装置は、上面から下面にかけて貫通する貫通孔が設けられたプリント基板と、前記プリント基板の上に搭載され、前記プリント基板と電気的に接続された第１半導体素子と、前記プリント基板の前記上面に搭載され、前記第１半導体素子と電気的に接続されたインターポーザと、前記インターポーザに隣接し、前記貫通孔と重なる位置に設けられた第２半導体素子と、前記インターポーザの上面にあって前記第２半導体素子側に設けられた第１パッドと前記第２半導体素子の上面にあって前記インターポーザ側に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、前記インターポーザの端面は、前記プリント基板の前記貫通孔の壁面よりも前記第２半導体素子に突出し、かつ前記第２半導体素子の端面と対向するものである。
上記発明によれば、ボンディングワイヤを短くすることが可能である。
図１（ａ）は第１実施形態に係る半導体装置を例示する断面図である。図１（ｂ）は半導体装置を例示する平面図である。 図２はパッドの拡大図である。 図３（ａ）は半導体装置の製造方法を例示する断面図である。図３（ｂ）は半導体装置の製造方法を例示する平面図である。 図４（ａ）は半導体装置の製造方法を例示する断面図である。図４（ｂ）は半導体装置の製造方法を例示する平面図である。 図５（ａ）は半導体装置の製造方法を例示する断面図である。図５（ｂ）は半導体装置の製造方法を例示する平面図である。 図６（ａ）は半導体装置の製造方法を例示する断面図である。図６（ｂ）は半導体装置の製造方法を例示する平面図である。 図７（ａ）は半導体装置の製造方法を例示する断面図である。図７（ｂ）は半導体装置の製造方法を例示する平面図である。 図８（ａ）は比較例１に係る半導体装置を例示する断面図である。図８（ｂ）は半導体装置を例示する平面図である。 図９（ａ）は第１実施形態の変形例に係る半導体装置を例示する断面図である。図９（ｂ）は半導体装置を例示する平面図である。 図１０（ａ）は第２実施形態に係る半導体装置を例示する断面図である。図１０（ｂ）は半導体装置を例示する平面図である。 図１１（ａ）および図１１（ｂ）はホルダの拡大図である。図１１（ｃ）はホルダの側面図である。 図１２（ａ）は比較例２に係る半導体装置を例示する断面図である。図１２（ｂ）は半導体装置を例示する平面図である。 図１３（ａ）は比較例３に係る半導体装置を例示する断面図である。図１３（ｂ）は半導体装置を例示する平面図である。 図１４（ａ）は第２実施形態の変形例に係る半導体装置を例示する断面図である。図１４（ｂ）は半導体装置を例示する平面図である。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、（１）上面から下面にかけて貫通する貫通孔が設けられたプリント基板と、前記プリント基板の上に搭載され、前記プリント基板と電気的に接続された第１半導体素子と、前記プリント基板の前記上面に搭載され、前記第１半導体素子と電気的に接続されたインターポーザと、前記インターポーザに隣接し、前記貫通孔と重なる位置に設けられた第２半導体素子と、前記インターポーザの上面にあって前記第２半導体素子側に設けられた第１パッドと前記第２半導体素子の上面にあって前記インターポーザ側に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、前記インターポーザの端面は、前記プリント基板の前記貫通孔の壁面よりも前記第２半導体素子に突出し、かつ前記第２半導体素子の端面と対向する半導体装置である。この構成によれば、インターポーザと第２半導体素子との距離が小さくなり、ボンディングワイヤが短くなる。このためボンディングワイヤのインダクタンスが小さくなり、電気信号の波形の劣化が抑制される。
（２）前記プリント基板は樹脂により形成され、前記インターポーザはセラミックにより形成されてもよい。この構成によれば、インターポーザの加工の精度が高くなり、インターポーザと第２半導体素子との距離が小さくなる。したがって、ボンディングワイヤが短くなり、電気信号の波形の劣化が抑制される。
（３）前記ボンディングワイヤに流れる電気信号は、前記第１半導体素子と前記プリント基板との間で流れる電気信号よりも高速でもよい。この構成によれば、ボンディングワイヤのインダクタンスが低いため、電気信号の波形の劣化が抑制される。
（４）前記第１半導体素子は、前記プリント基板から入力される電気信号の高速化、および前記インターポーザから入力される電気信号の低速化の少なくとも一を行ってもよい。この構成によれば、ボンディングワイヤのインダクタンスが低いため、電気信号の波形の劣化が抑制される。
（５）前記インターポーザの前記第１パッドの上面と前記第２半導体素子の前記第２パッドの上面とは同じ高さに位置してもよい。この構成によれば、ボンディングワイヤがさらに短くなり、インダクタンスが低くなる。このため電気信号の波形の劣化が効果的に抑制される。
（６）前記インターポーザおよび前記第１半導体素子は前記プリント基板の前記上面に表面実装されてもよい。これによりプリント基板、第１半導体素子およびインターポーザが電気的に接続される。
（７）前記インターポーザは前記プリント基板の前記上面に表面実装され、
前記第１半導体素子は前記インターポーザの上面に表面実装されてもよい。これによりプリント基板、第１半導体素子およびインターポーザが電気的に接続される。
（８）前記貫通孔の内側に設けられた金属のベース部材を備え、前記第２半導体素子は前記ベース部材の上面に設けられてもよい。ベース部材の厚さにより第２半導体素子の上面の高さを調節することができる。また第２半導体素子から熱を効果的に放出することができる。
（９）前記第２半導体素子の前記上面または側面から延伸する光ファイバを備え、前記第２半導体素子は前記インターポーザから入力される電気信号を光信号に変換し前記光ファイバに出力すること、および前記光ファイバから入力される光信号を電気信号に変換することの少なくとも一方を行ってもよい。この構成によれば、プリント基板と光ファイバとの接触を抑制することができる。光ファイバとの接触の恐れが小さいため、貫通孔の壁面を第２半導体素子に近づけることができる。貫通孔を小さくすることができるため、プリント基板の小型化が可能である。
（１０）上面から下面にかけて貫通する貫通孔を有するプリント基板を準備する工程と、インターポーザの上面に前記インターポーザと電気的に接続される第１半導体素子を搭載する工程と、前記プリント基板の上面に前記プリント基板と電気的に接続される前記インターポーザを搭載する工程と、前記インターポーザと隣接し、かつ前記貫通孔と重なる位置に第２半導体素子を設ける工程と、前記インターポーザの前記上面にあり前記第２半導体素子側に設けられた第１パッドと、前記第２半導体素子の上面にあり前記インターポーザ側に設けられた第２パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有し、前記インターポーザの端面は、前記プリント基板の前記貫通孔の壁面よりも前記第２半導体素子に突出し、かつ前記第２半導体素子の端面と対向する半導体装置の製造方法である。
［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体装置およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（第１実施形態）
図１（ａ）は第１実施形態に係る半導体装置１００を例示する断面図である。図１（ｂ）は半導体装置１００を例示する平面図である。Ｘ方向はインターポーザ１２および半導体チップ１６が並ぶ方向である。Ｙ方向は半導体部品２２および２４が並ぶ方向である。Ｚ方向はＸおよびＹ方向に直交する方向である。
図１（ａ）および図１（ｂ）に示すように、半導体装置１００は、プリント基板１０、インターポーザ１２、半導体部品１４、１２２および２４、半導体チップ１６および１８、金属板２０、およびベース部材２１を備える。インターポーザ１２、半導体部品２２および２４はプリント基板１０の上面に表面実装されている。半導体部品１４はインターポーザ１２の上面に表面実装されている。プリント基板１０には上面から下面にかけて貫通する貫通孔１０ａが設けられている。プリント基板１０の下面には貫通孔１０ａをふさぐように金属板２０が設けられている。金属板２０の上面であって貫通孔１０ａの上面にベース部材２１が設けられている。ベース部材２１の上面にベアの半導体チップ１６が搭載され、半導体チップ１６の上面にベアの半導体チップ１８がフリップチップ実装により搭載されている。半導体チップ１６と半導体チップ１８とは両者で半導体素子１５を構成する。
プリント基板１０は例えば複数のガラスエポキシ樹脂層（絶縁層）をプリプレグで貼り合わせた積層基板である。複数の絶縁層の間に導体層が配置され、導体層同士は絶縁層を貫通するビア配線により電気的に接続されている。プリント基板１０の厚さは例えば２ｍｍである。上面に複数のパッド１０ｂ〜１０ｅおよび配線パターン１０ｆが設けられている。プリント基板１０の上面はＸＹ平面に広がり、貫通孔１０ａはＺ方向（図１（ａ）の上下方向）にプリント基板１０を貫通する。
インターポーザ１２は例えばアルミナ（Ａｌ２Ｏ３）などのセラミックで形成された積層基板であり、厚さは例えば１ｍｍである。複数のセラミック層の間に導電層が配置され、導電層同士はビア配線により接続されている。インターポーザ１２は、下面に設けられた半田ボール１１によりプリント基板１０のパッド１０ｂと電気的に接続されている。インターポーザ１２の端面（＋Ｘ側の側面）は貫通孔１０ａの壁面よりも半導体チップ１６側に突出し、半導体チップ１６の端面（−Ｘ側の側面）と対向する。上面に複数のパッド１２ａおよび１２ｃ、ならびに複数の配線パターン１２ｂが設けられている。パッド１２ｃ（第１パッド）は上面のうち半導体チップ１６側に位置する。配線パターン１２ｂはパッド１２ａとパッド１２ｃとを電気的に接続する。
半導体部品１４（第１半導体素子）において、例えばＳＥＲＤＥＳ−ＩＣ（SERializer/DESerializer-IC）などの集積回路（ＩＣ：Integrated Circuit）がボールグリッドアレイ（ＢＧＡ）を備えるパッケージに収納されている。半導体部品１４は半田ボール１３を用いて、インターポーザ１２のパッド１２ａに電気的に接続されている。
電気信号は、外部の電子機器などからプリント基板１０のパッド１０ｅに入力され、さらにインターポーザ１２を介して半導体部品１４に入力される。半導体部品１４は電気信号を高速化し、インターポーザ１２の配線パターン１２ｂに出力する。また半導体部品１４は、インターポーザ１２の配線パターン１２ｂから入力される電気信号を低速化して、インターポーザ１２のパッド１２ａ、半田ボール１１を介してプリント基板１０のパッド１０ｂに出力する。例えば半導体部品１４は、プリント基板１０から入力される２つの２５Ｇｂａｕｄの電気信号を１つの５０Ｇｂａｕｄの電気信号に変換し、インターポーザ１２の配線パターン１２ｂに出力する。また半導体部品１４はインターポーザ１２の配線パターン１２ｂから入力される５０Ｇｂａｕｄの電気信号を２つの２５Ｇｂａｕｄの電気信号に分配し、プリント基板１０のパッド１０ｂに出力する。光通信においては５０Ｇｂａｕｄ以上の高速の電気信号が利用されることがある。なお、半導体部品１４は、例えば１０本の１０Ｇｂａｕｄの電気信号と４本の２５Ｇｂａｕｄの電気信号との変換を行ってもよい。１０Ｇｂａｕｄは１秒間に１０Ｇの信号フレームを有する信号であり、ＮＲＺ形式なら１０Ｇｂｐｓ、ＰＡＭ４（４値パルス振幅変調）形式なら２０Ｇｂｐｓの信号速度に相当する。
半導体素子１５は例えばＳｉ Ｐｈｏｔｏｎｉｃｓ（フォトニクス）−ＩＣ（光集積回路）などであり、半導体チップ１６および１８を含む。半導体素子１５は貫通孔１０ａと、貫通方向（Ｚ方向）において重なる。半導体素子１５はインターポーザ１２から入力される電気信号を変調された光信号に変換し光ファイバ１７に出力する。また半導体素子１５は、光ファイバ１７から入力される変調された光信号を電気信号に変換してインターポーザ１２に出力する。
半導体チップ１６（第２半導体素子）は、例えばＳＯＩ（Silicon on Insulator）基板、その上に設けられた複数のマッハツェンダ変調器、およびゲルマニウム（Ｇｅ）フォトディテクタを含む光ＩＣ（ＰＩＣ：Photo IC）である。半導体チップ１６は、光信号の入力および出力を行う。半導体チップ１６は例えば銀（Ａｇ）ペーストなどによりベース部材２１の上面に搭載されている。半導体チップ１６の上面は、インターポーザ１２の上面と同じ高さに位置する。半導体チップ１６の上面に複数のパッド１６ａおよび１６ｂが設けられている。複数のパッド１６ａ（第２パッド）は、上面のインターポーザ１２側に位置し、ボンディングワイヤ３０によりインターポーザ１２のパッド１２ｃと電気的に接続されている。パッド１６ｂは、ボンディングワイヤ３１によりプリント基板１０のパッド１０ｄと電気的に接続されている。
半導体チップ１８は半導体チップ１６の上面にフリップチップ実装されており、半導体チップ１６と電気的に接続されている。半導体チップ１８は例えばマッハツェンダ変調器用のドライバおよびトランスインピーダンスアンプ（ＴＩＡ）を含む電子集積回路（ＥＩＣ：Electronic IC）である。
パッドおよび配線パターンのそれぞれは例えばアルミニウム（Ａｌ）などの金属により形成されている。ボンディングワイヤは例えば金（Ａｕ）またはＡｌなどの金属により形成されている。
金属板２０およびベース部材２１は例えば銅（Ｃｕ）などの金属により形成されている。金属板２０、ベース部材２１および半導体チップ１６の接合には例えばＡｇペーストなど導電性の高い接着剤を用いる。半導体素子１５で発生する熱はベース部材２１および金属板２０を通じて放出される。
光ファイバ１７はホルダ１９に挿入され、ホルダ１９により支持されている。光ファイバ１７は半導体チップ１６の上面に接続され、上方向および水平方向（ＺおよびＸ方向）に延伸する。光ファイバ１７は半導体チップ１６と光結合している。半導体チップ１６から出力される光信号は光ファイバ１７を通じて外部の機器に出力される。また光ファイバ１７を通じて半導体チップ１６に光信号が入力される。光ファイバ１７は、半導体チップ１６の光入力もしくは光出力のチャネル数に対応して設けられ、一本の場合、および複数の場合がある。
プリント基板１０の上面に搭載された半導体部品２２および２４は例えば電源レギュレータ用のＩＣ、または回路を制御するＣＰＵなどがパッケージに納められた部品である。プリント基板には、抵抗、コンデンサなどのチップ部品が搭載されてもよい。
図２はパッド１２ｃおよび１６ａの拡大図である。図２に示すように、パッド１２ｃおよび１６ａの形状は例えば矩形である。パッド１２ｃのＸ方向の辺の長さＬ１およびパッド１６ａの辺の長さＬ２はそれぞれ７５μｍである。パッド１２ｃのエッジからインターポーザ１２の端面までの距離Ｄ１は例えば５０±５０μｍである。距離Ｄ１はインターポーザ１２の加工精度に応じて定まる。インターポーザ１２を例えばダイシング加工で形成することにより加工の精度が向上し、距離Ｄ１の公差は±５０μｍ程度となる。インターポーザ１２の端面と半導体チップ１６の端面との距離Ｄ２は例えば０〜２０μｍである。ただし温度が大きく変化するような環境で半導体装置１００が使用される場合には、距離Ｄ２として０μｍよりも大きい値を選び、例えば１０μｍ以上２０μｍ以下などとするのがよい。高温環境下ではインターポーザ１２および半導体チップ１６が熱膨張し、距離Ｄ２が０μｍ、すなわち両者の端面が接触していると膨張により両者が力を及ぼし合いクラックが生じて破損する恐れがある。このような破損を避けるためＤ２を例えば１０μｍ以上２０μｍ以下などとする。パッド１６ａのエッジから半導体チップ１６の端面までの距離Ｄ３は例えば１００±５０μｍである。
ボンディングワイヤ３０の一端はパッド１６ａの中央付近に接続され、他端はパッド１２ｃの中央付近に接続される。ボンディングワイヤ３０の最大長は次のように算出される。
パッド１２ｃの中央からインターポーザ１２の端面までの距離（Ｌ１／２＋Ｄ１）＋Ｄ１の公差の絶対値（５０μｍ）＋距離Ｄ２＋半導体チップ１６の端面からパッド１６ａの中央までの距離（Ｄ３＋Ｌ２／２）＋Ｄ３の公差の絶対値（５０μｍ）
ボンディングワイヤ３０の長さは最長で例えば３４５μｍであり、５００μｍ以下である。
（半導体装置の製造方法）
図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）および図７（ａ）は半導体装置１００の製造方法を例示する断面図である。図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）および図７（ｂ）は半導体装置１００の製造方法を例示する平面図である。
図３（ａ）および図３（ｂ）に示すように、インターポーザ１２の上面に半導体部品１４を、半田ボール１３等を用いて表面実装する。図４（ａ）および図４（ｂ）に示すように、プリント基板１０にはパンチ加工による貫通孔１０ａが形成されている。プリント基板１０下面であって貫通方向に貫通孔１０ａと重なる位置に、エポキシ接着剤などで金属板２０が固定されている。さらに、インターポーザ１２、半導体部品２２および２４をプリント基板１０の上面に半田ボール２３等を用いて表面実装する。
図５（ａ）および図５（ｂ）に示すように、金属板２０の上面にベース部材２１を接合し、ベース部材２１の上面に半導体チップ１６を接合する。半導体チップ１６の上面には半導体チップ１８がフリップチップ実装されている。半導体チップ１６の上面への半導体チップ１８のフリップチップ実装は、たとえば銅ピラー等（図示せず）のチップ間接続構造を介して行われる。半導体チップ１８の実装は、半導体チップ１６のベース部材２１への搭載前がよい。
図６（ａ）および図６（ｂ）に示すように、ワイヤボンディングを行う。ボンディングワイヤ３０はパッド１２ｃとパッド１６ａとを電気的に接続する。ボンディングワイヤ３１はパッド１６ｂとパッド１０ｄとを電気的に接続する。このワイヤボンディングには例えばウェッジボンダを用いる。図７（ａ）および図７（ｂ）に示すように、半導体チップ１６に光ファイバ１７を接続する。以上の工程により半導体装置１００が形成される。
（比較例１）
次に比較例１について説明する。図８（ａ）は比較例１に係る半導体装置１００Ｒを例示する断面図である。図８（ｂ）は半導体装置１００Ｒを例示する平面図である。第１実施形態と同じ構成については説明を省略する。
図８（ａ）および図８（ｂ）に示すように、半導体装置１００Ｒはインターポーザ１２を含まない。半導体部品１４はプリント基板１０の上面に表面実装されている。第１実施形態に比べてベース部材２１は薄く、半導体チップ１６およびベース部材２１は貫通孔１０ａの内側に位置する。半導体チップ１６の上面はプリント基板１０の上面と同じ高さに位置し、半導体チップ１６の端面は貫通孔１０ａの壁面と対向する。半導体チップ１６の上面のパッド１６ａと、プリント基板１０上面のパッド１０ｇとが、ボンディングワイヤ３０により接続されている。半導体部品１４と半導体チップ１６との間において、配線パターン１０ｈ、パッド１０ｇおよび１６ａ、ボンディングワイヤ３０を介して電気信号が入力および出力される。
プリント基板１０を例えばパンチ加工することで貫通孔１０ａが形成される。パンチ加工では切断される材料の逃げも考慮するため、加工の精度はダイシング加工より低くなる。パッド１０ｇのエッジから貫通孔１０ａの壁面までの距離は例えば２００±２００μｍ程度であり、公差が距離Ｄ２の公差より大きい。熱膨張による半導体チップ１６のクラックなどを抑制するため、プリント基板１０と半導体チップ１６とは接触させず、例えば２０μｍ程度の距離をあける。このとき、パッド１０ｇのエッジから貫通孔１０ａの壁面までの距離の公差±２００μｍを考慮すると、パッド１０ｇからパッド１６ａまでの最大距離は第１実施形態と比較して長くなる。この結果、ボンディングワイヤ３０が長くなる場合があり、例えば最大長は６４５μｍ程度になる。ボンディングワイヤ３０が長くなるとインダクタンスが増加し、電気信号の波形が劣化する。ボンディングワイヤ３０は例えば２５〜５０Ｇｂａｕｄなど高速の電気信号を伝達する。このため増加したインダクタンスにより電気信号の波形が大きく劣化する。
第１実施形態によれば、インターポーザ１２のパッド１２ｃのエッジからインターポーザ１２の端面までの距離Ｄ１は５０±５０μｍである。インターポーザ１２と半導体チップ１６が隣接しており、インターポーザ１２の端面は貫通孔１０ａの壁面よりも半導体チップ１６側に突出し、かつ半導体チップ１６の端面と対向する。このためインターポーザ１２と半導体チップ１６との間の距離Ｄ２は比較例１に比べて小さくなり、ボンディングワイヤ３０が短くなる。
プリント基板１０は樹脂により形成され、インターポーザ１２はセラミックにより形成されている。このため、インターポーザ１２の外形の加工の精度は、プリント基板１０に貫通孔１０ａを形成する際の加工の精度より高い。例えば、インターポーザ１２の端面とパッド１２ｃとの距離Ｄ１の公差は±５０μｍである。加工精度の高いインターポーザ１２と半導体チップ１６とが隣接するため、距離Ｄ２を小さくすることができる。このためインターポーザ１２のパッド１２ｃと半導体チップ１６の上面のパッド１６ａとの距離も小さくなり、ボンディングワイヤ３０が短くなり、電気信号の波形の劣化が抑制される。
また、複数のガラスエポキシ樹脂層（絶縁層）をプリプレグで貼り合わせた厚い積層基板をダイシング加工すると、ガラス繊維がダレおよびバリとなってしまう。ダレおよびバリを抑制し、インターポーザ１２の端面の表面粗さを小さくするためにも、インターポーザ１２はセラミックで構成されたものとし、ダイシング加工することで形成することが好ましい。
電気信号が高速になると、基板材料の誘電損失に起因する高周波帯域の信号の損失が大きくなる。基板の誘電損失に起因する高周波帯域の信号の損失を抑制するためにも、高速の電気信号が伝搬するインターポーザ１２を低誘電損失材料であるセラミックで形成することが好ましい。また、セラミックなどの低誘電損失の材料は高価であるため、プリント基板１０全体をセラミックで形成すると大幅にコストが増加する。そこでプリント基板１０は例えばガラスエポキシ樹脂など低コストの材料で形成し、最も周波数の高い電気信号が伝搬されるインターポーザ１２をセラミックなど高コストの材料で形成する。プリント基板１０よりサイズの小さいインターポーザ１２をセラミックとすることで、コストおよび高周波帯域の信号の損失の抑制が可能である。
インターポーザ１２はセラミック以外に、例えばガラスエポキシ樹脂で形成されたビルドアップ構造の薄い積層基板とすることもできる。プリント基板１０およびインターポーザ１２がガラスエポキシ樹脂の積層基板である場合、インターポーザ１２では薄い層をビルドアップ層を積層し、プリント基板１０では複数のガラスエポキシ樹脂層（絶縁層）をプリプレグで貼り合わせてより厚い積層構造とする。薄い層を用いることで、インターポーザ１２の加工の精度が高くなり、図２に示した距離Ｄ１の公差を小さくすることができる。ただし、前述のように加工の精度向上および基板材料の誘電損失に起因する高周波帯域の信号の損失の低減のため、インターポーザ１２にはセラミックを用いることが好ましい。
インターポーザ１２はダイシング加工で形成される。ダイシング加工では材料を削り取っていくため、材料の逃げを考慮しなくてよい。このため加工の精度が高く、距離Ｄ２の公差を小さくし、ボンディングワイヤ３０を短くすることができる。インターポーザ１２の形成にはダイシング加工以外の方法を用いてもよく、精度を高めるためにはダイシング加工が特に好ましい。また、プリント基板１０の貫通孔１０ａはパンチ加工以外に例えばルータ加工など、他の穴あけ加工で形成してもよい。
ボンディングワイヤ３０に流れる電気信号は、半導体部品１４とプリント基板１０との間で流れる電気信号よりも高速である。高速とは例えば変調ボーレートが高いことである。高速の電気信号は、低速の電気信号に比べて、ボンディングワイヤ３０のインダクタンスの影響を受けやすい。第１実施形態によれば、ボンディングワイヤ３０が短くなるため、ボンディングワイヤ３０のインダクタンスによる電気信号の劣化を抑制することができる。
半導体部品１４はプリント基板１０から入力される電気信号を高速の電気信号に変換する。またインターポーザ１２から入力される電気信号を低速の電気信号に変換する。半導体部品１４はこうした電気信号の高速化および低速化の少なくとも一方を行えばよい。ボンディングワイヤ３０には高速の電気信号が流れる。第１実施形態によれば、ボンディングワイヤ３０が短くなるため、ボンディングワイヤ３０のインダクタンスによる電気信号の波形劣化を抑制することができる。
ボンディングワイヤ３０を流れる電気信号の変調レートは例えば２５Ｇｂａｕｄ以上、５０Ｇｂａｕｄ以上、６４Ｇｂａｕｄ以上などである。変調レートに応じて、電気信号の劣化を抑制できるようにボンディングワイヤ３０の長さを定めればよい。変調レートが５０Ｇｂａｕｄの場合、ボンディングワイヤ３０の長さは５００μｍ以下であることが好ましい。変調レートが２５Ｇｂａｕｄの場合、ボンディングワイヤ３０の長さは１０００μｍ以下であることが好ましい。ボンディングワイヤ３０の長さは例えば４００μｍ以下、３００μｍ以下としてもよい。
インターポーザ１２の上面と半導体チップ１６の上面とは同じ高さに位置する。これによりパッド１２ｃとパッド１６ａとは同程度の高さに位置するため、高速の電気信号を通じるボンディングワイヤ３０を、パッド１２ｃとパッド１６ａに高低差がある場合よりも短くすることができる。
半導体部品１４はインターポーザ１２上に表面実装され、インターポーザ１２はプリント基板１０の上面に表面実装されている。これによりプリント基板１０、半導体部品１４およびインターポーザ１２が電気的に接続される。
金属のベース部材２１は貫通孔１０ａの内側に設けられ、半導体チップ１６はベース部材２１の上面に設けられている。ベース部材２１の厚さにより半導体チップ１６の上面の高さを調節することができる。例えば、半導体チップ１６の上面がインターポーザ１２の上面と同じ位置になるように、ベース部材２１の高さを定める。また、ベース部材２１は例えばＣｕなどの金属で形成されているため、高い熱伝導率を有する。したがって半導体素子１５の熱を効果的に放出することができる。
半導体素子１５は電気信号を光信号に変換して光ファイバ１７に出力すること、および光ファイバ１７から入力される光信号を電気信号に変換することの少なくとも一方を行う。半導体素子１５を構成する半導体チップ１６の上面に光ファイバ１７が接続されている。光ファイバ１７は半導体チップ１６の上面から上方向および横方向に延伸する。このため、光ファイバ１７を貫通孔１０ａの内側から外側に引き出さなくてよく、プリント基板１０と光ファイバ１７との接触を抑制することができる。光ファイバ１７との接触の恐れが小さいため、貫通孔１０ａの壁面を半導体チップ１６に近づけることができる。すなわち、貫通孔１０ａを小さくすることができ、プリント基板１０の小型化が可能である。
図３に示したインターポーザ１２と半導体チップ１６との距離Ｄ２は例えば０〜２０μｍとすることができる。つまり、インターポーザ１２の端面と半導体チップ１６の端面とは接触してもよいし、離間してもよい。ただし使用環境温度によっては、熱膨張によりインターポーザ１２と半導体チップ１６とが互いに横方向の応力を作用し合い、応力によりクラックなどが生じる恐れがある。かかる場合、応力の発生を抑制するために、インターポーザ１２の端面と半導体チップ１６の端面とを離間させ、Ｄ２は例えば１０μｍ以上、２０μｍ以下などとする。
（変形例）
図９（ａ）は第１実施形態の変形例に係る半導体装置１１０を例示する断面図である。図９（ｂ）は半導体装置１１０を例示する平面図である。第１実施形態と同じ構成については説明を省略する。
図９（ａ）および図９（ｂ）に示すように、インターポーザ１２および半導体部品１４がプリント基板１０の上面に表面実装されている。これによりプリント基板１０、半導体部品１４およびインターポーザ１２が電気的に接続される。他の構成は第１実施形態と同じである。変形例によれば、ボンディングワイヤ３０が短くなるため、ボンディングワイヤ３０のインダクタンスによる電気信号の劣化を抑制することができる。
（第２実施形態）
図１０（ａ）は第２実施形態に係る半導体装置２００を例示する断面図である。図１０（ｂ）は半導体装置２００を例示する平面図である。第１実施形態と同じ構成については説明を省略する。
図１０（ａ）および図１０（ｂ）に示すように、ホルダ２５は半導体チップ１６の上面および側面にかけて接続されており、光ファイバ１７はホルダ２５を用いて半導体チップ１６に接続されている。
図１１（ａ）および図１１（ｂ）はホルダ２５の拡大図であり、図１１（ｃ）はホルダ２５の側面図である。図１１（ａ）および図１１（ｂ）に示すホルダ２５の面２５ａはＸＹ平面に広がり、半導体チップ１６の上面の上に配置される。面２５ｃは斜め加工面であり、ホルダ２５は面２５ｃにおいて、光ファイバ１７は面１７ｄにおいて、光ファイバ１７の延伸方向に対し斜めに切断加工されている。ホルダ２５の斜め加工面２５ｃの上に載せられた反射板２５ｅは、面２５ｃに対向する面２５ｆにおいて光ファイバ１７中から出射する光を反射し、または反射する光を光ファイバ１７中に入射する。面２５ｆにはたとえば誘電体多層膜や金属膜など光の反射に適した膜が形成されている。面２５ｆと面１７ｄおよび２５ｃとのあいだは、光ファイバの光学屈折率と略同じ屈折率を有する樹脂により接着されている。半導体チップ１６と光ファイバ１７との光結合は面２５ｆにおける光反射を介して行われる。
光ファイバ１７はコア部分１７ａとクラッド部分１７ｂを有する。ホルダ２５中の一部分において、光ファイバのクラッド部分１７ｂの一部は削られていて平面１７ｃを構成する。平面１７ｃはホルダ２５の面２５ａと同一の面上に存在する。面２５ｆにて反射される光は、平面１７ｃを介して光ファイバ１７から半導体チップ１６に入射し、または半導体チップ１６から出射される光は平面１７ｃを介して光ファイバ１７中に入射される。光ファイバのコア部分１７ａと平面１７ｃの距離は、たとえば１０μｍないし２０μｍに設定されている。面２５ｄはＹＺ平面に広がる面である。面２５ｄは面２５ａおよび平面１７ｃで終端する。面２５ｄの高さは例えば０．５〜１ｍｍである。光ファイバ１７は面２５ｂからホルダ２５に挿入され、図１１（ｃ）に示すようにホルダ２５中を横方向に延伸する。すなわち、光ファイバ１７は半導体チップ１６から横方向に延伸する。光ファイバ１７の他端は例えば光コネクタＣＯＭが接続されて終端されている。他の構成は第１実施形態と同じである。次に比較例２および３について説明する。
（比較例２）
図１２（ａ）は比較例２に係る半導体装置２００Ｒを例示する断面図である。図１２（ｂ）は半導体装置２００Ｒを例示する平面図である。第１実施形態および第２実施形態と同じ構成については説明を省略する。
図１２（ａ）に示すように、インターポーザ１２は設けられていない。半導体部品１４はプリント基板１０の上面に表面実装されている。第２実施形態に比べてベース部材２１は薄く、半導体チップ１６およびベース部材２１は貫通孔１０ａの内側に位置する。半導体チップ１６の上面はプリント基板１０の上面と同じ高さに位置し、半導体チップ１６の端面は貫通孔１０ａの壁面と対向する。半導体チップ１６の上面のパッド１６ａと、プリント基板１０上面のパッド１０ｇとが、ボンディングワイヤ３０により接続されている。
半導体チップ１６は貫通孔１０ａの内部に位置し、ホルダ２５の一部はプリント基板１０の上面より下に位置する。このため、光ファイバ１７は貫通孔１０ａの内側から外側に引き出される。光ファイバ１７とプリント基板１０との接触を抑制するため、貫通孔１０ａを大きくし、＋Ｘ側の壁面を半導体チップ１６から遠くする。この結果、プリント基板１０が大型化する。
（比較例３）
図１３（ａ）は比較例３に係る半導体装置３００Ｒを例示する断面図である。図１３（ｂ）は半導体装置３００Ｒを例示する平面図である。比較例２と同じ構成については説明を省略する。
比較例３におけるベース部材２１は、比較例２に比べて厚い。このため半導体チップ１６の上面はプリント基板１０の上面より上に位置する。これにより光ファイバ１７とプリント基板１０との接触が抑制されるため、貫通孔１０ａを小さくすることができる。しかしボンディングワイヤ３０は、高い位置にあるパッド１６ａと低い位置にあるパッド１０ｇとを接続するため、長くなる。ボンディングワイヤ３０が長くなるとインダクタンスが増加し、電気信号の波形などが劣化する。特に、ボンディングワイヤ３０は例えば２５〜５０Ｇｂａｕｄなど高速の電気信号を伝達する。このためワイヤ長により電気信号が大きく劣化する。
これに対し第２実施形態によれば、ボンディングワイヤ３０が短くなり、ボンディングワイヤ３０のインダクタンスによる電気信号の波形劣化を抑制することができる。特に半導体チップ１６の上面がインターポーザ１２の上面と同じ高さに位置することで、ボンディングワイヤ３０がより短くなる。半導体チップ１６の上面はプリント基板１０の上面より上に位置し、かつ光ファイバ１７は横方向に延伸する。このため、プリント基板１０と光ファイバ１７との接触を効果的に抑制することができる。光ファイバ１７との接触の恐れが小さいため、貫通孔１０ａの壁面を半導体チップ１６に近づけることができる。すなわち、貫通孔１０ａを小さくすることができ、プリント基板１０の小型化が可能である。
（変形例）
図１４（ａ）は第２実施形態の変形例に係る半導体装置２１０を例示する断面図である。図１４（ｂ）は半導体装置２１０を例示する平面図である。第２実施形態と同じ構成については説明を省略する。図１４（ａ）および図１４（ｂ）に示すように、半導体部品１４をプリント基板１０の上面に表面実装し、インターポーザ１２をプリント基板１０の上面に表面実装する。他の構成は第２実施形態と同じである。変形例によれば、第２実施形態と同様にボンディングワイヤ３０を短くすることができる。
１０ プリント基板
１０ａ 貫通孔
１０ｂ、１０ｄ、１０ｅ、１０ｇ、１２ｃ、１６ａ、１６ｂ パッド
１０ｆ、１０ｈ、１２ｂ 配線パターン
１１、１３、２３ 半田ボール
１２ インターポーザ
１４、２２、２４ 半導体部品
１５ 半導体素子
１６、１８ 半導体チップ
１９、２５ ホルダ
１７ 光ファイバ
２０ 金属板
２１ ベース部材
２５ａ、２５ｂ、２５ｃ 面
３０、３１ ボンディングワイヤ
１００、１１０、２００、２１０ 半導体装置

Claims (10)

  1. 上面から下面にかけて貫通する貫通孔が設けられたプリント基板と、
    前記プリント基板の上に搭載され、前記プリント基板と電気的に接続された第１半導体素子と、
    前記プリント基板の前記上面に搭載され、前記第１半導体素子と電気的に接続されたインターポーザと、
    前記インターポーザに隣接し、前記貫通孔と重なる位置に設けられた第２半導体素子と、
    前記インターポーザの上面にあって前記第２半導体素子側に設けられた第１パッドと前記第２半導体素子の上面にあって前記インターポーザ側に設けられた第２パッドとを接続するボンディングワイヤと、を具備し、
    前記インターポーザの端面は、前記プリント基板の前記貫通孔の壁面よりも前記第２半導体素子に突出し、かつ前記第２半導体素子の端面と対向する半導体装置。
  2. 前記プリント基板は樹脂により形成され、
    前記インターポーザはセラミックにより形成されている請求項１に記載の半導体装置。
  3. 前記ボンディングワイヤに流れる電気信号は、前記第１半導体素子と前記プリント基板との間で流れる電気信号よりも高速である請求項１または２に記載の半導体装置。
  4. 前記第１半導体素子は、前記プリント基板から入力される電気信号の高速化、および前記インターポーザから入力される電気信号の低速化の少なくとも一方を行う請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記インターポーザの前記第１パッドの上面と前記第２半導体素子の前記第２パッドの上面とは同じ高さに位置する請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記インターポーザおよび前記第１半導体素子は前記プリント基板の前記上面に表面実装されている請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記インターポーザは前記プリント基板の前記上面に表面実装され、
    前記第１半導体素子は前記インターポーザの上面に表面実装されている請求項１から５のいずれか一項に記載の半導体装置。
  8. 前記貫通孔の内側に設けられた金属のベース部材を備え、
    前記第２半導体素子は前記ベース部材の上面に設けられている請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第２半導体素子の前記上面または側面から延伸する光ファイバを備え、
    前記第２半導体素子は前記インターポーザから入力される電気信号を光信号に変換し前記光ファイバに出力すること、および前記光ファイバから入力される光信号を電気信号に変換することの少なくとも一方を行う請求項１から８のいずれか一項に記載の半導体装置。
  10. 上面から下面にかけて貫通する貫通孔を有するプリント基板を準備する工程と、
    インターポーザの上面に前記インターポーザと電気的に接続される第１半導体素子を搭載する工程と、
    前記プリント基板の上面に前記プリント基板と電気的に接続される前記インターポーザを搭載する工程と、
    前記インターポーザと隣接し、かつ前記貫通孔と重なる位置に第２半導体素子を設ける工程と、
    前記インターポーザの前記上面にあり前記第２半導体素子側に設けられた第１パッドと、前記第２半導体素子の上面にあり前記インターポーザ側に設けられた第２パッドとを、ボンディングワイヤにより電気的に接続する工程と、を有し、
    前記インターポーザの端面は、前記プリント基板の前記貫通孔の壁面よりも前記第２半導体素子に突出し、かつ前記第２半導体素子の端面と対向する半導体装置の製造方法。
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