JP2012099610A - 配線基板およびその製造方法、並びに半導体パッケージの製造方法 - Google Patents

配線基板およびその製造方法、並びに半導体パッケージの製造方法 Download PDF

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Abstract

【課題】配線基板において位置精度の高い穴部を形成する。
【解決手段】配線層２３と樹脂層２４とが積層され、電子部品搭載用の穴部３０が設けられた配線基板２０の製造方法であって、配線層２３に形成された開口部２５を有する開口パターン２６をマスクとして、開口部２５に対応する樹脂層２４を除去し、樹脂層２４に開口部２８を形成する。これにより、開口部２５および開口部２８を有する穴部を形成する。
【選択図】図９

Description

本発明は、配線基板およびその製造技術に関する。また、配線基板に半導体チップ（半導体素子）をパッケージングしてなる半導体パッケージ（半導体装置）に関する。
半導体パッケージに用いられる配線基板には、貫通穴や底部を有する凹状の穴部が形成されたものがある。配線基板に形成された穴部は、部品の内蔵、実装など種々の用途に用いられる。
例えば、配線基板の穴部に電子部品を収納し、且つ配線基板上に、電子部品と電気的に接続する半導体素子をフリップチップ接続することが知られている（特許文献１）。
特開２００６−２６１３１１号公報
図１に電子部品搭載用の穴部を有する配線基板の平面図、図２に図１の配線基板に、半導体チップと電子部品を搭載した半導体パッケージの断面図を示す。穴部２を有する配線基板１を製造する際に、接続端子６形成と別に、単純に機械加工で穴部２を形成すると、接続端子６形成の際の位置合わせと穴部２形成の際の位置合わせを個別に行い加工することになる。このため、接続端子６と穴部２との相互の位置精度向上が困難である。
よって、穴部２を覆うように配線基板１の接続端子６にフリップチップ接続された半導体チップ４と、穴部２に収納された電子部品７との位置精度が悪化する。図２に示すように、接続端子６とバンプ３ａを介して接続される接続端子５と、接続端子８とバンプ３ｂを介して接続される接続端子５との間のピッチＰに対し、配線基板１の接続端子６と電子部品７の接続端子８との間の距離Ｘが一致しない場合がある。
このように、接続端子６と穴部２との相互の位置精度向上が困難であるために、半導体チップ４と電子部品７との接続端子５、８の電気的接続も困難となってしまう。
本発明の目的は、配線基板において位置精度の高い穴部を形成することのできる技術を提供することにある。また、本発明の他の目的は、穴部を有する配線基板の信頼性を向上することのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施形態では、配線層と樹脂層とが積層され、電子部品搭載用の穴部が設けられた配線基板の製造方法であって、前記配線層に形成された第１開口部を有する開口パターンをマスクとして、前記第１開口部に対応する前記樹脂層を除去し、前記樹脂層に第２開口部を形成し、前記第１および第２開口部を有する前記穴部を形成する。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次のとおりである。配線基板において位置精度の高い穴部を形成することができる。また、穴部を有する配線基板の信頼性を向上することができる。
電子部品搭載用の穴部を有する配線基板の平面図である。 図１の配線基板に、半導体チップと電子部品を搭載した半導体パッケージの断面図である。 本発明の一実施形態における配線基板およびそれを備えた半導体パッケージの要部断面を模式的に示す図である。 図３に示す配線基板が有する開口パターンを説明するための図である。 本発明の一実施形態における製造工程中の配線基板の要部断面を模式的に示す図である。 図５に続く製造工程中の配線基板の要部断面を模式的に示す図である。 図６に続く製造工程中の配線基板の要部断面を模式的に示す図である。 図７に続く製造工程中の配線基板の要部断面を模式的に示す図である。 図８に続く製造工程中の配線基板の要部断面を模式的に示す図である。 図９に続く製造工程中の配線基板の要部断面を模式的に示す図である。 図１０に続く製造工程中の配線基板の要部断面を模式的に示す図である。 開口パターンおよびそれに照射されるレーザビームを説明するための図である。 開口パターンおよびそれに照射されるレーザビームを説明するための図である。 本発明の一実施形態における製造工程中の半導体パッケージの要部断面を模式的に示す図である。 図１４に続く製造工程中の半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における配線基板およびそれを備えた半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における製造工程中の配線基板の要部断面を模式的に示す図である。 図１７に続く製造工程中の配線基板の要部断面を模式的に示す図である。 本発明の他の実施形態における製造工程中の半導体パッケージの要部断面を模式的に示す図である。 図１９に続く製造工程中の半導体パッケージの要部断面を模式的に示す図である。 図２０に続く製造工程中の半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における製造工程中の配線基板の要部断面を模式的に示す図である。 図２２に続く製造工程中の配線基板の要部断面を模式的に示す図である。 本発明の他の実施形態における半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における半導体パッケージの要部断面を模式的に示す図である。 本発明の他の実施形態における開口パターンを説明するための図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
（実施形態１）
まず、本発明の実施形態における穴部３０を有する配線基板２０およびこれを備えた半導体パッケージ１０の構造について説明する。図３に本実施形態における配線基板２０およびこれを備えた半導体パッケージ１０の断面を模式的に示す。この半導体パッケージ１０は、配線基板２０と、配線基板２０の穴部３０に埋め込まれて収納及び搭載された電子部品４０と、配線基板２０に実装される半導体チップ５０とを備えている。
配線基板２０の半導体チップ５０を実装する側の面およびその反対側の面には、絶縁層３１（例えば、ソルダレジスト樹脂）が形成されている。この絶縁層３１に形成された開口部の底部に位置する配線層２３（配線パターン２２）が、配線基板２０の接続端子（パッド）となる（図４参照）。
半導体チップ５０の一面には、接続端子５１（パッド）が複数形成されており、複数の接続端子５１は、配線基板２０の接続端子（パッド）および電子部品４０の接続端子４１（パッド）と接続部５２を介して接続（接合）されている。また、半導体チップ５０と、配線基板２０および電子部品４０との間にアンダーフィル樹脂５３を充填し、接続信頼性を向上している。このように、半導体パッケージ１０は、配線基板２０に半導体チップ５０を実装して、電子部品４０と共に半導体チップ５０をパッケージングしてなるものである。
配線基板２０は、そのベースとなるコア基板２１と、実装される半導体チップ５０と電気的に接続される配線パターン２２を有する複数の配線層２３と、これが形成される複数の樹脂層（絶縁層）２４とを含んでいる。複数の配線層２３は、中央部に位置するコア基板２１の両面側（上下側）にコア基板２１から第１層、第２層、第３層の配線層２３で構成されている。また、複数の樹脂層２４は、コア基板２１の両面側（上下側）にコア基板２１から第１層、第２層の樹脂層２４で構成されている。例えば、コア基板２１はガラスエポキシ系樹脂からなり、配線層２３は銅材からなり、樹脂層２４はポリイミド系樹脂やエポキシ系樹脂からなるものである。
また、配線基板２０は、配線パターン２２を避けて厚さ方向に深さのある穴部３０を含んでいる。本実施形態では、穴部３０は、配線基板２０を厚さ方向に貫通して形成されている。なお、コア基板２１には、両面側を電気的に接続するスルーホール３２が形成されている。
複数の配線層２３のそれぞれには、配線パターン２２とは樹脂層２４によって電気的に分離されて、開口部２５を有する開口パターン２６が形成されている。この開口パターン２６は、グランドに接続しても良い。
図４は配線基板２０が有する開口パターン２６を説明するための図であり、開口部２５を示す平面図である。開口パターン２６の形状は、電子部品４０が埋め込まれる形状であれば良い。本実施形態では、開口パターン２６の開口部２５の平面形状は、電子部品４０の平面形状と同じ形状（矩形状）とし、電子部品４０の平面視の面積と同じ開口の面積となっている。また、本実施形態では、各配線層２３に形成される開口パターン２６の形状は、同一としている。
図３に示すように、コア基板２１には、開口パターン２６の開口部２５と連通する開口部２７が形成されている。また、樹脂層２４には、開口パターン２６の開口部２５と連通する開口部２８が形成されている。したがって、穴部３０は、開口パターン２６の開口部２５、樹脂層２４の開口部２８、およびコア基板２１の開口部２７を有し、配線層２３（開口パターン２６）、樹脂層２４、コア基板２１を貫通し、配線基板２０を貫通している。
穴部３０の構成をする開口部２５、２７、２８について具体的に説明する。コア基板２１から上側（半導体チップ５０の実装面側）の第３層の配線層２３（最上配線層）に形成されている開口パターン２６の開口部２５は、上側第２層の樹脂層２４に形成されている開口部２８と連通している。この開口部２８は、上側第２層の配線層２３に形成されている開口パターン２６の開口部２５と連通している。この開口部２５は、上側第１層の樹脂層２４に形成されている開口部２８と連通している。この開口部２８は、第１層の配線層２３に形成されている開口パターン２６の開口部２５と連通している。この開口部２５は、コア基板２１に形成されている開口部２７と連通している。
コア基板２１から下側の配線層２３および樹脂層２４も、上側の配線層２３および樹脂層２４と同様の構成となる。開口部２７は、コア基板２１から下側の第１層の配線層２３に形成されている開口パターン２６の開口部２５と連通している。この開口部２５は、下側第１層の樹脂層２４に形成されている開口部２８と連通している。この開口部２８は、下側２層の配線層２３に形成されている開口パターン２６の開口部２５と連通している。この開口部２５は、下側２層の樹脂層２４に形成されている開口部２８と連通している。この開口部２８は、下側３層の配線層２３に形成されている開口パターン２６の開口部２５と連通している。したがって、開口部２５、２７、２８を有する穴部３０は、配線基板２０を貫通している。
本実施形態における穴部３０は、配線パターン２２を避けて樹脂層に形成されている。この穴部３０の内壁（内部）では、深さ方向に金属層（開口パターン２６）が樹脂層と交互に積層されるようになっている。すなわち、熱膨張係数が高い樹脂層に対して、それよりも低い金属層を挟むようにして穴部３０を形成している。よって、高温環境下での樹脂層の膨張を、金属層により抑制できる。
この開口パターン２６によって、穴部３０に電子部品４０が埋め込まれた状態で高温環境下となった場合であっても、穴部３０の内壁の樹脂層が穴部３０の内方へ膨張することによる電子部品４０へのストレスを低減することができる。このように、穴部３０を有する配線基板２０であっても、穴部３０を構成する開口部２５を有する開口パターン２６を設けることで、信頼性を向上することができる。
また、開口パターン２６は、電気的に浮遊（フローティング）しているので、穴部３０に電子部品４０を埋め込む際に電荷がチャージされない。また、開口パターン２６は、配線パターン２２とは電気的に分離されているので、信号の伝達の妨げとはならない。
また、本実施形態における半導体パッケージ１０は、高速性や信頼性に優れたものとなる。例えば、ＣＰＵ（半導体チップ）を正確に高速動作させるために、スイッチング動作に伴う電源電圧の降下を補償するコンデンサ（デカップリングコンデンサ）が、ＣＰＵの近傍に実装される。これは、ＣＰＵとコンデンサとの間のインダクタンス成分を小さくして、コンデンサから高速に電荷をＣＰＵに供給するためである。
本実施形態では、半導体チップ５０をＣＰＵ、電子部品４０をチップコンデンサ（チップキャパシタ）とした場合、半導体チップ５０と電子部品４０とが直接に接続（フリップチップ接続）されるので、インダクタンス成分を低減することができる。すなわち、半導体パッケージ１０は、高速性や信頼性に優れたものとなる。
次に、この穴部３０を有する配線基板２０の製造方法について説明する。製造工程中の配線基板２０の断面を、図５〜図１１に模式的に示す。まず、図５に示すように、コア基板２１に、厚さ方向に貫通する貫通孔を形成した後、その貫通孔に導体を充填し、スルーホール３２を形成する。また、コア基板２１の両面に第１層の配線層２３を形成する。なお、配線基板２０は、コア基板２１を中心として、上下対称に複数の配線層２３が形成されるので、説明を明解にするために、以下では、特に、上側について説明する。
コア基板２１は、例えば、ガラスエポキシ系樹脂からなる。また、コア基板２１の貫通孔は、例えば、ドリル加工によって形成される。また、スルーホール３２および第１層の配線層２３は、例えば、サブトラクティブ法やセミアディティブ法を用いて、コア基板２１の貫通孔へ銅材の充填、およびコア基板２１上への銅材の被膜によって形成される。
この第１層の配線層２３には、半導体チップ５０と電気的に接続される配線パターン２２と、配線パターン２２とは電気的に分離され、開口部２５を有する開口パターン２６とが形成される。なお、このコア基板２１の両面に形成された配線パターン２２は、スルーホール３２によって電気的に接続される。
続いて、図６に示すように、第１層の配線層２３およびコア基板２１上に第１層の樹脂層２４を形成した後、この樹脂層２４に配線パターン２２を露出する開口部２４ａを形成する。樹脂層２４は、例えば、ポリイミド系樹脂からなる樹脂フィルムをラミネートし、熱硬化させて形成される。また、樹脂層２４の開口部２４ａは、例えば、レーザ加工で形成される。
続いて、第１層の配線層２３と同様にして、図７に示すように、第１層の配線層２３上に、第２層およびその上層の第３層の配線層２３を形成する。
第２層の配線層２３は、例えば、セミアディティブ法を用いて、樹脂層２４の開口部２４ａ（図６参照）への銅材の充填、および樹脂層２４上への銅材による被膜によって形成される。この第２層の配線層２３では、半導体チップ５０と電気的に接続される配線パターン２２と、配線パターン２２とは電気的に分離され、開口部２５を有する開口パターン２６とが形成される。この第１層の配線パターン２２と、第２層の配線パターン２２とは、ビア（開口部２４ａに埋め込まれた銅材）によって電気的に接続される。
その後、同様にして、第２層の配線層２３上に第２層の樹脂層２４を形成し、これに開口部を形成した後、第３層の配線層２３を形成する。なお、本実施形態では、第１〜第３層の開口パターン２６は、同一形状となるように形成されている。
続いて、図８に示すように、コア基板２１から第３層の配線層２３（最上配線層）上に、例えば、感光性のソルダレジストフィルムをラミネートした後、パターニングすることによって、開口部３１ａ、３１ｂを有する絶縁層３１を形成する。開口部３１ａは、第３層の配線層２３の配線パターン２２を露出するものである。この開口部３１ａで露出している配線パターン２２が接続端子（パッド）となる。また、開口部３１ｂは、第３層の配線層２３の開口パターン２６の一部を露出するものである。
続いて、開口部３１ｂから露出する開口パターン２６を画像認識させて配線基板を位置決めした後、図９に示すように、第３層の開口パターン２６をマスクとして、その開口部２５に対応する第２層の樹脂層２４を除去する。これにより、第３層の開口パターン２６の開口部２５に連通する開口部２８を第２層の樹脂層２４に形成する。
例えば、コア基板２１の片面側（図９中上側）から、レーザビームを照射し、第３層の開口パターン２６下の樹脂層２４を除去する。なお、第２層の開口パターン２６の開口部２５内の樹脂層２４の除去は、第３層の開口パターン２６をマスクとした場合と、第２層の開口パターン２６自体をマスクとした場合の両者が考えられる。このため、図９では、第２層の開口パターン２６の開口部２５内の樹脂層２４も除去された場合も示している。
図１２および図１３は、開口パターン２６およびそれに照射されるレーザビームを説明するための図であり、開口部２５を示す平面図である。図１２および図１３に示す開口パターン２６Ａ、２６Ｂでは、それぞれの開口部２５（ハッチングを付している）の大きさは同じであるが、幅Ｗ１と幅Ｗ２の大きさが異なる。なお、開口パターン２６の幅が異なっても、開口パターン２６は開口部２５に連通する開口部２８を形成するマスクとして用いるので、レーザ加工時では、開口パターン２６の外側にはレーザビームを照射しない。
図１２は、レーザビームのビーム径を、矩形状の開口パターン２６Ａの内側（開口部２５）の対角線の長さより大きく、外側の対角線の長さより小さくして、この開口パターン２６Ａに対応する樹脂層２４をレーザ加工によって除去する場合である。この場合のレーザビームをＢ１として示す。一方、図１３は、レーザビームのビーム径を、開口部２５よりも小さくして、レーザ照射領域を走査させながら、複数回のレーザ照射により、この開口パターン２６に対応する樹脂層２４を除去し、樹脂層２４に開口部２８を形成する場合である。この場合のレーザビームをＢ２として示す。
例えば、図１２に示すように、レーザビームＢ１の加工精度（機械位置決め精度）内においては、実線や破線で示す位置にレーザビームＢ１がずれて照射される。しかしながら、本実施形態では、レーザビームＢ１を、開口パターン２６の開口部２５の領域を一度で照射することとしている。これにより、レーザビームＢ１の加工精度の影響を開口パターン２６の幅で排除し、開口部２５に連通する開口部２８を形成している。また、図１３に示すレーザビームＢ２は複数照射されることとなるが、同様にレーザビームＢ２の加工精度の影響を開口パターン２６の幅で排除している。
このように、本実施形態では、図１２および図１３に示したようなレーザビームＢ１、Ｂ２であっても、その加工精度を含まずに、開口部２８（穴部３０）の形成をすることができる。すなわち、配線層２３（開口パターン２６）のパターニング精度によって位置決めされた箇所に、穴部３０を形成することができることとなる。したがって、本実施形態によれば、配線基板２０において、位置精度の高い穴部３０を形成することができる。
また、図１２に示す場合は、図１３に示す場合が複数のレーザビームＢ２を照射するのに対して、一度のレーザビームＢ１を照射するものである。このため、レーザビームＢ１を用いることで製造時間を短縮することができる。一方、レーザビームＢ１の径に対して、レーザビームＢ２の径は小さいため、レーザビームのズレを考慮したマージン幅を小さくすることができるので、図１３に示す幅Ｗ２は、図１２に示す幅Ｗ１より小さくすることができる。このため、開口パターン２６やその周囲の接続端子（配線パターン２２）を配置するデザインルールの自由度が向上する（図４参照）。
続いて、同様にレーザ加工によって、図１０に示すように、第３層の配線層２３よりも下層の第２層の配線層２３の開口パターン２６をマスクとして、その開口部２５に対応する第１層の樹脂層２４を除去する。これにより、第２層の開口パターン２６の開口部２５に連通する開口部２８を第１層の樹脂層２４に形成する。また、第２層の配線層２３よりも下層の第１層の配線層２３の開口パターン２６をマスクとして、その開口部２５に対応するコア基板２１（樹脂層）を除去する。すなわち、第１層の開口パターン２６の開口部２５に連通する開口部２７をコア基板２１に形成する。
続いて、同様にレーザ加工によって、図１１に示すように、コア基板２１から下側へ第１層の開口パターン２６をマスクとして、その開口部２５に対応する第１層の樹脂層２４を除去する。また、コア基板２１から下側へ第２層の開口パターン２６をマスクとして、その開口部２５に対応する第２層の樹脂層２４を除去する。
これにより、コア基板２１の開口部２７、コア基板２１の上側および下側における第１から第３層の開口パターン２６の開口部２５、第１および第２層の樹脂層２４の開口部２８を有する穴部３０を形成することができる（図３、図１１参照）。すなわち、厚さ方向に深さのある穴部３０を含む配線基板２０を形成することができる。
また、本実施形態では、図９〜図１１を参照して説明したレーザ加工の工程は、同一工程で行っている。すなわち、図９〜図１１の工程では、一層の樹脂層毎に開口部を形成しているが、コア基板を含め、一度に配線基板を貫通する開口部を形成しても良い。これにより、製造時間を短縮することができる。
また、複数の配線層２３のそれぞれに開口パターン２６を形成しなくとも、コア基板２１の上側における第３層の配線層２３（最上配線層）のみに開口パターン２６を形成し、レーザ加工を行っても穴部３０を形成することができる。なお、マスクを用いたレーザ加工では、マスク（開口パターン２６）のエッジからテーパ状に広がるように被対象物（樹脂層２４）が除去されてしまうことも考えられる。そこで、本実施形態では、複数の配線層２３のそれぞれに形成した同一形状の開口パターン２６をマスクとしたレーザ加工を行うことで、より寸法精度を高くして、厚さ方向に断面が均一となるような穴部３０を形成している。
なお、第１層から第３層のそれぞれの開口パターン２６の開口部２５の形状を異ならせて、それらをマスクとして樹脂層２４を除去することによって、所望の形状の穴部３０を形成することもできる。本実施形態では、穴部３０は電子部品４０を埋め込む（後述する）ために形成されている。このため、例えば、埋め込み始め側（半導体チップ５０の実装面とは反対面側）の開口パターン２６の開口部２５を広くし、埋め込み終わり側（半導体チップ５０の実装面側）の開口パターン２６の開口部２５を狭くすることもできる。これにより、穴部３０へ電子部品４０の埋め込みが容易になると共に、穴部３０へ電子部品４０を固定する（嵌め込む）ことが容易になる。
次に、半導体パッケージ１０（図３参照）の製造方法について説明する。製造工程中の半導体パッケージ１０の断面を図１４および図１５に模式的に示す。
まず、図１４に示すように、穴部３０を有する配線基板２０を準備した後、この配線基板２０に半導体チップ５０を実装する。半導体チップ５０が実装される配線基板２０では、穴部３０が配線基板２０を貫通して形成され、チップ実装面側の接続端子にはプリソルダとしてバンプが形成されている。また、半導体チップ５０では、接続端子５１にバンプ５４ａが形成されている。このため、配線基板２０に半導体チップ５０をフリップチップ接続することができる。この半導体チップ５０のバンプ５４ａと、配線基板２０のチップ実装面に形成されているプリソルダとが接合してなる接続部５２によって、配線基板２０の配線パターン２２に半導体チップ５０が電気的に接続される。
本実施形態では、穴部３０を覆うように半導体チップ５０が配線基板２０に実装される。このため、穴部３０に対応する半導体チップ５０の接続端子５１（バンプ５４ａ）は接続されないが、その周囲の接続端子５１は、配線基板２０の接続端子（配線パターン２２）と電気的に接続される。
続いて、図１５に示すように、半導体チップ５０が接続された面（チップ実装面）とは反対面（裏面）側から配線基板２０の穴部３０に電子部品４０を、穴部３０の内壁に接して埋め込んで、電子部品４０を半導体チップ５０に電気的に接続する。例えば、電子部品４０の接続端子４１（パッド）には、電極バンプが形成されており、半導体チップ５０の接続端子５１（バンプ５４ａ）に電子部品４０をフリップチップ接続することができる。
その後、半導体チップ５０と、配線基板２０および電子部品４０との間にアンダーフィル樹脂５３を充填して、半導体パッケージ１０（図３参照）が略完成する。本実施形態では、穴部３０の内壁に接して電子部品４０を埋め込んでいるので、アンダーフィル樹脂５３が電子部品４０の裏面（接続端子４１が形成されている面とは反対面）から流れ出ることを防止している。
本実施形態における配線基板２０の穴部３０は、レーザ加工の加工精度を排除して、配線基板２０の配線層２３のパターニング精度で形成されるので、位置精度や寸法精度の高いものである。このため、配線基板２０に半導体チップ５０を実装した後、穴部３０に電子部品４０を埋め込んで、半導体チップ５０に電子部品４０を接合（電気的に接続）することができる。
（実施形態２）
前記実施形態１では、厚さ方向に貫通する穴部３０を有する配線基板２０およびそれを備えた半導体パッケージ１０に関する技術について説明した。本実施形態では、底部のある凹状の穴部３０Ａを有する配線基板２０Ａおよびそれを備えた半導体パッケージ１０Ａに関する技術について説明する。なお、前記実施形態と重複する内容の説明は省略する場合がある。
まず、本発明の実施形態における穴部３０Ａを有する配線基板２０Ａおよびこれを備えた半導体パッケージ１０Ａの構造について説明する。図１６に本実施形態における配線基板２０Ａおよびこれを備えた半導体パッケージ１０Ａの断面を模式的に示す。この半導体パッケージ１０Ａは、配線基板２０Ａと、配線基板２０Ａの穴部３０Ａに埋め込まれて収納および搭載された電子部品４０と、配線基板２０Ａに実装される半導体チップ５０とを備えている。
配線基板２０Ａは、実装される半導体チップ５０と電気的に接続される配線パターン２２を有する複数の配線層２３と、配線層２３が形成される複数の樹脂層２４とを有している。複数の配線層２３は、中央部に位置するコア基板２１の両面側（上下側）に、コア基板２１から第１層、第２層、第３層の配線層２３で構成されている。また、複数の樹脂層２４は、コア基板２１の両面側（上下側）に、コア基板２１から第１層、第２層の樹脂層２４で構成されている。
コア基板２１の上側（半導体チップ５０の実装面側）において、第２層および第３層の配線層２３には、配線パターン２２とは電気的に分離され、開口部２５を有する開口パターン２６が形成されている。これら第２層および第３層の配線層２３よりも下層の第１層の配線層２３には、配線パターン２２とは電気的に分離され、開口部２５の開口面積よりも大きい平面形状の平面パターン３３が形成されている。また、コア基板２１の上側において、第１層および第２層の樹脂層２４には、開口パターン２６の開口部２５と連通する開口部２８が形成されている。
配線基板２０Ａには、これら開口パターン２６の開口部２５と、樹脂層２４の開口部２８とを含んでなる穴部３０Ａが、配線パターン２２を避けて厚さ方向に形成されている。また、本実施形態における穴部３０Ａは、底部を有する凹状となっており、その底部には、平面パターン３３が設けられている。この平面パターン３３に電子部品４０が接して、穴部３０Ａに電子部品４０（例えば、チップキャパシタ）が埋め込まれている。
本実施形態における穴部３０Ａの内壁（内部）では、深さ方向に金属層（開口パターン２６、平面パターン３３）が樹脂層２４と交互に配置されるようになっている。すなわち、熱膨張係数が高い樹脂層に対して、それよりも低い金属層を挟むようにして穴部３０Ａを形成している。本実施形態によれば、穴部３０Ａに電子部品４０が埋め込まれた状態で高温環境下となった場合であっても、穴部３０Ａの内壁の樹脂層が膨張することによる電子部品４０へのストレスを低減することができ、信頼性を向上することができる。
また、開口パターン２６および平面パターン３３は、電気的に浮遊しているので、穴部３０Ａに電子部品４０を埋め込む際に電荷がチャージされない。また、開口パターン２６および平面パターン３３は、配線パターン２２とは電気的に分離されているので、信号の伝達の妨げとはならない。
また、配線基板２０Ａは、コア基板２１の下側（半導体チップ５０の実装面とは反対面側）であって、穴部３０Ａの下方に配線パターン２２を設けている（引き回している）。前記実施形態１では、穴部３０は配線基板２０を貫通しているため、穴部３０が形成される領域には、配線パターン２２を引き回すことができなかった。しかしながら、本実施形態における配線基板２０Ａでは、底部を有する凹状の穴部３０Ａとすることで、その下方に配線パターン２２を引き回すことができる。このため、配線基板２０Ａの小型化を図ることができ、さらに、半導体パッケージ１０Ａの小型化も図ることができる。
次に、この穴部３０Ａを有する配線基板２０Ａの製造方法について説明する。製造工程中の配線基板２０Ａの断面を図１７、図１８に模式的に示す。
前記実施形態１で説明した技術を用いて、図１７に示すように、コア基板２１上に配線層２３、樹脂層２４および絶縁層３１を有する配線基板２０Ａを形成する。絶縁層３１にパターニングによって形成される開口部３１ａは、第３層の配線層２３の配線パターン２２を露出するものであり、開口部３１ｂは、第３層の配線層２３の開口パターン２６の一部を露出するものである。
続いて、開口部３１ｂから露出する開口パターン２６を画像認識させた後、図１８に示すように、レーザ加工によって、第３層の開口パターン２６をマスクとして、その開口部２５に対応する第２層の樹脂層２４を除去する。これにより、第３層の開口パターン２６の開口部２５に連通する開口部２８を第２層の樹脂層２４に形成する。
次いで、レーザ加工によって、第２層の配線層２３の開口パターン２６をマスクとして、その開口部２５に対応する第１層の樹脂層２４を除去する。これにより、第２層の開口パターン２６の開口部２５に連通する開口部２８を第１層の樹脂層２４に形成する。
これら第２層および第１層の樹脂層２４の開口部２８を形成するレーザ加工の工程は、同一工程で行っている。すなわち、図１７、図１８の工程では、一層の樹脂層毎に開口部を形成しているが、すべての樹脂層に一度に開口部を形成しても良い。
ここで、本実施形態では、開口パターン２６が形成されている第２および第３層の配線層２３よりも下層の第１層の配線層２３に平面パターン３３を形成している。このため、平面パターン３３がレーザ加工のストッパとなり、穴部３０Ａの形成が停止する。したがって、配線基板２０Ａには、平面パターン３３が底部となった穴部３０Ａが形成される。
前記実施形態１と同様に、開口パターン２６のパターニング精度によって位置決めされた箇所に、穴部３０Ａを形成することができる。したがって、本実施形態によれば、配線基板２０Ａにおいて、位置精度の高い穴部３０Ａを形成することができる。また、本実施形態によれば、第３層、第２層の配線層２３のそれぞれに形成した同一形状の開口パターン２６をマスクとし、第１層の配線層２３に形成した平面パターン３３をストッパとしたレーザ加工を行うことで、寸法精度の高い穴部３０Ａを形成することができる。
次に、半導体パッケージ１０Ａの製造方法について説明する。製造工程中の半導体パッケージ１０Ａの断面を図１９〜図２１に模式的に示す。
まず、図１９に示すように、底部を有する凹状の穴部３０Ａを有する配線基板２０Ａを準備した後、この配線基板２０Ａの穴部３０Ａに電子部品４０を埋め込む。本実施形態では、電子部品４０を穴部３０Ａの内壁に接して埋め込んでいる。これは、電子部品４０の平面形状（接続される半導体チップ５０と対向する面の形状）と、穴部３０Ａの平面形状（深さ方向と交差する面の形状）とが同一であるため、可能となっている。
また、本実施形態では、電子部品４０を穴部３０Ａの底部に接して埋め込んでいる。すなわち、穴部３０Ａの底部によって電子部品４０が支持されている。このため、電子部品４０に半導体チップ５０の実装を容易に行うことができる。また、穴部３０Ａの形成の際、平面パターン３３をストッパとして用いているので、穴部３０Ａの深さを寸法精度良く形成することができる。
続いて、図２０に示すように、チップ実装面側で絶縁層３１から露出している配線パターン２２（パッド）にプリソルダとしてバンプ５４ｂを形成し、また、電子部品４０の接続端子４１にプリソルダとしてバンプ５４ｃを形成する。
続いて、図２１に示すように、電子部品４０が埋め込まれた配線基板２０Ａに半導体チップ５０を実装する。半導体チップ５０では、接続端子５１にバンプが形成されており、配線基板２０Ａに半導体チップ５０をフリップチップ接続することができる。半導体チップ５０のバンプと、配線基板２０Ａのバンプ５４ｂとが接合してなる接続部５２によって、配線基板２０Ａの配線パターン２２に半導体チップ５０が電気的に接続される。また、半導体チップ５０のバンプと、電子部品４０のバンプ５４ｃとが接合してなる接続部５２によって、電子部品４０の接続端子４１に半導体チップ５０が電気的に接続される。
その後、半導体チップ５０と、配線基板２０Ａおよび電子部品４０との間にアンダーフィル樹脂５３を充填して、半導体パッケージ１０Ａ（図１６参照）が略完成する。
本実施形態における配線基板２０Ａの穴部３０Ａは、レーザ加工の加工精度を排除して、配線基板２０Ａの配線層２３のパターニング精度で形成されるので、位置精度や寸法精度の高いものである。このため、配線基板２０Ａの穴部３０Ａで、電子部品４０の正確な位置出しを行える。
（実施形態３）
前記実施形態１では、絶縁層３１の開口部３１ｂから露出する開口パターン２６（図８参照）を画像認識させて配線基板を位置決めした後、開口パターン２６をマスクとしたレーザ加工によって穴部３０を形成する場合について説明した。本実施形態では、アライメントマークのみを画像認識させて、穴部３０を形成する場合について説明する。なお、前記実施形態と重複する内容の説明は省略する場合がある。
前記実施形態１で図７を参照して説明した工程の後、図２２に示すように、第３層の配線層２３（最上配線層）上に、例えば、感光性のソルダレジストフィルムをラミネートした後、パターニングすることによって開口部３１ａを有する絶縁層３１Ａを形成する。この開口部３１ａは、第３層の配線層２３の配線パターン２２を露出するものである。この開口部３１ａで露出している配線パターン２２が接続端子（パッド）となる。また、絶縁層３１のパターニングと共に、半導体チップ搭載等に用いるアライメントマークも形成される。
続いて、アライメントマークを画像認識させて配線基板を位置決めした後、レーザ加工によって、図２３に示すように、配線基板２０の厚さ方向に貫通する穴部３０を形成する。穴部３０が形成される位置は、アライメントマークを参照して開口パターン２６の開口部２５の位置と一致させる。このため、前記実施形態１のように、第３層の開口パターン２６を画像認識させなくとも、レーザ加工によって、位置決めされた領域の絶縁層３１が除去されて第３層の開口パターン２６が露出される。
その後は、前記実施形態１で図９〜図１１を参照して説明した技術を用いることによって、穴部３０を形成することができる。また、前記実施形態１で説明したように、穴部３０を有する配線基板２０を用いて、半導体パッケージ１０を製造することもできる（図３、図１４、図１５参照）。
本実施形態では、前記実施形態１と同様に、レーザビームの加工精度の影響を開口パターン２６で排除している。このため、マスクとなる開口パターン２６が露出していなくとも、アライメントマークで位置決めした領域をレーザ加工で除去することによって、開口パターン２６の開口部２５の位置に穴部３０を形成することができる。すなわち、パターニング精度内で形成された開口部２５を有する開口パターン２６をマスクとした加工処理によって、位置精度の高い穴部３０を形成することができる。
なお、本実施形態の技術は、前記実施形態２の技術にも適用することができる。すなわち、凹状の穴部３０Ａを形成する際にも適用することができる。
（実施形態４）
前記実施形態１で説明した半導体パッケージ１０は、半導体チップ５０と接続される一面側に接続端子４１を有する電子部品４０を備えたものである（図３参照）。これに対して、本実施形態における半導体パッケージ１０Ｂは、図２４に示すように、半導体チップ５０と接続される一面側およびその反対の他面側のそれぞれに接続端子４１ａ、４１ｂを有する電子部品４０Ａを備えたものである。以下では、前記実施形態と相違する点を説明する。
電子部品４０Ａは、例えばキャパシタなどの電気部品である。この電子部品４０Ａの接続端子４１ａは、接続部５２を介して半導体チップ５０の接続端子５０と電気的に接続されている。また、電子部品４０Ａの接続端子４１ｂには、バンプ５４ｅが形成されている。このバンプ５４ｅは、配線基板２０に形成されているバンプ５４ｄと共に、半導体パッケージ１０Ｂが他の配線基板へ実装される際の外部接続端子となるものである。
また、電子部品４０Ａは、配線基板２０を貫通するように穴部３０に埋め込まれている。また、電子部品４０Ａを穴部３０の内壁に接して埋め込むので、開口パターン２６の開口部２５の平面形状は、電子部品４０Ａの平面形状と同じ形状とし、電子部品４０Ａの平面視の面積と同じ開口の面積となっている。
本実施形態では、複数の配線層２３のそれぞれに形成した同一形状の開口パターン２６をマスクとしたレーザ加工を行うことで、厚さ方向に断面が均一となるような穴部３０を形成している。すなわち、開口パターン２６形成のパターニング精度によって、寸法精度の高い穴部３０を形成することができる。このため、穴部３０を貫通するような電子部品４０Ａであっても、半導体パッケージ１０Ｂを構成することができる。
（実施形態５）
前記実施形態１で説明した半導体パッケージ１０は、配線基板２０に１つの半導体チップ５０を実装したものである（図３参照）。これに対して、本実施形態における半導体パッケージ１０Ｃは、図２５に示すように、電子部品４０を中継基板（半導体基板）とし、２つの半導体チップ５０ａ、５０ｂ間を電気的に接続させて実装したものである。以下では、前記実施形態と相違する点を説明する。
複数の半導体チップ間の電気的な接続には、微細化された配線パターンが必要である。よって、半導体パッケージに用いられるような配線基板（有機基板）に形成される配線パターンでは、対応することができない場合がある。
そこで、本実施形態では、半導体チップ５０ａ、５０ｂ間を電気的に接続する配線パターンのみを半導体ウエハプロセス技術を用いてシリコンからなる中継基板（電子部品４０）に形成している。このため、半導体チップ５０ａ、５０ｂ間の接続を行う中継基板として、配線基板（有機基板）より微細な配線パターンを有するものを提供することができる。また、半導体パッケージ１０Ｃでは、中継基板を介す必要のない接続は、配線基板２０（有機基板）と半導体チップ５０ａ、５０ｂとを直接接続することとしている。
また、本実施形態では、複数の半導体チップ５０ａ、５０ｂを先に配線基板２０に実装した後、位置精度および寸法精度の高い穴部３０に電子部品４０を埋め込んで、複数の半導体チップ５０ａ、５０ｂの接続端子５１と電子部品４０の接続端子４１とを接続部５２で接続している。
（実施形態６）
前記実施形態５で説明した半導体パッケージ１０Ｃは、半導体チップ５０ａ、５０ｂと接続される一面側に接続端子４１を有する電子部品４０を備えたものである（図２５参照）。これに対して、本実施形態における半導体パッケージ１０Ｄは、図２６に示すように、半導体チップ５０ａ、５０ｂと接続される一面側およびその反対の他面側のそれぞれに接続端子４１ａ、４１ｂを有する電子部品４０Ａを備えたものである。以下では、前記実施形態５と相違する点を説明する。
電子部品４０Ａは、例えば、シリコン基板に貫通電極を設け、接続端子４１ａと接続端子４１ｂを接続した中継基板である。この電子部品４０Ａは、一面側で半導体チップ５０ａ、５０ｂと接続され、他面側で半導体チップ５０ｃと接続されるものである。すなわち、配線基板２０には、その一面側で半導体チップ５０ａ、５０ｂが実装され、他面側で半導体チップ５０ｃが実装される。
この電子部品４０Ａの接続端子４１ａは、接続部５２を介して半導体チップ５０ａ、５０ｂの接続端子５０と電気的に接続されている。また、電子部品４０Ａの接続端子４１ｂは、接続部５２を介して半導体チップ５０ｃの接続端子５１と電気的に接続されている。
穴部３０を有する配線基板２０の一面側に半導体チップ５０ａ、５０ｂを実装した後、配線基板２０の他面側から穴部３０に電子部品４０Ａを埋め込んで、半導体チップ５０ａ、５０ｂに電子部品４０Ａを接続する。次いで、配線基板２０の他面側の配線層２３（接続パッド）に半導体チップ５０ｃを実装すると共に、電子部品４０Ａの接続端子４１ｂに半導体チップ５０ｃの接続端子５１を接続する。このようにして、半導体パッケージ１０Ｄを製造することができる。
本実施形態では、配線基板２０における穴部３０が、位置精度および寸法精度の高いものであるため、その穴部３０に埋め込まれた電子部品４０Ａと、複数の半導体チップ５０ａ、５０ｂ、５０ｃとを正確に位置合わせし、接続することができる。
（実施形態７）
前記実施形態１で説明した開口パターン２６は、その開口部２５の平面形状を矩形状としたものである（図１２参照）。これに対して、本実施形態における開口パターン２６Ａは、図２７に示すように、開口部２５の角部に、平面視において外側に凹むような凹部２９が形成されたものである。以下では、前記実施形態と相違する点を説明する。
開口パターン２６Ｃは、配線基板２０の配線層２３に形成されるものであり、パターニング精度によって、図２７に示すように、角部に円弧状の凹部２９を形成することもできる。配線基板２０では、開口パターン２６Ｃをマスクとしたレーザ加工によって、貫通する穴部３０が形成されるので、円弧状の凹部２９も貫通して形成される。
本実施形態では、平面形状が矩形状の電子部品４０の側面を穴部３０に接して、穴部３０に電子部品４０を埋め込むこととしているが、電子部品４０の角部は、凹部２９によって接しない。このため、例えば、電子部品４０が穴部３０の途中で詰まることによる製造歩留まりの低下を防止することができる。この凹部２９のサイズは、電子部品４０の角部が穴部３０に接しなければ、できるだけ小さくても良い。このため、半導体チップ５０と、電子部品４０との間にアンダーフィル樹脂５３を充填した場合であっても、アンダーフィル樹脂５３は、凹部２９を通って抜け出ることはない。
なお、凹部２９の形状は、円弧状に限らず矩形状であっても良い。また、矩形状の開口部２５の４箇所の角部に凹部２９を設ける場合に限らず、例えば、対角の２箇所に設けても良い。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施形態では、リング状の開口パターンとして、平面形状が矩形状の開口パターンを適用した場合について説明したが、円形状や多角形状の開口パターンにも適用することができる。また、前記実施形態では、１つの開口部を有する場合について説明したが、複数の開口部を有する場合にも適用することができる。穴部の形状が、開口パターンの開口部の形状（パターン形状）となるので、種々のサイズや形状に対応することができる。また、その寸法公差も機械加工だけでは出せないものを達成することができる。
また、例えば、前記実施形態では、レーザ加工によって、配線基板に穴部を形成した場合について説明したが、サンドブラスト法によって、穴部を形成することもできる。
また、例えば、前記実施形態では、コア基板を有する配線基板に適用した場合について説明したが、コア基板を有しない配線基板（いわゆるコアレス基板）にも適用することができる。
また、例えば、前記実施形態では、配線基板に形成された貫通孔（穴部）を、電子部品の埋め込み用として適用した場合について説明したが、半導体チップの放熱性を確保するためのサーマルビア用として適用することもできる。
また、例えば、電子部品としては、キャパシタ、抵抗、インダクタ等の受動素子や、メモリ、ＧＰＵ、ＭＣＵ、ＣＰＵ等の能動素子、シリコン基板等に半導体プロセスで配線パターンを形成した中継基板、等を用いることができる。
１ 配線基板
２ 穴部
３ａ、３ｂ バンプ
４ 半導体チップ
５、６ 接続端子
７ 電子部品
８ 接続端子
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ 半導体パッケージ
２０、２０Ａ 配線基板
２１ コア基板
２２ 配線パターン
２３ 配線層
２４ 樹脂層
２５ 開口部
２６、２６Ａ、２６Ｂ、２６Ｃ 開口パターン
２７、２８ 開口部
２９ 凹部
３０、３０Ａ 穴部
３１、３１Ａ 絶縁層
３２ スルーホール
３３ 平面パターン
４０、４０Ａ 電子部品
４１、４１ａ、４１ｂ 接続端子
５０、５０ａ、５０ｂ、５０ｃ 半導体チップ
５１ 接続端子
５２ 接続部
５３ アンダーフィル樹脂
５４ａ、５４ｂ、５４ｃ、５４ｄ、５４ｅ バンプ

Claims (12)

  1. 配線層と樹脂層とが積層され、電子部品搭載用の穴部が設けられた配線基板の製造方法であって、
    前記配線層に形成された第１開口部を有する開口パターンをマスクとして、前記第１開口部に対応する前記樹脂層を除去し、前記樹脂層に第２開口部を形成し、前記第１および第２開口部を有する前記穴部を形成することを特徴とする配線基板の製造方法。
  2. 請求項１記載の配線基板の製造方法において、
    前記第１開口部を有する開口パターンをマスクとして、前記配線基板を貫通する前記穴部を形成することを特徴とする配線基板の製造方法。
  3. 請求項２記載の配線基板の製造方法において、
    前記第１開口部を有する開口パターンが形成されている配線層を第１配線層とし、前記第１配線層よりも下層の配線層を第２配線層とし、
    前記第１開口部に対応する前記樹脂層を除去した後、前記第２配線層に形成された第３開口部を有する開口パターンをマスクとして、前記第３開口部に対応する前記樹脂層を除去し、前記樹脂層に第４開口部を形成し、前記第１、第２、第３および第４開口部を有する前記穴部を形成することを特徴とする配線基板の製造方法。
  4. 請求項３記載の配線基板の製造方法において、
    前記第１開口部を有する開口パターンおよび前記第３開口部を有する開口パターンを、同一の平面形状に形成し、
    前記第１開口部を有する開口パターンおよび前記第３開口部を有する開口パターンをマスクとして、同一の平面形状の前記第１、第２、第３および第４開口部を厚さ方向に重複させた前記穴部を形成することを特徴とする配線基板の製造方法。
  5. 請求項１記載の配線基板の製造方法において、
    前記第１開口部を有する開口パターンが形成されている配線層を第１配線層とし、前記第１配線層よりも下層の配線層を第３配線層とし、
    前記第１開口部に対応する前記樹脂層を除去した後、前記第３配線層に形成され、前記第１開口部の開口面積よりも大きい面積の平面パターンをストッパとして、前記穴部の形成を停止することを特徴とする配線基板の製造方法。
  6. 請求項１〜５のいずれか一項に記載の配線基板の製造方法において、
    前記樹脂層をレーザ加工によって除去することを特徴とする配線基板の製造方法。
  7. 請求項１記載の配線基板の製造方法によって製造された配線基板を備えた半導体パッケージの製造方法であって、
    接続端子形成面を前記配線基板側に向けて前記穴部上に搭載される半導体チップと電気的に接続される電子部品を、前記配線基板の前記穴部に搭載することを特徴とする半導体パッケージの製造方法。
  8. 請求項７記載の半導体パッケージの製造方法において、
    前記穴部が前記配線基板を貫通して形成されており、
    前記配線基板に前記半導体チップを搭載した後、前記半導体チップが接続された面とは反対面側から、前記穴部に前記電子部品を埋め込んで、前記電子部品を前記半導体チップに電気的に接続することを特徴とする半導体パッケージの製造方法。
  9. 請求項７記載の半導体パッケージの製造方法において、
    前記穴部が前記配線基板に凹状に形成されており、
    前記穴部に前記電子部品を搭載した後、前記半導体チップを前記配線基板および前記電子部品に電気的に接続することを特徴とする半導体パッケージの製造方法。
  10. 配線層と樹脂層とが積層され、電子部品搭載用の穴部が設けられた配線基板であって、
    前記配線層に第１開口部を有する開口パターンが形成されており、
    前記樹脂層には、前記第１開口部と連通する第２開口部が形成されており、
    前記穴部が、前記第１および第２開口部を有することを特徴とする配線基板。
  11. 請求項１０記載の配線基板において、
    前記穴部が前記配線基板を貫通していることを特徴とする配線基板。
  12. 請求項１０記載の配線基板において、
    前記第１開口部を有する開口パターンが形成されている配線層よりも下層の配線層が含まれており、
    前記下層の配線層に前記第１開口部の開口面積よりも大きい面積の平面パターンが形成されており、
    前記穴部の底部に、前記平面パターンが設けられていることを特徴とする配線基板。
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