WO2014091644A1 - 多層配線基板およびその製造方法 - Google Patents

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真之介 前田
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日本特殊陶業株式会社
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    • Y10T29/49131—Assembling to base an electrical component, e.g., capacitor, etc. by utilizing optical sighting device

Definitions

  • the present invention relates to a multilayer wiring board configured by alternately laminating a plurality of insulating layers and a plurality of conductor layers, and a method of manufacturing the same.
  • the present invention has been made in view of these problems, and it is an object of the present invention to improve the degree of freedom of design in a multilayer wiring board incorporating electronic components.
  • the present invention made to achieve the above object is configured by alternately laminating a plurality of insulating layers and a plurality of conductor layers, and in the insulating layer to electrically connect the upper surface and the lower surface of the insulating layer. And a plurality of insulating layers in which via conductors having a diameter reduced from the upper surface side to the lower surface side are formed, and a plurality of conductor layers. And an electronic component embedded in the first stacked body, the first stacked body being stacked on the first stacked body, and having a shape that decreases in diameter from the upper surface side to the lower surface side. It is a multilayer wiring board characterized by having a second laminated body configured by laminating at least one insulating layer in which a via conductor is formed inside and at least one conductive layer.
  • the electronic component is embedded in the first stacked body, and at least one insulating layer and at least one conductor layer are stacked on the first stacked body.
  • the constructed second laminate is further stacked. That is, when the number of insulating layers constituting the second laminate is small, the electronic component is incorporated in a region close to the upper surface of the multilayer wiring board. In addition, when the number of insulating layers constituting the second laminate is large, the electronic component is incorporated in a region apart from the upper surface of the multilayer wiring board.
  • the area in which the electronic component is embedded is not limited to the upper surface of the multilayer wiring board, so the degree of freedom in design can be improved.
  • the metal layer in contact with the lower portion of the electronic component may be formed below the electronic component in the first stacked body.
  • the heat generated by the electronic component is conducted to the metal layer and released to the outside of the electronic component, so the heat dissipation of the electronic component can be improved.
  • a plurality of electronic components are embedded in the first stacked body, and the plurality of electronic components are different from each other on the plane perpendicular to the stacking direction of the first stacked body. It is also good.
  • the positions of the plurality of electronic components embedded in the first stacked body are not limited to one specific place in a plane perpendicular to the stacking direction of the first stacked body. For this reason, when incorporating a plurality of electronic components in a multilayer wiring board, it is possible to improve the degree of freedom of the embedded position.
  • the multilayer wiring board of the present invention among the plurality of electronic components embedded in the first stacked body, one electronic component is used as the first electronic component, and one electronic component other than the first electronic component is Among the plurality of insulating layers constituting the first laminate, the second electronic component constitutes the first laminate, using the insulating layer in which the first electronic component is not embedded as the non-embedded insulating layer. Among the plurality of insulating layers, the non-buried insulating layer may be embedded.
  • wiring can be formed in a region facing the first electronic component along the stacking direction in the non-buried insulating layer, and therefore, wiring in the non-buried insulating layer Density can be improved.
  • the via conductor connected to the electronic component in the upper part of the electronic component has a length along the stacking direction of the first laminate that is greater than the insulating layer through which the via conductor penetrates. It may be long.
  • the insulating layer in which the upper part of the electronic component is embedded is used as the first insulating layer, and the insulating layer stacked on the first insulating layer is used as the second insulating layer
  • the via conductor is connected to the electronic component through the second insulating layer and further through the first insulating layer. For this reason, after laminating the first insulating layer and further laminating the second insulating layer, a process of forming a via hole which penetrates the second insulating layer and further passes through the inside of the first insulating layer to reach the electronic component is used. Therefore, the via conductor may be formed.
  • the glass fiber layer may be laminated in the first laminate, and the electronic component may be embedded through the glass fiber layer.
  • the rigidity of the portion in which the electronic component is embedded that is, the first laminate
  • the housing hole formed in the first laminate to accommodate the electronic component in the first laminate before embedding the electronic component in the first laminate has a lower surface from the upper surface side.
  • the shape may be reduced in diameter toward the side of.
  • the present invention made to achieve the above object is configured by alternately laminating a plurality of insulating layers and a plurality of conductor layers, and insulating to electrically connect the upper surface and the lower surface of the insulating layer.
  • a method of manufacturing a multilayer wiring board including a via conductor formed in a layer comprising: a plurality of insulating layers in which via conductors having a diameter reduced from the upper surface side toward the lower surface are formed;
  • the metal is embedded in a region where the electronic component is embedded in the first laminate.
  • This manufacturing method is a method of manufacturing the multilayer wiring board of the present invention, and by executing the method, the same effects as those of the multilayer wiring board of the present invention can be obtained.
  • the metal layer is formed at a depth of the accommodation hole in order to form an accommodation hole reaching the metal layer without penetrating the metal layer by irradiating the laser toward the metal layer in the first stacked body. It can be controlled with high accuracy according to the position.
  • the electronic component is embedded in a state where the lower portion of the electronic component and the metal layer are in contact with each other. For this reason, the heat which an electronic component emits is conducted to a metal layer, is emitted to the exterior of an electronic component, and can improve the heat dissipation of an electronic component.
  • the electronic component is housed in the housing hole after the housing hole is formed. Before removing, the metal layer may be removed.
  • FIG. 7 is a first cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 7 is a second cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 7 is a third cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 7 is a fourth cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 14 is a fifth cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 13 is a sixth cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 7 is a seventh cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • FIG. 13 is an eighth cross-sectional view showing the manufacturing process of the multilayer wiring board 1 of the first embodiment.
  • It is sectional drawing which shows schematic structure of the multilayer wiring board 1 of 2nd Embodiment. It is sectional drawing which shows schematic structure of the multilayer wiring board 1 of 3rd Embodiment. It is sectional drawing which shows schematic structure of the multilayer wiring board 1 of 4th Embodiment. It is sectional drawing which shows schematic structure of the multilayer wiring board 1 of 5th Embodiment. It is sectional drawing which shows schematic structure of the multilayer wiring board 1 of 6th Embodiment. It is sectional drawing which shows schematic structure of the multilayer wiring board of another embodiment.
  • the multilayer wiring board 1 of the first embodiment to which the present invention is applied is, as shown in FIG. 1, conductor layers 11, 12, 13, 14, 15, 16, 17 of a plurality of layers (eight layers in the present embodiment). , 18 and insulating layers 21, 22, 23, 24, 25, 26, 27 having a number of layers smaller than the conductor layers 11 to 18 (7 layers in this embodiment) are alternately stacked along the stacking direction SD And be configured.
  • conductors 31, 32, 33, 34, 35 which are formed to extend in the stacking direction SD, respectively, in the insulating layers 21, 22, 23, 24, 25, 26, 27 constituting the multilayer wiring board 1. 36, 37 are provided.
  • the conductor layers 11, 12, 13, 14, 15, 16, 17 are electrically connected to the conductor layers 12, 13, 14, 15, 16, 17, 18, respectively.
  • solder resist layer 41 is stacked to cover the insulating layer 21 on the opposite side to the insulating layer 22 with the insulating layer 21 interposed therebetween, and the insulating layer 27 on the opposite side to the insulating layer 26 with the insulating layer 27 interposed therebetween.
  • the solder resist layer 42 is laminated so as to cover the In the solder resist layers 41 and 42, openings 410 and 420 are formed in the regions where the conductor layers 11 and 18 are disposed, respectively. Further, the Ni / Au layer 43 is stacked on the conductor layer 18 in the opening 420.
  • a support substrate 60 is prepared.
  • the support substrate 60 is, for example, a plate-like member obtained by impregnating glass fiber with epoxy resin, and has high rigidity.
  • the multilayer wiring board 1 is manufactured by laminating the conductor layers 11 to 18 and the insulating layers 21 to 27 and the like on both surfaces of the support substrate 60.
  • the lower surface side of the support substrate 60 is omitted for simplification of the illustration.
  • the release sheet 61 is crimped to the support substrate 60 by vacuum heat press, for example.
  • the release sheet 61 is laminated.
  • the release sheet 61 is configured by laminating a metal layer 611 (copper in the present embodiment) and a metal layer 612 (copper in the present embodiment). Since metal plating (for example, Cr plating) is performed between the metal layer 611 and the metal layer 612, the metal layer 611 and the metal layer 612 are stacked in a mutually peelable state.
  • a film-like resin material for example, an epoxy resin
  • the resin material is cured by pressure heating under vacuum to cure the solder resist layer 41.
  • the release sheet 61 is covered with the solder resist layer 41.
  • a laser is irradiated to a predetermined position on the surface of the solder resist layer 41 for each of both surfaces of the support substrate 60 to form openings 410 in the solder resist layer 41. Furthermore, a process (desmear process) for removing the smear generated in the opening 410 by the formation of the opening 410 is performed. Thereafter, electroless plating is performed to form a thin electroless plating layer (copper in the present embodiment) on the solder resist layer 41. Then, a predetermined resist pattern corresponding to the wiring pattern of the conductor layer 11 is formed on the electroless plating layer. Further, electroplating is performed to form a plated layer (copper in the present embodiment) in a region not covered with the resist. Thereafter, the unnecessary electroless plated layer and the resist are removed by etching. Thus, the metal conductor 62 is formed in the opening 410, and the conductor layer 11 having a predetermined wiring pattern is formed.
  • a film-like resin material for example, an epoxy resin
  • the resin material is cured by pressure heating under vacuum to harden the insulating layer 21.
  • a plurality of via holes are formed in the insulating layer 21 by irradiating a laser to a predetermined position on the surface of the insulating layer 21. Further, a process (desmear process) is performed to remove the smear generated in the via hole by the formation of the via hole. Thereafter, electroless plating is performed to form a thin electroless plating layer (copper in this embodiment) on the insulating layer 21. Then, a predetermined resist pattern corresponding to the wiring pattern of the conductor layer 12 is formed on the electroless plating layer. Further, electroplating is performed to form a plated layer (copper in the present embodiment) in a region not covered with the resist. Thereafter, the unnecessary electroless plated layer and the resist are removed by etching. Thus, the via conductor 31 is formed in the via hole, and the conductor layer 12 having a predetermined wiring pattern is formed.
  • the conductor layer 12 and the via conductor 31 are formed on the insulating layer 21.
  • the insulating layers 22, 23, 24 and 25 and the conductor layers 13, 14, 15 and 16 are formed on the insulating layer 21.
  • Via conductors 32, 33, 34, 35 are formed.
  • the conductor layer 13 is composed of a predetermined wiring pattern 131 and a depth control pattern 132. Furthermore, the conductor layers 14, 15, 16 are disposed so as not to be opposed to the depth control pattern 132 along the stacking direction SD.
  • a laser is irradiated on the surface of the insulating layer 25 at a position opposed to the depth control pattern 132 along the stacking direction SD, thereby penetrating the insulating layer 25 and the insulating layer 24 as shown in FIG.
  • a bottomed hole 63 reaching the upper surface of the depth control pattern 132 in the insulating layer 23 is formed. Since the bottomed holes 63 are formed by laser processing, the bottomed holes 63 have a shape that is reduced in diameter from the upper surface of the insulating layer 25 toward the depth control pattern 132.
  • a predetermined resist pattern 64 covering the wiring pattern of the conductor layer 16 is formed, and etching is performed. Thereby, as shown in FIG. 5, the depth control pattern 132 is removed.
  • the electronic component 51 is accommodated in the bottomed hole 63.
  • the insulating layer 26 is formed on the insulating layer 25 by using the same process as the formation of the insulating layers 21, 22, 23, 24, 25.
  • the upper surface of the insulating layer 25 and the conductor layer 16 are covered with the insulating layer 26, and the gap between the bottomed hole 63 and the electronic component 51 is filled with the insulating layer 26.
  • the electronic component 51 is embedded in the bottomed hole 63.
  • a plurality of via holes 65 are formed in the insulating layer 21 as shown in FIG. Then, a desmear process is performed to remove the smear generated in the via hole 65. Thereafter, electroless plating is performed to form a thin electroless plating layer (copper in this embodiment) on the insulating layer 26. Then, a predetermined resist pattern corresponding to the wiring pattern of the conductor layer 17 is formed on the electroless plating layer. Further, electroplating is performed to form a plated layer (copper in the present embodiment) in a region not covered with the resist. Thereafter, the unnecessary electroless plated layer and the resist are removed by etching. Thereby, as shown in FIG. 9, the via conductor 36 is formed in the via hole 65, and the conductor layer 17 having a predetermined wiring pattern is formed.
  • the insulating layer 27, the conductor layer 18, and the via conductor 37 are formed on the insulating layer 26 by using the same steps as the formation of the insulating layer 21, the conductor layer 12, and the via conductor 31. Then, after applying a solder resist made of an organic resin material such as epoxy resin so as to cover the insulating layer 27 and the conductor layer 18, the solder resist is patterned. Thereby, the solder resist layer 42 having the opening 420 in the region where the conductor layer 18 is disposed is formed on the insulating layer 27. Furthermore, the Ni / Au layer 43 is formed on the conductor layer 18 by performing electroless plating.
  • the laminate 2 in which the conductor layers 11 to 18 and the insulating layers 21 to 27 are stacked on the metal layer 612 is separated from the support substrate 60. Thereby, two laminated bodies 2 can be obtained.
  • the metal layer 612 and the metal conductor 62 are removed by etching. Thereby, as shown in FIG. 1, the solder resist layer 41 having the opening 410 in the region where the conductor layer 11 is disposed is formed on the insulating layer 21, and the multilayer wiring board 1 can be obtained.
  • the insulating layers 23, 24, 25 in which the via conductors 33, 34, 35, 36 having a shape reduced in diameter from the upper surface side toward the lower surface side are formed.
  • the insulating layer 27 has a via conductor 37 having a diameter reduced from the side to the side of the lower surface.
  • the electronic component 51 is incorporated in a region close to the upper surface of the multilayer wiring board 1. Further, when the number of insulating layers constituting the second stacked body is large, the electronic component 51 is incorporated in a region separated from the upper surface of the multilayer wiring board 1.
  • the area in which the electronic component 51 is embedded is not limited to the upper surface of the multilayer wiring board 1, so the degree of freedom in design can be improved.
  • the insulating layers 23, 24, 25, in which the via conductors 33, 34, 35, 36 having a shape reduced in diameter from the upper surface side toward the lower surface side are formed. 26 in the middle of the first stacked body in the middle of the first stacked body producing step of producing the first stacked body formed by stacking the conductive layer 13 and the conductor layers 13, 14, 15, 16 and the first stacked body producing step.
  • the depth control is performed without penetrating the depth control pattern 132 by irradiating the laser toward the depth control pattern 132 in the first stacked body.
  • the depth of the bottomed hole 63 can be accurately controlled according to the position where the depth control pattern 132 is formed.
  • the bottomed hole 63 has a shape that is reduced in diameter from the upper surface side to the lower surface side. Thereby, the opening of the bottomed hole 63 becomes wider than the bottom of the bottomed hole 63, so the electronic component 51 can be easily accommodated in the accommodation hole from the opening side of the bottomed hole 63, and the electronic component 51 can be reliably Can be mounted in the multilayer wiring board 1.
  • the depth control pattern 132 is the metal layer in the present invention
  • the bottomed hole 63 is the accommodation hole in the present invention.
  • the multilayer wiring board 1 of the second embodiment is, as shown in FIG. 10, a point that an electronic component 52 embedded in the multilayer wiring board 1 is added, and a point that depth control patterns 132 and 142 are added. Except for the above, this embodiment is the same as the second embodiment.
  • the electronic component 51 is embedded in the insulating layers 23, 24, 25 and 26, whereas the electronic component 52 is embedded in the insulating layers 24, 25 and 26.
  • the depth control pattern 132 is formed on the insulating layer 22.
  • the bottomed holes 63 are bottomed holes that penetrate the insulating layer 25 and the insulating layer 24 and reach the top surface of the depth control pattern 132 in the insulating layer 23. For this reason, the electronic component 51 is embedded in the inside of the insulating layers 23, 24, 25 and 26 with the lower part in contact with the depth control pattern 132.
  • the depth control pattern 142 is formed on the insulating layer 23.
  • the bottomed hole 66 is a bottomed hole which penetrates the insulating layer 25 and reaches the upper surface of the depth control pattern 142 in the insulating layer 24. For this reason, the electronic component 52 is embedded in the inside of the insulating layers 24, 25 and 26 with the lower part in contact with the depth control pattern 142.
  • the insulating layers 22, 23, 24, 25, the conductor layers 13, 14, 15, 16 and the via conductors 32, 33, 34, 35 are formed on the insulating layer 21.
  • the conductor layer 13 is composed of a predetermined wiring pattern 131 and a depth control pattern 132.
  • the conductor layer 14 is composed of a predetermined wiring pattern 141 and a depth control pattern 142.
  • a laser is irradiated on the surface of the insulating layer 25 at a position facing the depth control patterns 132 and 142.
  • a bottomed hole 63 penetrating the insulating layer 25 and the insulating layer 24 to reach the upper surface of the depth control pattern 132 in the insulating layer 23, and a depth in the insulating layer 24 penetrating the insulating layer 25.
  • a bottomed hole 66 reaching the upper surface of the control pattern 142 is formed.
  • the electronic component 51 is accommodated in the bottomed hole 63, and the electronic component 52 is accommodated in the bottomed hole 66.
  • the insulating layer 26 is formed on the insulating layer 25.
  • the electronic component 51 is embedded in the bottomed hole 63, and the electronic component 52 is embedded in the bottomed hole 66.
  • depth control patterns 132 and 142 in contact with the lower portions of the electronic components 51 and 52 are formed below the electronic components 51 and 52.
  • the heat generated by the electronic components 51 and 52 is conducted to the depth control patterns 132 and 142 and released to the outside of the electronic components 51 and 52, so that the heat dissipation of the electronic components 51 and 52 can be improved. it can.
  • the multilayer wiring board 1 of the third embodiment is the same as that of the second embodiment except that the depth control patterns 132 and 142 are omitted as shown in FIG. That is, the electronic component 51 is embedded in the inside of the insulating layers 23, 24, 25, 26 with the lower part in contact with the insulating layer 22. The electronic component 52 is embedded in the inside of the insulating layers 24, 25, 26 in a state where the lower part is in contact with the insulating layer 23.
  • the method of embedding the electronic components 51 and 52 is the second embodiment except that a step of removing the depth control patterns 132 and 142 by etching after forming the bottomed holes 63 and 65 by laser irradiation is added. It is the same as the form.
  • the electronic components 51 and 52 are embedded in the multilayer wiring board 1, and the electronic components 51 and 52 are different in position on a plane perpendicular to the stacking direction SD.
  • the positions of the electronic components 51 and 52 embedded in the multilayer wiring board 1 are not limited to one specific place in a plane perpendicular to the stacking direction SD. Therefore, when the electronic components 51 and 52 are embedded in the multilayer wiring board 1, the degree of freedom of the embedded position can be improved.
  • the multilayer wiring board 1 of the fourth embodiment is the same as the third embodiment except that the electronic component 51 is embedded in the inside of the insulating layers 22, 23, 24, 25 as shown in FIG. Next, a method of embedding the electronic components 51 and 52 will be described.
  • the conductor layer 12 is composed of a predetermined wiring pattern 121 and a depth control pattern 122. Furthermore, the conductor layer 14 is composed of a predetermined wiring pattern 141 and a depth control pattern 142.
  • a predetermined resist pattern that covers the wiring pattern of the conductor layer 15 is formed, and etching is performed. Thereby, the depth control pattern 122 is removed. Thereafter, the electronic component 51 is accommodated in the bottomed hole 67. Then, the insulating layer 25 is formed on the insulating layer 24. As a result, the upper surface of the insulating layer 24 and the conductor layer 15 are covered with the insulating layer 25, and the insulating layer 25 is filled in the gap between the bottomed hole 67 and the electronic component 51. The electronic component 51 is embedded in the portion 67. Then, the via conductor 35 is formed in the insulating layer 25 and the conductor layer 16 is formed on the insulating layer 25.
  • a predetermined resist pattern that covers the wiring pattern of the conductor layer 16 is formed, and etching is performed. Thereby, the depth control pattern 142 is removed. Thereafter, the electronic component 52 is accommodated in the bottomed hole 66. Then, the insulating layer 26 is formed on the insulating layer 25. As a result, the upper surface of the insulating layer 25 and the conductor layer 16 are covered with the insulating layer 26, and the insulating layer 26 is filled in the gap between the bottomed hole 66 and the electronic component 52. The electronic component 52 is embedded in the portion 66. The subsequent steps are the same as in the first embodiment.
  • the electronic component 51 is embedded also in the insulating layers 22 and 23 in which the electronic component 52 is not embedded. For this reason, in the insulating layers 22 and 23 in which the electronic component 51 is embedded, wiring can be formed in a region facing the electronic component 52 along the stacking direction SD, so the insulation in which the electronic component 51 is embedded The wiring density in the layers 22 and 23 can be improved.
  • via conductors 68 are used instead of via conductors 36 connecting the electronic components 51 and the conductor layer 17 with different heights of the electronic components 51. Except the point provided, it is the same as 1st Embodiment.
  • the height of the electronic component 51 (the length along the stacking direction SD) is smaller than the height of the bottomed hole 63. For this reason, the electronic component 51 of the first embodiment is embedded in the inside of the insulating layers 23, 24, 25, 26, whereas the electronic component 51 of the fifth embodiment is of the insulating layers 23, 24, 25. It is embedded inside.
  • the via conductor 68 electrically connects the electronic component 51 and the conductor layer 17, and the length along the stacking direction SD is longer than the insulating layer 26 through which the via conductor 68 penetrates. Therefore, after the insulating layer 25 is stacked and the insulating layer 26 is further stacked, a via is formed by passing through the insulating layer 26 and further passing through the insulating layer 25 to reach the electronic component 51.
  • the conductor 68 may be formed. That is, in order to form the via conductor 68, it is not necessary to use the process of forming the via conductor 35 after laminating the insulating layer 25 and further forming the via conductor 36 after laminating the insulating layer 26. Therefore, the process of forming the via conductor 68 can be simplified.
  • the multilayer wiring board 1 of the sixth embodiment is the same as that of the first embodiment except that a glass fiber layer 69 is included in the insulating layer 24 as shown in FIG. Therefore, the bottomed holes 63 and the via conductors 34 are formed through the glass fiber layer 69.
  • the glass fiber layer 69 is stacked in the insulating layer 24, and the electronic component 51 is embedded through the glass fiber layer 69. Thereby, in the multilayer wiring board 1, the rigidity of the portion in which the electronic component 51 is embedded can be enhanced.
  • the electronic component is embedded in the multilayer wiring board, but as shown in FIG. 15, the core substrate 102 supporting the multilayer wiring board 101 in which the electronic component 51 is embedded is provided. It is also possible for the electronic component 53 to be embedded further.
  • SYMBOLS 1 Multilayer wiring board, 11, 12, 13, 14, 15, 16, 17, 18 ... Conductor layer, 21, 22, 23, 24, 25, 26, 27 ... Insulating layer, 31, 32, 33, 34, 35, 36, 37, 68 ... via conductors, 51, 52 ... electronic parts, 63, 66, 67 ... bottomed holes, 69 ... glass fiber layer, 132, 142 ... patterns for depth control

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Abstract

電子部品を内蔵する多層配線基板において、設計の自由度を向上させる。多層配線基板１は、上面の側から下面の側に向うに従って縮径した形状を有するビア導体３３，３４，３５，３６が内部に形成された絶縁層２３，２４，２５，２６と、導体層１３，１４，１５，１６とを積層して構成された第１積層体と、第１積層体内に埋め込まれた電子部品５１と、第１積層体上に積層され、上面の側から下面の側に向うに従って縮径した形状を有するビア導体３７が内部に形成された絶縁層２７と、導体層１７，１８とを積層して構成された第２積層体とを有する。

Description

多層配線基板およびその製造方法
　本発明は、複数の絶縁層と複数の導体層とを交互に積層して構成される多層配線基板およびその製造方法に関する。
　従来、複数の絶縁層と複数の導体層とを交互に積層して構成される多層配線基板において、複数の絶縁層を貫通する穴部を多層配線基板の表面に形成し、この穴部内に電子部品を収容することにより電子部品を内蔵する技術が知られている（例えば、特許文献１を参照）。
特開２０１２－９９６１０号公報
　しかし、上記特許文献１に記載の技術では、電子部品を内蔵する領域が配線基板の表面に限定されるため、配線基板の設計（配線基板内における配線の配置等）の自由度が低下するおそれがある。
　本発明は、こうした問題に鑑みてなされたものであり、電子部品を内蔵する多層配線基板において、設計の自由度を向上させることを目的とする。
　上記目的を達成するためになされた本発明は、複数の絶縁層と複数の導体層とを交互に積層して構成され、絶縁層の上面と下面とを電気的に接続するために絶縁層内に形成されるビア導体を備える多層配線基板であって、上面の側から下面の側に向うに従って縮径した形状を有するビア導体が内部に形成された複数の絶縁層と、複数の導体層とを積層して構成された第１積層体と、第１積層体内に埋め込まれた電子部品と、第１積層体上に積層され、上面の側から下面の側に向うに従って縮径した形状を有するビア導体が内部に形成された少なくとも１層の絶縁層と、少なくとも１層の導体層とを積層して構成された第２積層体とを有することを特徴とする多層配線基板である。
　このように構成された多層配線基板では、電子部品が第１積層体内に埋め込まれており、この第１積層体上に、少なくとも１層の絶縁層と少なくとも１層の導体層とを積層して構成された第２積層体が更に積層されている。すなわち、第２積層体を構成する絶縁層の数が少ない場合には、電子部品は、多層配線基板の上面に近い領域に内蔵される。また、第２積層体を構成する絶縁層の数が多い場合には、電子部品は、多層配線基板の上面から離れた領域に内蔵される。
　従って、本発明の多層配線基板によれば、電子部品を内蔵する領域が多層配線基板の上面に限定されないため、設計の自由度を向上させることができる。
　また、本発明の多層配線基板において、第１積層体内において、電子部品の下部と接する金属層が電子部品の下方に形成されているようにしてもよい。
　このように構成された多層配線基板では、電子部品が発する熱が金属層へ伝導して電子部品の外部へ放出されるため、電子部品の放熱性を向上させることができる。
　また、本発明の多層配線基板において、第１積層体内に複数の電子部品が埋め込まれ、複数の電子部品は互いに、第１積層体の積層方向に垂直な平面上での位置が異なるようにしてもよい。
　このように構成された多層配線基板では、第１積層体内に埋め込まれている複数の電子部品の位置が、第１積層体の積層方向に垂直な平面における特定の一箇所に限定されない。このため、多層配線基板内に複数の電子部品を内蔵する場合に、その内蔵位置の自由度を向上させることができる。
　また、本発明の多層配線基板において、第１積層体内に埋め込まれた複数の電子部品のうち、１つの電子部品を第１電子部品とし、第１電子部品とは別の１つの電子部品を第２電子部品とし、第１積層体を構成する複数の絶縁層のうち、第１電子部品が埋め込まれていない絶縁層を非埋込絶縁層として、第２電子部品は、第１積層体を構成する複数の絶縁層のうち、非埋込絶縁層内にも埋め込まれているようにしてもよい。
　このように構成された多層配線基板では、非埋込絶縁層内において上記積層方向に沿って第１電子部品と対向する領域に配線を形成することができるため、非埋込絶縁層内における配線密度を向上させることができる。
　また、本発明の多層配線基板において、電子部品の上部で電子部品と接続されるビア導体は、第１積層体の積層方向に沿った長さが、ビア導体が貫通している絶縁層よりも長いようにしてもよい。
　このように構成された多層配線基板では、電子部品の上部が埋め込まれている絶縁層を第１絶縁層とし、この第１絶縁層上に積層されている絶縁層を第２絶縁層とした場合に、ビア導体は第２絶縁層を貫通し更に第１絶縁層内を通過して電子部品と接続されている。このため、第１絶縁層を積層し更に第２絶縁層を積層した後に、第２絶縁層を貫通し更に第１絶縁層内を通過して電子部品に到るビアホールを形成するという工程を用いることによりビア導体を形成すればよい。すなわち、第１絶縁層を積層した後に第１ビア導体を形成し、さらに、第２絶縁層を積層した後に第２ビア導体を形成するという工程を用いる必要がない。このため、ビア導体を形成する工程を簡略化することができる。
　また、本発明の多層配線基板において、第１積層体内にガラス繊維層が積層されており、電子部品は、ガラス繊維層を貫通して埋め込まれているようにしてもよい。これにより、多層配線基板内において、電子部品が埋め込まれている部分（すなわち、第１積層体）の剛性を高めることができる。
　また、本発明の多層配線基板において、電子部品を第１積層体内に埋め込む前に第１積層体内に電子部品を収容するために第１積層体内に形成される収容孔は、上面の側から下面の側に向うに従って縮径した形状を有するようにしてもよい。これにより、収容孔の開口部が収容孔の底部よりも広くなるため、収容孔の開口部側から電子部品を収容孔内に収容し易くなり、電子部品を確実に多層配線基板内に搭載することができる。
　また、上記目的を達成するためになされた本発明は、複数の絶縁層と複数の導体層とを交互に積層して構成され、絶縁層の上面と下面とを電気的に接続するために絶縁層内に形成されるビア導体を備える多層配線基板の製造方法であって、上面の側から下面の側に向うに従って縮径した形状を有するビア導体が内部に形成された複数の絶縁層と、複数の導体層とを積層して構成された第１積層体を作製する第１積層体作製工程と、第１積層体作製工程の途中で、第１積層体内において電子部品が埋め込まれる領域に金属層を形成する金属層形成工程と、第１積層体の上面の側から、第１積層体内の金属層に向けてレーザを照射することにより、第１積層体の積層方向に延びて金属層を貫通することなく金属層に到る収容孔を形成する収容孔形成工程と、収容孔内に電子部品を収容する収容工程と、収容孔内に電子部品を収容した後に、第１積層体上に絶縁層を積層する絶縁層積層工程とを有することを特徴とする多層配線基板の製造方法である。
　この製造方法は、本発明の多層配線基板を製造する方法であり、当該方法を実行することで、本発明の多層配線基板と同様の効果を得ることができる。
　また、第１積層体内の金属層に向けてレーザを照射することにより、金属層を貫通することなく金属層に到る収容孔を形成するため、収容孔の深さを、金属層を形成する位置に応じて精度よく制御することができる。
　また、収容孔を形成した後に収容孔内に電子部品を収容することにより、電子部品の下部と金属層とが接した状態で電子部品が埋め込まれる。このため、電子部品が発する熱が金属層へ伝導して電子部品の外部へ放出され、電子部品の放熱性を向上させることができる。
　一方、電子部品が発する熱を金属層を介して放出する必要がない場合には、本発明の多層配線基板の製造方法において、収容孔を形成した後であり且つ収容孔内に電子部品を収容する前に、金属層を除去する除去工程を有するようにしてもよい。
第１実施形態の多層配線基板１の概略構成を示す断面図である。 第１実施形態の多層配線基板１の製造工程を示す第１の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第２の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第３の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第４の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第５の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第６の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第７の断面図である。 第１実施形態の多層配線基板１の製造工程を示す第８の断面図である。 第２実施形態の多層配線基板１の概略構成を示す断面図である。 第３実施形態の多層配線基板１の概略構成を示す断面図である。 第４実施形態の多層配線基板１の概略構成を示す断面図である。 第５実施形態の多層配線基板１の概略構成を示す断面図である。 第６実施形態の多層配線基板１の概略構成を示す断面図である。 別の実施形態の多層配線基板の概略構成を示す断面図である。
　　（第１実施形態）
　以下に本発明の第１実施形態を図面とともに説明する。
　本発明が適用された第１実施形態の多層配線基板１は、図１に示すように、複数層（本実施形態では８層）の導体層１１，１２，１３，１４，１５，１６，１７，１８と、導体層１１～１８より１層少ない層数（本実施形態では７層）の絶縁層２１，２２，２３，２４，２５，２６，２７とが積層方向ＳＤに沿って交互に積層されて構成される。
　そして、多層配線基板１を構成する絶縁層２１，２２，２３，２４，２５，２６，２７内にはそれぞれ、積層方向ＳＤに延びて形成されるビア導体３１，３２，３３，３４，３５，３６，３７が設けられる。これにより、導体層１１，１２，１３，１４，１５，１６，１７はそれぞれ、導体層１２，１３，１４，１５，１６，１７，１８と電気的に接続される。
　さらに、絶縁層２１を挟んで絶縁層２２とは反対側において絶縁層２１を覆うようにソルダーレジスト層４１が積層されるとともに、絶縁層２７を挟んで絶縁層２６とは反対側において絶縁層２７を覆うようにソルダーレジスト層４２が積層される。なお、ソルダーレジスト層４１，４２はそれぞれ、導体層１１，１８が配置されている領域に開口部４１０，４２０が形成される。また、開口部４２０内における導体層１８上にはＮｉ／Ａｕ層４３が積層される。
　また、多層配線基板１を構成する絶縁層２３，２４，２５，２６内には、電子部品５１が埋め込まれている。
　次に、本発明が適用された多層配線基板１の製造方法を説明する。
　図２に示すように、まず、支持基板６０を用意する。支持基板６０は、例えばガラス繊維にエポキシ樹脂を含侵させた板状部材であり、高い剛性を有する。なお、本実施形態の製造方法では、支持基板６０の両面に導体層１１～１８および絶縁層２１～２７等を積層することにより多層配線基板１を製造するが、製造方法を説明する図（図２～図９）では、図示の簡略化のために支持基板６０の下面側の図示を省略する。
　そして、支持基板６０の両面のそれぞれについて、接着剤層であるプリプレグ（不図示）を介して剥離シート６１を配置した状態で、例えば真空熱プレスにより剥離シート６１を支持基板６０に対して圧着することにより、剥離シート６１を積層する。剥離シート６１は、金属層６１１（本実施形態では銅）と金属層６１２（本実施形態では銅）とを積層して構成されている。なお、金属層６１１と金属層６１２との間には金属メッキ（例えばＣｒメッキ）が施されているため、金属層６１１と金属層６１２は互いに剥離可能な状態で積層されている。
　また、支持基板６０の両面のそれぞれについて、剥離シート６１上にフィルム状の樹脂材料（例えばエポキシ樹脂）を配置し、真空下において加圧加熱することにより樹脂材料を硬化させてソルダーレジスト層４１を形成する。これにより、剥離シート６１上がソルダーレジスト層４１に被覆された状態になる。
　そして、支持基板６０の両面のそれぞれについて、ソルダーレジスト層４１の表面上における所定の位置にレーザを照射することにより、ソルダーレジスト層４１内に開口部４１０を形成する。さらに、開口部４１０の形成により開口部４１０内に生成されたスミアを除去するための処理（デスミア処理）を行う。その後、無電解メッキを行うことにより、ソルダーレジスト層４１上に薄い無電解メッキ層（本実施形態では銅）を形成する。そして、無電解メッキ層上に、導体層１１の配線パターンに対応する所定のレジストパターンを形成する。さらに、電気メッキを行うことにより、レジストに覆われていない領域にメッキ層（本実施形態では銅）を形成する。その後、不要な無電解メッキ層とレジストをエッチングにより除去する。これにより、開口部４１０内に金属導体６２が形成されるとともに、所定の配線パターンを有する導体層１１が形成される。
　そして、支持基板６０の両面のそれぞれについて、ソルダーレジスト層４１上にフィルム状の樹脂材料（例えばエポキシ樹脂）を配置し、真空下において加圧加熱することにより樹脂材料を硬化させて絶縁層２１を形成する。
　その後、絶縁層２１の表面上における所定の位置にレーザを照射することにより、絶縁層２１内に複数のビアホールを形成する。さらに、ビアホールの形成によりビアホール内に生成されたスミアを除去するための処理（デスミア処理）を行う。その後、無電解メッキを行うことにより、絶縁層２１上に薄い無電解メッキ層（本実施形態では銅）を形成する。そして、無電解メッキ層上に、導体層１２の配線パターンに対応する所定のレジストパターンを形成する。さらに、電気メッキを行うことにより、レジストに覆われていない領域にメッキ層（本実施形態では銅）を形成する。その後、不要な無電解メッキ層とレジストをエッチングにより除去する。これにより、ビアホール内にビア導体３１が形成されるとともに、所定の配線パターンを有する導体層１２が形成される。
　さらに、絶縁層２１と導体層１２とビア導体３１の形成と同様の工程を用いることで、絶縁層２１上に、絶縁層２２，２３，２４，２５と導体層１３，１４，１５，１６とビア導体３２，３３，３４，３５を形成する。
　なお、導体層１３は、所定の配線パターン１３１と深さ制御用パターン１３２とから構成される。さらに、導体層１４，１５，１６は、積層方向ＳＤに沿って深さ制御用パターン１３２と非対向となるように配置される。
　その後、絶縁層２５の表面上における、積層方向ＳＤに沿って深さ制御用パターン１３２と対向する位置にレーザを照射することにより、図３に示すように、絶縁層２５と絶縁層２４を貫通して絶縁層２３内の深さ制御用パターン１３２の上面に到る有底孔６３を形成する。この有底孔６３は、レーザ加工により形成されるため、絶縁層２５の上面から深さ制御用パターン１３２に向うに従って縮径した形状を有する。
　そして、図４に示すように、導体層１６の配線パターンを覆う所定のレジストパターン６４を形成し、エッチングを行う。これにより、図５に示すように、深さ制御用パターン１３２が除去される。
　その後、図６に示すように、有底孔６３内に電子部品５１を収容する。そして、絶縁層２１，２２，２３，２４，２５の形成と同様の工程を用いることで、絶縁層２５上に、絶縁層２６を形成する。これにより、図７に示すように、絶縁層２５の上面と導体層１６が絶縁層２６に被覆されるとともに、有底孔６３と電子部品５１との間の隙間に絶縁層２６が充填された状態になり、有底孔６３内に電子部品５１が埋め込まれる。
　さらに、絶縁層２６の表面上における所定の位置にレーザを照射することにより、図８に示すように、絶縁層２１内に複数のビアホール６５を形成する。そして、ビアホール６５内に生成されたスミアを除去するデスミア処理を行う。その後、無電解メッキを行うことにより、絶縁層２６上に薄い無電解メッキ層（本実施形態では銅）を形成する。そして、無電解メッキ層上に、導体層１７の配線パターンに対応する所定のレジストパターンを形成する。さらに、電気メッキを行うことにより、レジストに覆われていない領域にメッキ層（本実施形態では銅）を形成する。その後、不要な無電解メッキ層とレジストをエッチングにより除去する。これにより、図９に示すように、ビアホール６５内にビア導体３６が形成されるとともに、所定の配線パターンを有する導体層１７が形成される。
　次に、絶縁層２１と導体層１２とビア導体３１の形成と同様の工程を用いることで、絶縁層２６上に、絶縁層２７と導体層１８とビア導体３７を形成する。
　そして、エポキシ樹脂等の有機樹脂材料で構成されたソルダーレジストを絶縁層２７と導体層１８を覆うように塗布した後に、このソルダーレジストをパターニングする。これにより、導体層１８が配置されている領域に開口部４２０を有するソルダーレジスト層４２が絶縁層２７上に形成される。さらに、無電解メッキを行うことにより、導体層１８上にＮｉ／Ａｕ層４３を形成する。
　次に、金属層６１１を金属層６１２から剥離することにより、金属層６１２上に導体層１１～１８および絶縁層２１～２７等が積層された積層体２を、支持基板６０から分離する。これにより、２個の積層体２を得ることができる。
　その後、金属層６１２と金属導体６２をエッチングにより除去する。これにより、図１に示すように、導体層１１が配置されている領域に開口部４１０を有するソルダーレジスト層４１が絶縁層２１上に形成され、多層配線基板１を得ることができる。
　このように構成された多層配線基板１は、上面の側から下面の側に向うに従って縮径した形状を有するビア導体３３，３４，３５，３６が内部に形成された絶縁層２３，２４，２５，２６と、導体層１３，１４，１５，１６とを積層して構成された第１積層体と、第１積層体内に埋め込まれた電子部品５１と、第１積層体上に積層され、上面の側から下面の側に向うに従って縮径した形状を有するビア導体３７が内部に形成された絶縁層２７と、導体層１７，１８とを積層して構成された第２積層体とを有する。
　このため、第２積層体を構成する絶縁層の数が少ない場合には、電子部品５１は、多層配線基板１の上面に近い領域に内蔵される。また、第２積層体を構成する絶縁層の数が多い場合には、電子部品５１は、多層配線基板１の上面から離れた領域に内蔵される。
　従って、多層配線基板１によれば、電子部品５１を内蔵する領域が多層配線基板１の上面に限定されないため、設計の自由度を向上させることができる。
　また、多層配線基板１の製造方法は、上面の側から下面の側に向うに従って縮径した形状を有するビア導体３３，３４，３５，３６が内部に形成された絶縁層２３，２４，２５，２６と、導体層１３，１４，１５，１６とを積層して構成された第１積層体を作製する第１積層体作製工程と、第１積層体作製工程の途中で、第１積層体内において電子部品５１が埋め込まれる領域に深さ制御用パターン１３２を形成する深さ制御用パターン形成工程と、第１積層体の上面の側から、第１積層体内の深さ制御用パターン１３２に向けてレーザを照射することにより、積層方向ＳＤに延びて深さ制御用パターン１３２を貫通することなく深さ制御用パターン１３２に到る有底孔６３を形成する有底孔形成工程と、有底孔６３内に電子部品５１を収容する収容工程と、有底孔６３内に電子部品５１を収容した後に、第１積層体上に絶縁層２６を積層する絶縁層積層工程とを有する。
　このように構成された多層配線基板１の製造方法では、第１積層体内の深さ制御用パターン１３２に向けてレーザを照射することにより、深さ制御用パターン１３２を貫通することなく深さ制御用パターン１３２に到る有底孔６３を形成するため、有底孔６３の深さを、深さ制御用パターン１３２を形成する位置に応じて精度よく制御することができる。
　また、有底孔６３は、上面の側から下面の側に向うに従って縮径した形状を有する。これにより、有底孔６３の開口部が有底孔６３の底部よりも広くなるため、有底孔６３の開口部側から電子部品５１を収容孔内に収容し易くなり、電子部品５１を確実に多層配線基板１内に搭載することができる。
　以上説明した実施形態において、深さ制御用パターン１３２は本発明における金属層、有底孔６３は本発明における収容孔である。
　　（第２実施形態）
　以下に本発明の第２実施形態を図面とともに説明する。なお第２実施形態では、第１実施形態と異なる部分を説明する。
　第２実施形態の多層配線基板１は、図１０に示すように、多層配線基板１に埋め込まれている電子部品５２が追加された点と、深さ制御用パターン１３２，１４２が追加された点以外は第２実施形態と同じである。
　なお、電子部品５１が絶縁層２３，２４，２５，２６の内部に埋め込まれているのに対し、電子部品５２は絶縁層２４，２５，２６の内部に埋め込まれている。
　深さ制御用パターン１３２は、絶縁層２２上に形成されている。そして有底孔６３は、絶縁層２５と絶縁層２４を貫通して絶縁層２３内の深さ制御用パターン１３２の上面に到る有底孔である。このため電子部品５１は、その下部が深さ制御用パターン１３２に接した状態で、絶縁層２３，２４，２５，２６の内部に埋め込まれている。
　深さ制御用パターン１４２は、絶縁層２３上に形成されている。そして有底孔６６は、絶縁層２５を貫通して絶縁層２４内の深さ制御用パターン１４２の上面に到る有底孔である。このため電子部品５２は、その下部が深さ制御用パターン１４２に接した状態で、絶縁層２４，２５，２６の内部に埋め込まれている。
　次に、電子部品５１，５２を埋め込む方法を説明する。
　まず、第１実施形態で示したように、絶縁層２１上に、絶縁層２２，２３，２４，２５と導体層１３，１４，１５，１６とビア導体３２，３３，３４，３５を形成する。なお、導体層１３は、所定の配線パターン１３１と深さ制御用パターン１３２とから構成される。さらに、導体層１４は、所定の配線パターン１４１と深さ制御用パターン１４２とから構成される。
　その後、絶縁層２５の表面上における、深さ制御用パターン１３２，１４２と対向する位置にレーザを照射する。これにより、絶縁層２５と絶縁層２４を貫通して絶縁層２３内の深さ制御用パターン１３２の上面に到る有底孔６３と、絶縁層２５を貫通して絶縁層２４内の深さ制御用パターン１４２の上面に到る有底孔６６を形成する。
　その後、有底孔６３内に電子部品５１を収容するとともに、有底孔６６内に電子部品５２を収容する。そして、絶縁層２５上に絶縁層２６を形成する。これにより、有底孔６３内に電子部品５１が埋め込まれるとともに、有底孔６６内に電子部品５２が埋め込まれる。
　このように構成された多層配線基板１では、電子部品５１，５２の下部と接する深さ制御用パターン１３２，１４２が電子部品５１，５２の下方に形成されている。これにより、電子部品５１，５２が発する熱が深さ制御用パターン１３２，１４２へ伝導して電子部品５１，５２の外部へ放出されるため、電子部品５１，５２の放熱性を向上させることができる。
　　（第３実施形態）
　以下に本発明の第３実施形態を図面とともに説明する。なお第３実施形態では、第２実施形態と異なる部分を説明する。
　第３実施形態の多層配線基板１は、図１１に示すように、深さ制御用パターン１３２，１４２が省略された点以外は第２実施形態と同じである。
　すなわち電子部品５１は、その下部が絶縁層２２に接した状態で、絶縁層２３，２４，２５，２６の内部に埋め込まれている。また電子部品５２は、その下部が絶縁層２３に接した状態で、絶縁層２４，２５，２６の内部に埋め込まれている。
　なお、電子部品５１，５２を埋め込む方法は、レーザ照射により有底孔６３，６５を形成した後に、エッチングにより深さ制御用パターン１３２，１４２を除去する工程が追加された点以外は第２実施形態と同じである。
　このように構成された多層配線基板１では、多層配線基板１内に電子部品５１，５２が埋め込まれ、電子部品５１，５２は互いに、積層方向ＳＤに垂直な平面上での位置が異なる。これにより、多層配線基板１内に埋め込まれている電子部品５１，５２の位置が、積層方向ＳＤに垂直な平面における特定の一箇所に限定されない。このため、多層配線基板１内に電子部品５１，５２を内蔵する場合に、その内蔵位置の自由度を向上させることができる。
　　（第４実施形態）
　以下に本発明の第４実施形態を図面とともに説明する。なお第４実施形態では、第３実施形態と異なる部分を説明する。
　第４実施形態の多層配線基板１は、図１２に示すように、電子部品５１が絶縁層２２，２３，２４，２５の内部に埋め込まれている点以外は第３実施形態と同じである。
　次に、電子部品５１，５２を埋め込む方法を説明する。
　まず、第１実施形態で示したように、ソルダーレジスト層４１上に、絶縁層２１，２２，２３，２４と導体層１１，１２，１３，１４，１５とビア導体３１，３２，３３，３４を形成する。なお、導体層１２は、所定の配線パターン１２１と深さ制御用パターン１２２とから構成される。さらに、導体層１４は、所定の配線パターン１４１と深さ制御用パターン１４２とから構成される。
　その後、絶縁層２５の表面上における、深さ制御用パターン１２２と対向する位置にレーザを照射する。これにより、絶縁層２４と絶縁層２３を貫通して絶縁層２２内の深さ制御用パターン１２２の上面に到る有底孔６７を形成する。
　そして、導体層１５の配線パターンを覆う所定のレジストパターンを形成し、エッチングを行う。これにより、深さ制御用パターン１２２が除去される。
　その後、有底孔６７内に電子部品５１を収容する。そして、絶縁層２４上に、絶縁層２５を形成する。これにより、絶縁層２４の上面と導体層１５が絶縁層２５に被覆されるとともに、有底孔６７と電子部品５１との間の隙間に絶縁層２５が充填された状態になり、有底孔６７内に電子部品５１が埋め込まれる。そして、絶縁層２５内にビア導体３５を形成するとともに絶縁層２５上に導体層１６を形成する。
　その後、絶縁層２５の表面上における、深さ制御用パターン１４２と対向する位置にレーザを照射する。これにより、絶縁層２５を貫通して絶縁層２４内の深さ制御用パターン１４２の上面に到る有底孔６６を形成する。
　そして、導体層１６の配線パターンを覆う所定のレジストパターンを形成し、エッチングを行う。これにより、深さ制御用パターン１４２が除去される。
　その後、有底孔６６内に電子部品５２を収容する。そして、絶縁層２５上に、絶縁層２６を形成する。これにより、絶縁層２５の上面と導体層１６が絶縁層２６に被覆されるとともに、有底孔６６と電子部品５２との間の隙間に絶縁層２６が充填された状態になり、有底孔６６内に電子部品５２が埋め込まれる。その後の工程は第１実施形態と同様である。
　このように構成された多層配線基板１では、電子部品５１は、電子部品５２が埋め込まれていない絶縁層２２，２３内にも埋め込まれている。このため、電子部品５１が埋め込まれている絶縁層２２，２３内において積層方向ＳＤに沿って電子部品５２と対向する領域に配線を形成することができるため、電子部品５１が埋め込まれている絶縁層２２，２３内における配線密度を向上させることができる。
　　（第５実施形態）
　以下に本発明の第５実施形態を図面とともに説明する。なお第５実施形態では、第１実施形態と異なる部分を説明する。
　第５実施形態の多層配線基板１は、図１３に示すように、電子部品５１の高さが異なる点と、電子部品５１と導体層１７とを接続するビア導体３６の代わりにビア導体６８が設けられている点以外は第１実施形態と同じである。
　まず電子部品５１の高さ（積層方向ＳＤに沿った長さ）は、有底孔６３の高さより小さい。このため、第１実施形態の電子部品５１が絶縁層２３，２４，２５，２６の内部に埋め込まれているのに対して、第５実施形態の電子部品５１は絶縁層２３，２４，２５の内部に埋め込まれている。
　そしてビア導体６８は、電子部品５１と導体層１７とを電気的に接続し、積層方向ＳＤに沿った長さが、ビア導体６８が貫通している絶縁層２６よりも長い。
　このため、絶縁層２５を積層し更に絶縁層２６を積層した後に、絶縁層２６を貫通し更に絶縁層２５内を通過して電子部品５１に到るビアホールを形成するという工程を用いることによりビア導体６８を形成すればよい。すなわち、ビア導体６８を形成するために、絶縁層２５を積層した後にビア導体３５を形成し、さらに、絶縁層２６を積層した後にビア導体３６を形成するという工程を用いる必要がない。このため、ビア導体６８を形成する工程を簡略化することができる。
　　（第６実施形態）
　以下に本発明の第６実施形態を図面とともに説明する。なお第６実施形態では、第１実施形態と異なる部分を説明する。
　第６実施形態の多層配線基板１は、図１４に示すように、絶縁層２４内にガラス繊維層６９が含まれている点以外は第１実施形態と同じである。
　したがって、有底孔６３とビア導体３４は、ガラス繊維層６９を貫通して形成されている。
　このように構成された多層配線基板１では、絶縁層２４内にガラス繊維層６９が積層されており、電子部品５１は、ガラス繊維層６９を貫通して埋め込まれている。これにより、多層配線基板１内において、電子部品５１が埋め込まれている部分の剛性を高めることができる。
　以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採ることができる。
　例えば上記実施形態では、多層配線基板内に電子部品が埋め込まれているものを示したが、図１５に示すように、電子部品５１が埋め込まれている多層配線基板１０１を支持するコア基板１０２内に電子部品５３が更に埋め込まれるようにすることも可能である。
　１…多層配線基板、１１，１２，１３，１４，１５，１６，１７，１８…導体層、２１，２２，２３，２４，２５，２６，２７…絶縁層、３１，３２，３３，３４，３５，３６，３７，６８…ビア導体、５１，５２…電子部品、６３，６６，６７…有底孔、６９…ガラス繊維層、１３２，１４２…深さ制御用パターン

Claims (9)

  1. 　複数の絶縁層と複数の導体層とを交互に積層して構成され、前記絶縁層の上面と下面とを電気的に接続するために前記絶縁層内に形成されるビア導体を備える多層配線基板であって、
    　前記上面の側から前記下面の側に向うに従って縮径した形状を有する前記ビア導体が内部に形成された複数の前記絶縁層と、複数の前記導体層とを積層して構成された第１積層体と、
    　前記第１積層体内に埋め込まれた電子部品と、
    　前記第１積層体上に積層され、前記上面の側から前記下面の側に向うに従って縮径した形状を有する前記ビア導体が内部に形成された少なくとも１層の前記絶縁層と、少なくとも１層の前記導体層とを積層して構成された第２積層体とを有する
    　ことを特徴とする多層配線基板。
  2. 　前記第１積層体内において、前記電子部品の下部と接する金属層が前記電子部品の下方に形成されている
    　ことを特徴とする請求項１に記載の多層配線基板。
  3. 　前記第１積層体内に複数の前記電子部品が埋め込まれ、
    　複数の前記電子部品は互いに、前記第１積層体の積層方向に垂直な平面上での位置が異なる
    　ことを特徴とする請求項１または請求項２に記載の多層配線基板。
  4. 　前記第１積層体内に埋め込まれた複数の前記電子部品のうち、１つの前記電子部品を第１電子部品とし、前記第１電子部品とは別の１つの前記電子部品を第２電子部品とし、
    　前記第１積層体を構成する複数の前記絶縁層のうち、前記第１電子部品が埋め込まれていない前記絶縁層を非埋込絶縁層として、
    　前記第２電子部品は、前記第１積層体を構成する複数の前記絶縁層のうち、前記非埋込絶縁層内にも埋め込まれている
    　ことを特徴とする請求項３に記載の多層配線基板。
  5. 　前記電子部品の上部で該電子部品と接続される前記ビア導体は、前記第１積層体の積層方向に沿った長さが、該ビア導体が貫通している前記絶縁層よりも長い
    　ことを特徴とする請求項１～請求項４の何れか１項に記載の多層配線基板。
  6. 　前記第１積層体内にガラス繊維層が積層されており、
    　前記電子部品は、前記ガラス繊維層を貫通して埋め込まれている
    　ことを特徴とする請求項１～請求項５の何れか１項に記載の多層配線基板。
  7. 　前記電子部品を前記第１積層体内に埋め込む前に前記第１積層体内に前記電子部品を収容するために前記第１積層体内に形成される収容孔は、前記上面の側から前記下面の側に向うに従って縮径した形状を有する
    　ことを特徴とする請求項１～請求項６の何れか１項に記載の多層配線基板。
  8. 　複数の絶縁層と複数の導体層とを交互に積層して構成され、前記絶縁層の上面と下面とを電気的に接続するために前記絶縁層内に形成されるビア導体を備える多層配線基板の製造方法であって、
    　前記上面の側から前記下面の側に向うに従って縮径した形状を有する前記ビア導体が内部に形成された複数の前記絶縁層と、複数の前記導体層とを積層して構成された第１積層体を作製する第１積層体作製工程と、
    　前記第１積層体作製工程の途中で、前記第１積層体内において前記電子部品が埋め込まれる領域に金属層を形成する金属層形成工程と、
    　前記第１積層体の上面の側から、前記第１積層体内の前記金属層に向けてレーザを照射することにより、前記第１積層体の積層方向に延びて前記金属層を貫通することなく前記金属層に到る収容孔を形成する収容孔形成工程と、
    　前記収容孔内に電子部品を収容する収容工程と、
    　前記収容孔内に前記電子部品を収容した後に、前記第１積層体上に絶縁層を積層する絶縁層積層工程とを有する
    　ことを特徴とする多層配線基板の製造方法。
  9. 　前記収容孔を形成した後であり且つ前記収容孔内に前記電子部品を収容する前に、前記金属層を除去する除去工程を有する
    　ことを特徴とする請求項８に記載の多層配線基板の製造方法。
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