KR100665151B1 - 회로 장치 - Google Patents

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Abstract

수동 소자를 회로 장치에 실장하는 경우, 전극부가 주석 도금되기 때문에, 실장 랜드부 땜납재로 고착되어 있어, 단층으로 배선을 교차시킬 수 없어서, 실장 면적의 확대나, 프린트 기판에 실장할 때의 리플로우 온도의 제한, 패키지 후의 땜납 크랙에 의한 신뢰성 악화의 문제가 있었다. 수동 소자의 전극부를 금 도금으로 하고, 전극부에 본딩 와이어를 직접 고착한다. 이에 따라 수동 소자의 고착을 위한 실장 랜드부, 패드부의 저감, 단층으로도 배선의 교차를 실현하는 등에 의해 실장 밀도의 향상을 도모할 수 있다. 또한, 프린트 기판에 실장할 때의 땜납의 융점 이하로 행한다는 제한을 회피할 수 있다.
반도체 소자, 전극 패드, 도전 패턴, 수동 소자

Description

회로 장치{CIRCUIT DEVICE}
도 1은 본 발명의 회로 장치를 설명하는 평면도 (a), 단면도 (b).
도 2는 본 발명의 회로 장치가 실장된 패키지의 일례를 도시하는 단면도.
도 3은 본 발명의 회로 장치가 실장된 패키지의 일례를 도시하는 단면도.
도 4는 본 발명의 회로 장치가 실장된 패키지의 일례를 도시하는 평면도 (a), 단면도 (b).
도 5는 종래의 회로 장치를 설명하는 평면도 (a), 단면도 (b).
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 반도체 소자
2, 102 : 전극 패드
3, 103 : 도전 패턴
3a, 103a : 패드부
6, 106 : 수동 소자
7, 107 : 전극부
8, 108 : 본딩 와이어
9 : 접착 재료
10 : 회로 장치
20 : 실장 영역
31 : 절연성 수지
33 : 절연 수지
34 : 이면 전극
41 : 절연 수지
42 : 도전막
43 : 수지 시트
44 : 오버코트 수지
45 : 도금막
46 : 다층 접속 수단
47 : 관통 구멍
48 : 오버코트 수지
50 : 리드 프레임
51 : 기판
103b : 실장 랜드부
TH : 관통 홀
IL : 아일랜드
본 발명은 수동 소자를 포함하는 회로 장치에 관한 것으로, 특히 배선 밀도를 향상시킨 회로 장치에 관한 것이다.
도 5를 참조하여, 종래의 회로 소자에 대하여 설명한다. 도 5의 (a)는 회로 장치의 평면도, 도 5의 (b)는, 도 5의 (a)의 B-B선 단면도를 도시한다.
도 5의 (a)와 같이, 예를 들면 지지 기판(110) 위의 소정의 실장 영역(120)에, 예를 들면 IC 등의 반도체 소자(101)와, 복수의 도전 패턴(103)이 배치된다. 도전 패턴(103)은, 본딩 와이어(108) 등이 고착되는 패드부(103a) 및/또는 수동 소자(106)의 양 전극부(107)가 고착되는 실장 랜드부(103b)를 갖는다. 수동 소자는, 예를 들면 칩 컨덴서 등이다.
수동 소자(106)와 반도체 소자(101)는, 도전 패턴(103)을 통하여 접속된다. 즉, 수동 소자(106)의 전극부(107)를 실장 랜드부(103b)에 땜납 등의 땜납재에 의해 고착하여, 실장 랜드부(103b)로부터 도전 패턴(103)을 연장한다. 그리고, 패드부(103a)와 반도체 소자(101)의 전극 패드(102)를 본딩 와이어(108) 등에 의해 접속한다. 또한, 수동 소자(106)끼리는 양단에 실장 랜드부(103b)를 갖는 도전 패턴(103)에 의해 접속한다.
도 5의 (b)와 같이, 수동 소자(106)의 단부의 측면은, 주석 도금이 실시되어, 전극부(107)로 되어 있다. 그리고, 수동 소자(106)를 실장하는 경우에는, 실장 랜드(103b)(도전 패턴(103))에, 예를 들면 땜납 등의 땜납재(160)에 의해 고착된다(예를 들면 특허 문헌 1 참조).
특허 문헌 1 : 일본 특개 2003-297601호 공보
수동 소자(106)의 전극부(107)는, 염가인 주석 도금에 의해 구성되어 있다. 그리고, 주석은 융점이 낮아 고온의 열압착을 할 수 없기 때문에, 수동 소자(106)를 실장하는 경우에는 땜납재(160)에 의해 도전 패턴(103)에 고착되어 있다.
땜납재(160)에 의한 실장의 경우, 전극부(107)에 땜납재(160)로 이루어진 필렛이 형성된다. 따라서, 수동 소자(106)를 반도체 소자(101) 또는 다른 수동 소자, 또는 도전 패턴(103)과 전기적으로 접속하기 위해서는, 수동 소자(106)의 전극부(107) 하방에 전극부(107)보다 큰 실장 랜드부(103b)가 필요해진다. 또는, 본딩 와이어(108)가 접속되는 패드부(103a)를 갖는 도전 패턴(103)이 필요해진다. 이들에 의해, 실장 면적의 저감이 진행되지 않고, 수동 소자(106)가 실장되는 회로 장치의 제품의 실장 밀도가 저하한다.
또한, 배선이 복잡해져서, 도전 패턴(103)이 교차하는 경우에는, 도 5의 (a)의 파선과 같이 다층 구조로 하여 관통 홀 TH를 통하여 접속하거나, 단층 구조인 경우에는 도전 패턴(103)을 크게 우회하여 배치할 필요가 있다. 즉, 수동 소자의 접속을 위해 코스트나 공정수를 늘려서 다층 구조로 하거나, 실장 면적을 더 확대해야만 한다는 등의 문제가 있었다.
또한, 땜납재, 특히 땜납에 의한 고착인 경우, 수지 밀봉하는 구조를 갖는 장치에서는 이하와 같은 문제를 갖고 있었다.
예를 들면, 프린트 기판 등에 실장할 때의 리플로우 온도를, 땜납의 융점 이상으로 할 수 없다. 이것은 땜납의 융점 이상의 리플로우 온도가 되면, 땜납의 재 용융에 의해 쇼트나 패키지 파괴로 연결되기 때문이다.
또한, 땜납 외에 Ag 페이스트에 의해 접착하는 경우도 있지만, 이 경우 수지 밀봉 후의 열에 의해 패키지가 변형되면 땜납 또는 Ag 페이스트에 크랙이 발생하여, 신뢰성이 열화하게 된다.
또한, 주석을 주성분으로 하는 납-프리 땜납을 고착 수단으로 이용하는 회로 장치에서는 더 문제가 있다. 예를 들면, 패키지의 외부 단자(외부 전극)와 프린트 기판 등의 실장 기판을 납-프리 땜납으로 고착하는 경우, 혹은 외부 전극 자체를 땜납으로 형성하는 경우에, 패키지 내부의 고착에 땜납을 이용하면, 그 땜납은 납-프리 땜납보다 융점이 높은 것으로 해야만 한다. 그러나 고융점의 땜납에 의한 실장은 소자를 파괴하는 등의 문제가 있다.
또한, 패키지 내부의 고착에 납-프리 땜납을 채용한 경우에는, 패키지 외부의 고착 수단은, 저융점의 땜납에 의한 실장으로 되어, 고착 강도가 완전하지 않다.
또한, 납-프리 땜납은 그 종류가 적고, 모두 융점에 차이가 없다. 즉 패키지 내의 수동 소자를 납-프리 땜납으로 고착하고, 외부 단자(외부 전극)도 납-프리 땜납으로 실장 기판에 고착하면, 내부의 납-프리 땜납이 재용융하게 되기 때문에 문제가 된다.
본 발명은, 이러한 과제를 감안하여 이루어진 것으로, 첫째, 고착 수단으로서 주석을 주성분으로 하는 납-프리 땜납을 이용하는 회로 장치로서, 도전 패턴 및 해당 도전 패턴과 전기적으로 접속되는 반도체 소자가 배치되는 실장 영역과, 본딩 와이어와, 상기 실장 영역에 접착되며, 양 측면에 전극부가 형성된 적어도 하나의 수동 소자를 구비하고, 상기 수동 소자의 전극부에 본딩 와이어의 일단을 고착하고, 해당 본딩 와이어에 의해 전기적 접속을 행한 것에 의해 해결하는 것이다.
둘째, 고착 수단으로서 주석을 주성분으로 하는 납-프리 땜납을 이용하는 회로 장치로서, 지지 기판 위에 반도체 소자 및 도전 패턴이 배치되는 실장 영역과, 본딩 와이어와, 상기 실장 영역에 접착되며, 양 측면에 전극부가 형성된 적어도 하나의 수동 소자를 갖고, 상기 수동 소자의 전극부에 상기 본딩 와이어의 일단을 고착하고, 해당 본딩 와이어에 의해 전기적 접속을 행한 것에 의해 해결하는 것이다.
또한, 적어도 상기 도전 패턴, 반도체 소자, 수동 소자 및 본딩 와이어를 수지층에 의해 피복하여, 상기 지지 기판과 일체로 지지한 것을 특징으로 하는 것이다.
셋째, 고착 수단으로서 주석을 주성분으로 하는 납-프리 땜납을 이용하는 회로 장치로서, 절연성 수지에 의해 지지된 도전 패턴과, 해당 도전 패턴 또는 상기 절연성 수지 상에 고착된 반도체 소자에 의해 구성되는 실장 영역과, 본딩 와이어와, 상기 실장 영역에 접착되며, 양 측면에 전극부가 형성된 수동 소자를 갖고, 상기 수동 소자의 전극부에 상기 본딩 와이어의 일단을 고착하고, 해당 본딩 와이어에 의해 전기적 접속을 행한 것에 의해 해결하는 것이다.
또한, 적어도 상기 도전 패턴, 반도체 소자, 수동 소자 및 본딩 와이어를 상기 절연성 수지로써 피복하여 일체로 지지한 것을 특징으로 하는 것이다.
또한, 상기 수동 소자는, 수지 또는 시트에 의해 접착되는 것을 특징으로 하는 것이다.
또한, 상기 본딩 와이어의 타단을 상기 반도체 소자 또는 상기 도전 패턴에 접속하는 것을 특징으로 하는 것이다.
또한, 상기 본딩 와이어의 타단을 다른 상기 수동 소자의 전극부에 고착하는 것을 특징으로 하는 것이다.
또한, 상기 수동 소자의 전극부는, 금 도금이 실시되는 것을 특징으로 하는 것이다.
또한, 상기 수동 소자는, 상기 반도체 소자 위에 접착되는 것을 특징으로 하는 것이다.
또한, 상기 수동 소자에 고착된 본딩 와이어의 하방에 상기 도전 패턴의 일부를 배치하는 것을 특징으로 하는 것이다.
또한, 상기 본딩 와이어는 상기 수동 소자의 전극부에 열압착에 의해 고착되는 것을 특징으로 하는 것이다.
또한, 상기 수동 소자는, 재용융하지 않는 그 밖의 고착 수단으로 상기 실장 영역에 고착되는 것을 특징으로 하는 것이다.
<실시 형태>
도 1 내지 도 4를 참조하여, 본 발명의 회로 장치의 일 실시 형태를 설명한다.
도 1은 본 실시 형태의 회로 장치를 설명하는 도면으로, 도 1의 (a)는 평면 도이고, 도 1의 (b)는 도 1의 (a)의 A-A선 단면도이다.
본 실시 형태의 회로 장치(10)는, 반도체 소자(1)와, 도전 패턴(3)과, 수동 소자(6)와, 본딩 와이어(8)로 구성된다.
도 1의 (a)와 같이, 회로 장치는, 예를 들면 파선으로 나타내는 소정의 영역에 실장 영역(20)을 갖는다. 또한, 본 실시 형태에서의 실장 영역(20)은, 예를 들면 IC 등의 반도체 소자(1) 및 도전 패턴(3)과 수동 소자(6)가 적어도 배치되어 있다. 여기서는, 점선으로 나타낸 소정의 회로를 구성하는 연속한 일 영역을 말한다. 도전 패턴(3)은, 단부에 본딩 와이어(8)가 고착되는 패드부(3a)를 갖는다.
본 실시 형태에서, 수동 소자(6)란, 예를 들면 칩 저항기, 칩 컨덴서, 인덕턴스, 서미스터, 안테나, 발진기 등, 소자의 양단에 전극부(7)를 갖는 칩 소자를 말한다. 전극부(7)는, 가늘고 길게 형성된 수동 소자(6)의 양단부에 형성되며, 전극부(7)의 표면은 금 도금이 실시되어 있다. 그리고, 본 실시 형태에서는, 수동 소자(6)의 전극부(7)에 본딩 와이어(8)의 일단을 고착함으로써 전기적 접속을 실현한다. 수동 소자(6)는, 실장 영역(20)에 재용융하지 않는 고착 수단에 의해 고착된다. 구체적으로는 절연성 또는 도전성의 접착 재료(접착제, 접착 시트 등)이다.
구체적으로 설명하면, 도 1의 (a)와 같이, 본 실시 형태의 수동 소자(6)는, 예를 들면 도전 패턴(3)이 배치되지 않는 영역에 접착된다. 그러나, 절연성의 접착 재료를 이용하면, 밀집하는 도전 패턴(3) 위에 접착할 수도 있다.
여하튼, 수동 소자(6)는 전기적 접속을 본딩 와이어(8)로 행하기 때문에, 도전 패턴(3)의 배치를 고려하지 않고 실장 영역(20)에 고착될 수 있다.
또한, 수동 소자(6)를, 반도체 소자(1) 위에 절연성의 접착 재료에 의해 고착해도 되고, 이에 따라 수동 소자(6)와 반도체 소자(1)와의 스택 실장을 실현할 수 있다.
수동 소자(6)에 고착한 본딩 와이어(8)의 타단은, 반도체 소자(1)의 전극 패드(2) 및/또는 도전 패턴(3)의 패드부(3a)에 접속한다. 또는, 수동 소자(6)의 전극부(7)끼리, 본딩 와이어(8)로 접속한다.
이 때문에, 전극부(7)는 본딩 와이어(8)로 본딩이 가능하도록, 금 도금이 실시되어 있다. 즉, 본딩 와이어(8)의 재료(Au 또는 Al 등)에 따라서, 전극부(7) 최외측 표면의 금속이 결정된다.
즉, 수동 소자(6)는, 땜납재 또는 Ag 페이스트 등으로 실장 랜드부에 고착되는 것이 아니라, 접착 수지 또는 접착 시트 등의 접착 재료에 의해 실장 영역(20)에 고착되며, 금속 세선을 이용하여 전기적 접속을 행하는 것에 의미가 있다.
이에 의해, 수동 소자의 전극부의 고착 영역이었던 종래의 실장 랜드부(도 5의 참조 부호 103b 파선의 동그라미 표시)가 불필요해진다. 또한, 근접하는 반도체 소자(1)의 전극 패드와 수동 소자(6)를 접속하기 위한 패드부(3a)도 불필요해진다. 즉, 실장 면적을 저감할 수 있다. 또한 반도체 소자(1)와 수동 소자(6)를 근접하여 배치할 수 있다. 이에 의해, 수동 소자(6)가 예를 들면 컨덴서 등인 경우에는 노이즈의 흡수가 양호해진다.
또, 본 실시 형태에서도, 반도체 소자(1)로부터 멀리 떨어진 위치의 수동 소자(6)와 반도체 소자(1)를 접속하는 경우에는 도전 패턴(3)을 주회하기 위해, 반도 체 소자(1)의 전극 패드(2)에 근접한 패드부(3)(도 1의 (a) 파선의 동그라미 표시)를 형성하고 거기에 와이어 본드할 필요가 있다. 그러나, 이와 같이 도전 패턴(3)을 주회하는 경우에도, 수동 소자(6)측에서는 도전 패턴(3)의 패드부(3a)로서, 전극부(7)가 고착될 수 있는 사이즈가 아니라, 와이어 본드 가능한 면적을 확보하면 충분해진다. 또한, 도전 패턴(3)을 수동 소자(6)에 접속하는 본딩 와이어(8)의 하방에 배선할 수 있으므로, 실장 면적의 증대를 방지할 수 있다.
또한, 도 1의 (b)의 단면도를 참조하여, 수동 소자(6)를 실장 영역에 고착한 상태를 설명한다.
수동 소자(6)는, 접착 재료(9)에 의해 실장 영역에 접착된다. 수동 소자(6)의 접착은, 접착 수지 또는 접착 시트이기 때문에, 땜납재(160)인 경우와 달리 필렛이 형성되지 않는다. 따라서, 수동 소자(6)를 실장할 때에 필요한 실장 면적은, 수동 소자(6)의 평면적인 크기와 동일한 정도이다.
그리고, 도면과 같이 수동 소자(6)와 반도체 소자(1)가 근접하는 개소에서는 본딩 와이어(8)에 의해 직접적으로 접속된다. 또한, 전술과 같이, 수동 소자(6)를 반도체 소자(1) 위에 적층할 수 있으므로, 실장 면적의 대폭적인 저감이 가능해진다. 그리고 이 경우, 반도체 소자(1)와 수동 소자(6)를 접속하는 도전 패턴(3)이 불필요해져서, 본딩 와이어(8)도 짧게 할 수 있기 때문에, 컨덕턴스의 저감에 의해 양호한 고주파 특성이 얻어져, 노이즈의 흡수가 빨라지는 이점도 갖는다.
반도체 소자(1) 위에 수동 소자(6)를 고착하는 경우의 접착 재료로서는, 비교적 점도가 높은 재료를 채용하면 된다. 유동성이 적고, 도포한 상태인 정도의 두께를 유지할 수 있을 정도의 점도가 있으면, 수동 소자(6)의 와이어 본드 시의 충격을 흡수하여, 반도체 소자(1)에 걸리는 응력을 완화할 수 있다. 또한 예를 들면 도포한 상태에서 수십㎛ 내지 100㎛ 정도의 두께가 있으면, 그 만큼 고착 시의 상하 방향(높이 방향)의 정합 정밀도에 여유를 갖게 할 수 있다.
또한, 수동 소자(6)에 일단이 고착되는 본딩 와이어(8)의 하방에, 도전 패턴(3)의 일부를 배치할 수 있다. 종래에는 이와 같이 배선이 교차하는 경우에는 도전 패턴을 다층 배선 구조로 하고, 관통 홀을 통하여 접속할 필요가 있었지만, 본 실시 형태에서는 단층으로 배선의 교차가 가능해진다.
이상, 수동 소자(6)를 본딩 와이어로 접속함으로써, 또는 본딩 와이어로 접속하는 칩 소자를 채용함으로써, 여러가지의 효과가 발생하는 것을 알 수 있다.
다음으로, 도 2 내지 도 4를 참조하여 상기한 회로 장치의 패키지 예를 설명한다.
우선, 도 2를 참조하면, 도 2의 (a)는 실장 기판을 불필요하게 한 타입의 회로 장치이고, 도 2의 (b)는 도전 패턴을 갖는 수지 시트를 이용하여 패키지한 것이고, 도 2의 (c)는 다층 배선 구조의 기판을 이용한 경우의 단면도이다.
도 2의 (a)는, 예를 들면 원하는 도전 패턴을 가진 지지 기판 위에, 도시한 바와 같은 소자를 실장, 몰드한 후, 지지 기판을 떼어냄으로써 가능하다. 또한 Cu박을 하프 에칭하고, 소자를 실장, 몰드한 후, 패키지의 이면에 존재하는 Cu박을 에치백함으로써 가능하다. 또한, 펀칭 리드 프레임의 이면을 하부 금형에 접촉하면서 몰드하여도 실현할 수 있다. 여기서는 2번째의 하프 에칭을 채용한 경우를 예로 들어 설명한다.
즉, 실장 영역(20)에 도전 패턴(3)이 배치된다. 도전 패턴(3)은, 절연성 수지(31)에 매립되어 지지되고, 이면은 절연성 수지(31)로부터 노출된다. 이 경우 도전 패턴(3)은, Cu를 주 재료로 한 도전박, Al을 주 재료로 한 도전박, 또는 Fe-Ni 등의 합금으로 이루어진 도전박 등이지만, 다른 도전 재료라도 가능하고, 특히 에칭할 수 있는 도전재가 바람직하다.
이 경우, 제조 공정에서 시트 형상의 도전박에, 도전박의 두께에 이르지 않는 분리홈(32)을 하프 에칭으로 형성함으로써, 도전 패턴(3)이 형성된다. 그리고 분리홈(32)은 절연성 수지(31)가 충전되어 도전 패턴 측면의 만곡 구조와 감합하여 강고하게 결합한다. 그 후, 분리홈(32) 하방의 도전박을 에칭함으로써 도전 패턴(3)은 개개로 분리되고, 절연성 수지(31)에 의해 지지되는 것이다.
즉 절연성 수지(31)는, 도전 패턴(3)의 이면을 노출시키고, 실장 영역(20)의 전체, 여기서는 반도체 소자(1), 수동 소자(6), 본딩 와이어(8)를 밀봉하고 있다. 절연성 수지(31)로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다. 구체적으로 설명하면, 에폭시 수지 등의 열 경화성 수지, 폴리이미드 수지, 폴리페닐렌설파이드 등의 열가소성 수지를 이용할 수 있다. 또한 절연성 수지는, 금형을 이용하여 굳히는 수지, 디프, 도포를 하여 피복할 수 있는 수지이면, 모든 수지를 채용할 수 있다. 이 패키지에서, 절연성 수지(31)는 반도체 소자(1) 등을 밀봉함과 동시에, 회로 모듈 전체를 지지하는 기능도 갖는다. 이와 같이, 전체를 절연성 수지(31)로 밀봉함으로써, 반도체 소자(1)나 수동 소자(6)가 도전 패턴(3)으로부터 분리되는 것을 방지할 수 있다.
반도체 소자(1)는 실장 영역(20) 내의 도전 패턴(랜드)(3) 위에, 그 용도에 따라서 절연성 또는 도전성 접착제(9)로 고착되고, 전극 패드에는 본딩 와이어(8)가 열압착되어, 도전 패턴(3)이나 수동 소자(6)와 접속된다.
수동 소자(6)도, 실장 영역(20) 내에서 이 도면의 경우이면 도전 패턴(3) 위에 접착제(9)로써 고착된다. 여기서, 본 실시 형태에서는, 수동 소자(6)와 반도체 소자(1) 등의 다른 구성 요소와의 전기적 접속은 본딩 와이어(8)로써 실현하고 있다. 즉, 수동 소자(6)는 도전 패턴(3) 위에 고착하지 않아도 되는 것이지만, 도 2의 (a)에 도시한 패키지 구조인 경우에는, 도전 패턴(3) 위에 고착함으로써 수동 소자(6)의 지지 강도를 향상시킬 수 있다.
수동 소자(6)의 전극부(7)에는 본딩 와이어(8)의 일단이 직접 고착되고, 타단은 반도체 소자(1)의 전극 패드, 도전 패턴(3), 다른 수동 소자(6)의 전극부(7) 중 어느 하나와 접속한다.
또한, 절연성 수지(31)의 두께는, 회로 장치(20)의 본딩 와이어(8)의 최정상부로부터 약 100㎛ 정도가 피복되도록 조정되어 있다. 이 두께는, 강도를 고려하여 두텁게 할 수도 있고, 얇게 할 수도 있다.
절연성 수지(31)의 이면과 도전 패턴(3)의 이면은, 실질적으로 일치하고 있는 구조로 되어 있다. 그리고, 이면에는 원하는 영역을 개구한 절연 수지(예를 들면, 땜납 레지스트)(33)를 형성한다. 그리고 외부 전극으로 되는 노출된 도전 패 턴(3)에 땜납 등의 도전재를 피착하여 이면 전극(34)을 형성하여, 회로 장치로서 완성한다.
이 때, 이면 전극(외부 전극)(34)의 일부를 구성하여 실장 기판과의 접속 수단으로 되는 땜납으로서, 주석을 주성분으로 하는 납-프리 땜납을 채용할 수 있다. 납-프리 땜납은 그 종류가 적고, 융점에 그다지 차이가 없다. 따라서, 도면에 도시한 구조에서 패키지 내부의 고착 수단에도 납-프리 땜납을 이용하면, 패키지를 실장 기판에 고착하였을 때에, 패키지 내부의 납-프리 땜납이 재용융하게 된다.
그러나, 본 실시 형태에서는 패키지 내부의 수동 소자(6)는 재용융하지 않는 접착 재료에 의해 고착되며, 본딩 와이어에 의해 전기적 접속을 실현하고 있다. 즉, 이면 전극(34)에 납-프리 땜납을 이용할 수 있다. 또한 도 2의 (a)에서, 도전 패턴(3) 위를 절연성 수지로 피복하면, 도전 패턴(3)의 배치에 따르지 않고 수동 소자(3)를 실장 영역(20)에 고착할 수 있다.
다음으로, 도 2의 (b)와 같은 구조에 따르면, 도전 패턴(3)의 배선의 자유도를 향상시킬 수 있다.
실장 영역(20) 내에서 도전 패턴(3)은 회로 장치(10)의 다른 구성 요소와 일체로 절연성 수지(31)에 매립되어 지지된다. 후술하지만 이 경우의 도전 패턴(3)은, 절연 수지(41)의 표면에 도전막(42)을 형성한 절연 수지 시트(43)를 준비하고, 도전막(42)을 패터닝함으로써 형성된다.
절연 수지(41)의 재료는, 폴리이미드 수지 또는 에폭시 수지 등의 고분자로 이루어진 절연 재료로 이루어진다. 또한 열전도성이 고려되어, 그 중에 필러가 혼 입되어도 된다. 재료로서는, 글래스, 산화 Si, 산화 알루미늄, 질화 Al, Si 카바이드, 질화 붕소 등이 생각된다. 절연 수지(41)의 막 두께는 페이스트 형상의 것을 도포하여 시트로 하는 캐스팅법인 경우, 10m∼100㎛ 정도이다. 또한, 시판의 것은 25㎛가 최소의 막 두께이다.
도전막(42)은, 바람직하게는, Cu를 주 재료로 하는 것, Al, Fe, Fe-Ni, 또는 공지된 리드 프레임의 재료로서, 도금법, 증착법 또는 스퍼터법으로 절연 수지(2)로 피복되거나, 압연법이나 도금법에 의해 형성된 금속박이 점착되어도 된다.
도전 패턴(3)은, 도전막(42) 위를 원하는 패턴의 포토레지스트로 피복하여, 케미컬 에칭에 의해 원하는 패턴을 형성한다.
도전 패턴(3)은, 와이어 본드되는 패드부(3a)가 노출되고 다른 부분이 오버코트 수지(44)로 피복된다. 오버코트 수지(44)는 용제로 녹인 에폭시 수지 등을 스크린 인쇄로 부착하여, 열 경화시킨 것이다.
또한, 패드부(3a) 위에는 본딩성을 고려하여, Au, Ag 등의 도금막(45)이 형성된다. 이 도금막(45)은 예를 들면 오버코트 수지(44)를 마스크로 하여 패드부(3a) 위에 선택적으로 무전계 도금된다.
반도체 소자(1) 및 수동 소자(6)는 베어 칩 그대로 실장 영역(20) 내의 오버코트 수지(44) 위에 예를 들면 절연성의 접착제(접착 수지)(9)로 다이 본드된다.
그리고 반도체 소자(1)의 각 전극 패드는 본딩 와이어(8)에 의해 패드부(3a)에 접속된다.
그리고 수동 소자(6)의 전극부(7)에는 본딩 와이어(8)의 일단이 직접 고착되 고, 타단은 반도체 소자(1), 패드부(3a), 다른 수동 소자(6) 중 어느 하나와 접속된다.
절연 수지 시트(43)는, 절연성 수지(31)에 의해 피복되고, 이에 따라 도전 패턴(3)도 절연성 수지(31)에 매립된다. 몰드 방법으로서는, 트랜스퍼 몰드, 주입 몰드, 도포, 딥핑 등이라도 가능하다. 그러나, 양산성을 고려하면, 트랜스퍼 몰드, 주입 몰드가 적합하다.
이면은 절연 수지 시트(43)의 이면 즉 절연 수지(41)가 노출되어 있고, 절연 수지(41)의 원하는 위치를 개구하여 도전 패턴(3)의 노출 부분에 외부 전극(34)을 형성한다. 외부 전극(34)은, 예를 들면 납-프리 땜납 등을 채용할 수 있다.
이 구조에 따르면, 반도체 소자(1), 수동 소자(6)와 그 아래의 도전 패턴(3)은 오버코트 수지(44)로 전기적으로 절연되기 때문에, 도전 패턴(3)은 반도체 소자(1) 밑에서도 자유롭게 배선될 수 있다.
예를 들면, 도 2의 (a)에서, 도전 패턴(3)의 일부를 수동 소자(6)에 고착하는 본딩 와이어(8)의 하방에 배치함으로써 실장 면적의 저감을 도모할 수 있지만, 도 2의 (b)의 구조로 함으로써 그와 같은 도전 패턴(3)을 반도체 소자(1) 또는 수동 소자(6) 하방에 배치하는 것도 가능해지고, 또한 실장 면적의 저감이나 배선 자유도의 향상이 실현된다.
이상, 도전 패턴(3)을 형성한 절연 수지 시트(43)의 경우를 예로 들어 설명했지만, 이에 한하지 않고, 도 2의 (a)의 도전 패턴(3) 위를 오버코트 수지(44)로 피복하는 구조라도 된다. 또한 플렉시블 시트 등의 지지 기판 위에 설치된 도전 패턴(3) 위를 오버코트 수지(44)로 피복한 패키지라도 되고, 어느 경우에도, 도전 패턴(3)을 반도체 소자(1) 하방에 배선할 수 있기 때문에, 배선의 자유도가 향상하는 패키지를 실현할 수 있다.
다음으로, 도 2의 (c)는, 도전 패턴(3)의 다층 배선 구조를 실현한 것이다. 또한, 도 2의 (b)와 동일 구성 요소는 동일 부호로 도시하고, 설명은 생략한다.
실장 영역(20) 내에서 도전 패턴(3)은 회로 장치(10)의 다른 구성 요소와 일체로 절연성 수지(31)에 매립되어 지지된다. 후술하지만 이 경우의 도전 패턴(3)은, 절연 수지(41) 표면의 실질적으로 전체 영역에 제1 도전막(42a)이 형성되고, 이면에도 실질적으로 전체 영역에 제2 도전막(42b)이 형성된 절연 수지 시트(43)를 준비하고, 이들 도전막(42)을 패터닝함으로써 형성된다.
절연 수지(41), 제1 도전막(42a) 및 제2 도전막(42b)의 재료는 도 2의 (b)의 경우와 마찬가지이며, 도전 패턴(3)은 제1 도전막(42a), 제2 도전막(42b) 위를 원하는 패턴의 포토레지스트로 피복하여, 케미컬 에칭에 의해 원하는 패턴을 형성한다.
또한, 도 2의 (c)에서는, 다층 접속 수단(46)에 의해, 절연 수지(41)를 개재하여 상층, 하층으로 분리되어 있는 도전 패턴(3)을 전기적으로 접속한다. 다층 접속 수단(46)은 Cu 등의 도금막을 관통 구멍(47)에 매립한 것이다. 도금막은, 여기서는 Cu를 채용했지만, Au, Ag, Pd 등을 채용해도 된다.
실장면측의 도전 패턴(3)은, 와이어 본드되는 패드부(3a)가 노출되고 다른 부분이 오버코트 수지(44)로 피복되며, 패드부(3a)에는 도금막(45)이 설치된다.
반도체 소자(1) 및 수동 소자(6)는 베어 칩 그대로 실장 영역(20) 내의 오버코트 수지(44) 위에 예를 들면 절연성의 접착제(접착 수지)(9)로 다이 본드된다.
그리고 반도체 소자(1)의 각 전극 패드는 본딩 와이어(8)에 의해 패드부(3a)에 접속되고, 수동 소자(6)의 전극부(7)에는 본딩 와이어(8)의 일단이 직접 고착되고, 타단은 반도체 소자(1), 패드부(3a), 다른 수동 소자(6) 중 어느 하나와 접속된다.
절연 수지 시트(43)는, 절연성 수지(31)에 의해 피복되고, 이에 따라 제1 도전막(42a)으로 이루어진 도전 패턴(3)도 절연성 수지(31)에 매립되어, 일체로 지지된다.
절연 수지 하방의 제2 도전막(42b)으로 이루어진 도전 패턴(3)은, 절연성 수지(31)로부터는 노출되어 있지만, 절연성 수지(31)로 절연 시트(43)의 일부를 피복함으로써 일체로 지지되고, 제1 도전막(42a)으로 이루어진 도전 패턴(3)과 다층 접속 수단(12)을 통하여 전기적으로 접속되어 다층 배선 구조를 실현하고 있다. 하층의 도전 패턴(3)은 외부 전극(34)을 형성하는 부분을 노출하여 용제로 녹인 에폭시 수지 등을 스크린 인쇄하여 오버코트 수지(48)로 대부분이 피복되고, 땜납의 리플로우 혹은 땜납 크림의 스크린 인쇄에 의해 이 노출 부분에 외부 전극(34)이 형성된다. 외부 전극(34)은 예를 들면 납-프리 땜납 등을 채용할 수 있다.
또한 외부 전극(34)은 제2 도전막(42b)를 에칭하여 그 표면을 금 혹은 팔라듐 도금막으로 피복한 범프 전극으로도 달성할 수 있다.
이러한 다층 배선 구조에서는, 수동 소자(6)에 접속하는 본딩 와이어(8) 하 방의 도전 패턴(3)뿐만 아니라, 실장 영역 위에서 크게 우회할 필요가 있었던 도전 패턴(3)에 대해서도, 반도체 소자(1) 및 수동 소자(6)의 하방에 배선할 수 있어, 칩 사이즈의 저감에 기여할 수 있다.
다음으로, 도 3을 이용하여, 지지 기판을 이용한 칩 사이즈 패키지의 일례를 나타낸다. 도 3의 (a)는, 도 2의 (c)에 도시한 패키지에 있어서 오버코트 수지(44)가 불필요한 경우의 패키지이고, 도 3의 (b)는 3층 이상의 다층 배선 구조인 경우이다.
지지 기판(51)은, 예를 들면 글래스 에폭시 기판 등의 절연성 기판이다. 또 지지 기판(51)으로서 플렉시블 시트를 채용해도 마찬가지이다.
실장 영역(20)이 되는 글래스 에폭시 기판(51)의 표면에는, Cu박을 압착하여, 패터닝한 도전 패턴(3)이 배치되고, 기판(51) 이면에는 외부 접속용 이면 전극(외부 전극)(34)이 형성된다. 그리고 관통 홀 TH를 통하여, 도전 패턴(3)과 이면 전극(34)이 전기적으로 접속되어 있다.
기판(51) 표면에는 베어의 반도체 소자(1), 수동 소자(6)가 접착제(9)에 의해 고착된다. 반도체 소자(1)의 전극 패드에는 본딩 와이어(8)가 압착되어, 회로 장치(10)의 다른 구성 요소와 전기적 접속을 실현하고 있다.
또한 수동 소자(6)의 전극부(7)에는 본딩 와이어(8)의 일단이 직접 고착되고, 타단은 반도체 소자(1), 도전 패턴(3), 다른 수동 소자(6)와 접속된다.
그리고, 반도체 소자(1), 수동 소자(6), 도전 패턴(3), 본딩 와이어(8)는, 절연성 수지(31)에 의해 밀봉되어, 기판(51)과 일체로 지지된다. 절연성 수지(31) 의 재료로서는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다. 이와 같이, 전체를 절연성 수지(31)로 밀봉함으로써, 반도체 소자(1), 수동 소자(6)가 도전 패턴(3)으로부터 분리되는 것을 방지할 수 있다. 즉, 수동 소자(6)는, 접착제(9) 및 절연성 수지(31)의 2개의 구성 요소로, 도전 패턴(3)에 접착되어 있게 된다.
한편, 지지 기판(51)으로서 세라믹 기판을 이용해도 되고, 이 경우에는, 도전 패턴(3) 및 이면 전극(34)은, 도전 페이스트에 의해 기판(51)의 표면과 이면에 인쇄, 소결하여 설치되고, 관통 홀 TH를 통하여 접속되며, 절연성 수지(31)에 의해 기판(31)과 회로 장치(10)를 일체로 지지한다. 외부 전극(34)은, 땜납 등에 의해 실장 기판에 고착되며, 이 경우의 땜납에는 납-프리 땜납을 채용할 수 있다.
또한, 도 3의 (b)와 같이, 복수의 지지 기판(51)마다 배선층으로 되는 도전 패턴(3)을 설치하고, 관통 홀 TH를 통하여 상층과 하층의 도전 패턴(3)을 접속함으로써, 지지 기판(51)을 갖는 경우에도 다층 배선 구조가 가능해진다.
또한, 도 4는 지지 기판으로서 리드 프레임을 채용한 경우의 패키지 예이다. 도 4의 (a)는 평면도이고, 도 4의 (b)는 B-B선 단면도이다.
지지 기판으로 되는 리드 프레임(50)은 실장 영역(20) 내에 아일랜드 IL과, 도전 패턴으로 되는 복수의 리드(3)를 갖는다.
아일랜드 IL에는 베어의 반도체 소자(1)가 접착제(9) 등에 의해 고착된다. 반도체 소자(1)의 전극 패드에는 본딩 와이어(8)가 압착되어, 리드(3)와 전기적 접속을 실현하고 있다.
수동 소자(6)는, 리드(3) 위에 절연성 접착 시트(9)에 의해 접착된다. 구체적으로 설명하면, 복수의 리드(3) 위에 접착된다. 그리고 수동 소자(6)의 전극부(7)에는 본딩 와이어(8)의 일단이 직접 고착되고, 타단은 반도체 소자(1), 리드(3) 또는 마찬가지로 절연성 접착 시트에 의해 접착된 다른 수동 소자(6)와 접속된다. 또한, 수동 소자(6)는 아일랜드 IL 위에 접착되어도 된다.
절연성 수지(31)는, 아일랜드 IL과 회로 장치(10) 및 리드(3)의 일부를 밀봉하고 있다. 절연성 수지(31)의 재료로는, 트랜스퍼 몰드에 의해 형성되는 열 경화성 수지나, 주입 몰드에 의해 형성되는 열가소성 수지를 채용할 수 있다. 절연성 수지(31)의 측면으로부터, 리드(3)의 일부가 도출되고, 납-프리 땜납 등에 의해 프린트 기판 등에 실장된다.
또한, 도시는 생략하지만 이러한 패키지에서, 절연성 수지(31)에 의한 밀봉이 아니고, 금속 케이스나 다른 케이싱재에 의한 밀봉이어도 된다.
또한 수동 소자(6)를 실장 영역(20)에 고착할 때, 전극부(7)를 각각 절연된 도전 패턴(3)에 도전성의 접착 재료에 의해 고착해도 된다. 이에 의해 본딩 와이어(8)와 도전 패턴(3)을 병용하여 수동 소자(6)의 전기적 접속을 행할 수도 있다.
본 발명에서는, 이하에 나타낸 바와 같은 효과를 발휘할 수 있다.
첫째, 수동 소자와, 반도체 소자, 도전 패턴 혹은 다른 수동 소자를, 본딩 와이어에 의해 직접, 전기적으로 접속할 수 있다. 즉, 수동 소자의 전극부를 고착하기 위한 실장 랜드부나, 수동 소자와 근접하는 반도체 소자의 전극 패드와 접속 하기 위한 패드부가 불필요해져서, 실장 면적의 저감을 실현할 수 있다.
둘째, 수동 소자에 직접 본딩 와이어를 고착함으로써, 다른 구성 요소와의 전기적 접속을 실현하기 때문에, 해당 본딩 와이어의 하방에 도전 패턴의 일부를 배치할 수 있다. 종래에는 도전 패턴에 의해 수동 소자와 다른 구성 요소를 접속하였기 때문에, 수동 소자에 접속하는 도전 패턴과 교차하는 경우에는, 2층 배선으로 할 필요가 있었지만, 본 실시 형태에 따르면, 그것을 단층으로 실현할 수 있어, 실장 밀도의 향상을 도모할 수 있다.
셋째, 수동 소자를 반도체 소자 위에 접착할 수 있다. 이에 따라 실장 면적의 저감과, 반도체 소자에 접속하는 본딩 와이어의 단축화에 의한 고주파 특성의 향상이 실현된다.
넷째, 수동 소자의 실장은 접착제 또는 접착 시트를 사용할 수 있기 때문에, 회로 장치의 모듈을 프린트 기판에 실장할 때의 리플로우 온도를 땜납의 융점 이하로 하는 제약이 없어진다.
다섯째, 땜납재를 이용하지 않고 고착할 수 있기 때문에, 수지 패키지의 응력에 의한 땜납재의 크랙의 발생을 방지할 수 있어, 신뢰성이 향상된다.
여섯째, 수동 소자의 측면부에 땜납재로 이루어진 필렛이 형성되지 않는다. 따라서, 수동 소자의 실장 면적을 작게 하는 것이 가능해지고, 장치 전체의 실장 밀도를 향상시킬 수 있다.
일곱째, 납-프리 땜납을 고착 수단으로 이용하는 회로 장치로, 외부 단자(외부 전극)와 실장 기판과의 고착에 납-프리 땜납을 채용할 수 있다. 혹은 외부 전극 자체에 납-프리 땜납을 채용할 수 있다.
납-프리 땜납은 종류가 적고, 융점에 차이가 없기 때문에, 패키지 내부와 패키지 외부의 양쪽에 납-프리 땜납을 이용할 수는 없다. 본 실시 형태에 따르면, 패키지 내부의 수동 소자의 전기적 접속을 본딩 와이어로 대응하기 때문에, 외부 단자와 실장 기판과의 접속에 납-프리 땜납을 채용할 수 있다.
여덟째, 종래 수동 소자의 전기적 접속을 위해 필요하였던 실장 랜드부가 불필요해지기 때문에, 수동 소자를 반도체 소자에 근접하여 배치할 수 있다. 따라서, 예를 들면 수동 소자가 칩 컨덴서 등의 경우 노이즈의 흡수가 양호해진다.

Claims (13)

  1. 지지 기판과,
    상기 지지 기판의 상면 위에 형성된 도전 패턴과,
    상기 지지 기판의 이면 위에 형성되고, 상기 도전 패턴과 전기적으로 접속된 납-프리 땜납과,
    상기 도전 패턴에 전기적으로 접속되고, 상기 지지 기판의 상면 위에 고착된 반도체 칩과,
    땜납 이외의 접착 재료에 의해서, 상기 도전 패턴이 형성되지 않은 상기 지지 기판의 상면 위의 실장 영역에 직접 고착되고, 본딩 와이어들에 의해서 상기 도전 패턴에 전기적으로 접속된 수동 소자와,
    상기 수동 소자의 양단에 형성된 전극들과,
    상기 도전 패턴과 상기 반도체 칩과 상기 수동 소자와 상기 본딩 와이어들을 피복하는 절연성 수지
    를 포함하는 회로 장치.
  2. 제1항에 있어서,
    상기 납-프리 땜납은 주석을 주성분으로 하는 회로 장치.
  3. 제1항에 있어서,
    상기 절연성 수지는 트랜스퍼 몰드 또는 주입 몰드에 의해 형성된 수지인 회로 장치.
  4. 제1항에 있어서,
    상기 본딩 와이어들 중 적어도 하나의 일단은 상기 반도체 칩과 상기 도전 패턴 중 어느 하나에 접속된 회로 장치.
  5. 제1항에 있어서,
    상기 본딩 와이어들 중 적어도 하나의 일단은 별도의 수동 소자의 전극부에 고착된 회로 장치.
  6. 제1항에 있어서,
    상기 전극들은 금으로 도금된 회로 장치.
  7. 제1항에 있어서,
    상기 수동 소자에 접속된 상기 본딩 와이어들의 아래쪽에, 상기 도전 패턴의 일부가 배치되는 회로 장치.
  8. 제1항에 있어서,
    상기 본딩 와이어들은 상기 수동 소자의 전극부에 열압착에 의해 본딩된 회로 장치.
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