JPH11233683A - 樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法 - Google Patents

樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法

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JPH11233683A
JPH11233683A JP4466398A JP4466398A JPH11233683A JP H11233683 A JPH11233683 A JP H11233683A JP 4466398 A JP4466398 A JP 4466398A JP 4466398 A JP4466398 A JP 4466398A JP H11233683 A JPH11233683 A JP H11233683A
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  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 半導体素子の占有率が高く小型化が可能で、
回路基板への実装密度を向上させることができ、さら
に、多ピン化への対応が可能で、かつ、高放熱特性、低
インダクタンスを兼ね備えた高速化対応が可能な樹脂封
止型半導体装置と、これに用いられる回路部材、およ
び、樹脂封止型半導体装置の製造方法を提供する。 【解決手段】 表面側に内部端子を裏面側に外部端子を
表裏一体的に有し内部端子面が略一平面上に位置するよ
うに電気的に独立して配設された複数の端子部と、複数
個の前記端子部を二次元的に配置する平面の略中央部
に、表面に複数の内部端子を裏面に複数の外部端子を一
体的に備え電気的に独立して配置されたダイパッドと、
ダイパッドの表面に電気的に絶縁して搭載された半導体
素子と、端子部の内部端子と半導体素子の端子とを電気
的に接続するワイヤとを有し、各端子部の外部端子の一
部を外部に露出させるように全体を樹脂封止して樹脂封
止型半導体装置とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子を搭載し
た樹脂封止型の半導体装置とそれに用いられる回路部材
および樹脂封止型半導体装置の製造方法に関する。
【0002】
【従来の技術】近年、半導体装置は、高集積化や小型化
技術の進歩、電気機器の高性能化と軽薄短小化の傾向
(時流)から、LSIのASICに代表されるように、
ますます高集積化、高機能化が進んできている。このよ
うに高集積化、高機能化された半導体装置においては、
信号の高速処理を行うために、チップの発熱、および、
パッケージ内のインダクタンスが無視できない状況にな
ってきている。このため、サーマルビアを配設してチッ
プの熱をパッケージ外に逃がしたり、電源、グランドの
接続端子数を多くして実質的なインダクタンスを下げ、
パッケージ内のインダクタンスを低減することで対応が
なされている。このように、半導体装置の高集積化、高
機能化は、外部端子(ピン)の総和の増加を来すととも
に、更なる多端子(ピン)化が要請されている。
【0003】上記のような多端子(ピン)化の要請に応
えるものとして、多端子(ピン)IC、特にゲートアレ
イやスタンダードセルに体表されるASIC、あるい
は、DSP(Digital Signal Proc
essor)等の半導体装置の製造においてリードフレ
ームを用いたものがある。具体的には、QFP(Qua
d Flat Package)等の表面実装型パッケ
ージがあり、QFPでは、300ピンクラスのものまで
実用化されている。
【0004】しかし、近年の半導体素子の信号処理の高
速化および高性能(機能)化は、更に多くの端子を必要
としている。QFPでは、外部端子ピッチを狭めること
により更なる多端子化に対応できるが、外部端子を狭ピ
ッチ化した場合、外部端子自体の幅も狭める必要があ
り、外部端子強度の低下を来すことになる。その結果、
端子形成(ガルウイング化)の位置精度あるいは平坦精
度において問題を生じることになる。また、QFPで
は、外部端子のピッチが0.3〜0.4mmへと更に狭
くなるにつれて、実装工程が難しくなり、高度なボード
実装技術を実現する必要がある等の障害(問題)を生じ
ている。
【0005】また、リードフレームを用いた封止型の半
導体装置に対する小型化・薄型化の要請から、その開発
のトレンドが、QFPやSOJ(Small Outl
ine J−Leaded Package)のような
表面実装型のパッケージを経て、TSOP(Thin
Small Outline Package)の開発
による薄型化を主軸としたパッケージの小型化へ、さら
にはパッケージ内部の3次元化によるチップ収納効率向
上を目的としたLOC(Lead On Chip)の
構造へと進展してきた。
【0006】
【発明が解決しようとする課題】しかし、上記従来のパ
ッケージにおいても半導体素子外周部分のリードの引き
回しがあるため、パッケージの小型化に限界が見えてき
た。また、TSOP等の小型パッケージにおいては、リ
ードの引き回し、ピンピッチの点で、多ピン化に対して
も限界が見えてきた。一方で、リードフレームを用いた
樹脂封止型の半導体装置パッケージには、より高集積
化、高機能化が求められており、これに伴い更なる多ピ
ン化、薄型化、小型化に加え、パッケージの高放熱特
性、パッケージ内のリードインダクタンスの低減が求め
られている。
【0007】本発明は、上記のような事情に鑑みてなさ
れたものであり、半導体素子の占有率が高く小型化が可
能で、回路基板への実装密度を向上させることができ、
さらに、多ピン化への対応が可能で、かつ、高放熱特
性、低インダクタンスを兼ね備えた高速化対応が可能な
樹脂封止型半導体装置と、これに用いられる回路部材、
および、樹脂封止型半導体装置の製造方法を提供するこ
とを目的とする。
【0008】
【課題を解決するための手段】このような目的を達成す
るために、樹脂封止型半導体装置の第1の発明は、表面
側に内部端子と裏面側に外部端子を表裏一体的に有する
複数の端子部を略一平面内に二次元的に互いに電気的に
独立して配置し、端子部の内部端子と半導体素子の端子
とをワイヤにて電気的に接続し、各端子部の外部端子の
一部を外部に露出させるように全体を樹脂封止した樹脂
封止型半導体装置において、複数個の前記端子部を二次
元的に配置する平面の略中央部に、表面に複数の内部端
子を裏面に複数の外部端子を一体的に備えたダイパッド
が電気的に独立して配置され、前記半導体素子が該ダイ
パッドの表面に電気的に絶縁して搭載されたような構成
とした。
【0009】また、樹脂封止型半導体装置の第2の発明
は、表面側に内部端子と裏面側に外部端子を表裏一体的
に有する複数の端子部を略一平面内に二次元的に互いに
電気的に独立して配置し、端子部の内部端子と半導体素
子の端子とをワイヤにて電気的に接続し、端子部の外部
端子の一部を外部に露出させるように全体を樹脂封止し
た樹脂封止型半導体装置において、複数個の前記端子部
を二次元的に配置する平面の略中央部に電気的に独立し
て配置されたダイパッドを有し、該ダイパッドは電気的
に独立して配置された複数のダイパッド小片からなり、
各ダイパッド小片は表面に内部端子を裏面に外部端子を
一体的に備え、前記半導体素子が前記ダイパッドの表面
に電気的に絶縁して搭載されたような構成とした。
【0010】そして、上記の樹脂封止型半導体装置にお
いて、外部に露出した外部端子面に半田からなる外部電
極を備えるような構成とした。
【0011】樹脂封止型半導体装置用の回路部材の第1
の発明は、外枠部材と、該外枠部材から各々接続リード
を介して相互に独立して配設された複数の端子部と、前
記外枠部材から接続リードを介して配設されたダイパッ
ドとを備え、各端子部は表面側に内部端子を裏面側に外
部端子を表裏一体的に有するとともに、各端子部の内部
端子面は略一平面上に位置し、前記ダイパッドは表面に
複数の内部端子を裏面に複数の外部端子を一体的に備え
るような構成とした。
【0012】また、樹脂封止型半導体装置用の回路部材
の第2の発明は、外枠部材と、該外枠部材から各々接続
リードを介して相互に独立して配設された複数の端子部
と、前記外枠部材から接続リードを介して配設されたダ
イパッドとを備え、各端子部は表面側に内部端子を裏面
側に外部端子を表裏一体的に有するとともに、各端子部
の内部端子面は略一平面上に位置し、前記ダイパッドは
それぞれ接続リードを介して外枠部材に配設された複数
のダイパッド小片が相互に離間して同一平面上に配置さ
れてなり、各ダイパッド小片は表面に内部端子を裏面に
外部端子を一体的に備えるような構成とした。
【0013】樹脂封止型半導体装置の製造方法の第1の
発明は、表面側に内部端子と裏面側に外部端子を表裏一
体的に有する複数の端子部を略一平面内に二次元的に互
いに電気的に独立して配置し、端子部の内部端子と半導
体素子の端子とをワイヤにて電気的に接続し、端子部の
外部端子の一部を外部に露出させるように全体を樹脂封
止した樹脂封止型半導体装置の製造方法において、
(A)導電性基板をエッチングして、表面側に内部端子
を裏面側に外部端子を表裏一体的に有する複数の端子部
と、表面に複数の内部端子を裏面に複数の外部端子を一
体的に備えるダイパッドと、前記各端子部が相互に独立
して接続リードを介して一体的に連結され、かつ、前記
ダイパッドが接続リードを介して一体的に連結された外
枠部材と、を備えた回路部材を作成する回路部材作成工
程と、(B)ダイパッドに半導体素子を電気的に絶縁し
て固着することにより搭載する半導体素子搭載工程と、
(C)半導体素子の端子と回路部材の内部端子とをワイ
ヤで電気的に接続するワイヤボンディング工程と、
(D)各外部端子の一部を外部に露出させるように全体
を樹脂封止する樹脂封止工程と、(E)回路部材の各接
続リードを切断し、外枠部材を除去する外枠部材分離除
去工程と、を備えるような構成とした。
【0014】また、樹脂封止型半導体装置の製造方法の
第2の発明は、表面側に内部端子と裏面側に外部端子を
表裏一体的に有する複数の端子部を略一平面内に二次元
的に互いに電気的に独立して配置し、端子部の内部端子
と半導体素子の端子とをワイヤにて電気的に接続し、端
子部の外部端子の一部を外部に露出させるように全体を
樹脂封止した樹脂封止型半導体装置の製造方法におい
て、(A)導電性基板をエッチングして、表面側に内部
端子を裏面側に外部端子を表裏一体的に有する複数の端
子部と、表面に内部端子を裏面に外部端子を一体的に備
えた複数のダイパッド小片が相互に離間して配置された
ダイパッドと、前記各端子部が相互に独立して接続リー
ドを介して一体的に連結され、かつ、各ダイパッド小片
が相互に独立して接続リードを介して一体的に連結され
た外枠部材と、を備えた回路部材を作成する回路部材作
成工程と、(B)ダイパッドに半導体素子を電気的に絶
縁して固着することにより搭載する半導体素子搭載工程
と、(C)半導体素子の端子と回路部材の内部端子とを
ワイヤで電気的に接続するワイヤボンディング工程と、
(D)各外部端子の一部を外部に露出させるように全体
を樹脂封止する樹脂封止工程と、(E)回路部材の各接
続リードを切断し、外枠部材を除去する外枠部材分離除
去工程と、を備えるような構成とした。
【0015】そして、上記の樹脂封止型半導体装置の製
造方法において、外部に露出した外部端子面に半田から
なる外部電極を形成する半田外部電極形成工程を有する
ような構成とした。
【0016】このような本発明では、ダイパッドの裏面
に一体的に設けられた外部端子が、半導体素子の回路形
成面で発生した熱を外部に逃がす放熱経路としての作
用、および、グランド用端子の作用をなし、また、ダイ
パッドが複数のダイパッド小片に分割されている場合、
各ダイパッド小片の裏面に一体的に設けられた外部端子
が、上記の作用に加えて電源用端子の作用をなし、さら
に、外部端子に外部電極を形成することにより、BGA
(Ball Grid Array)タイプの半導体装
置が可能となり取扱性、ショート防止性が向上する。
【0017】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。樹脂封止型半導体装置の第1の発明 図1は樹脂封止型半導体装置の第1の発明の一実施形態
を示す斜視図、図2は図1に示される半導体装置のA−
A線における縦断面図、図3は図1に示される半導体装
置の裏面側からの斜視図である。尚、半導体装置の構成
を理解しやすくするために、図1および図3では後述す
る封止部材9を省略し、図2では封止部材9を仮想線
(2点鎖線)で示している。また、図2の断面形状は、
実際のエッチング特性を考慮した形状となっている。
【0018】図1乃至図3において、本発明の樹脂封止
型半導体装置1は、表面形状が長方形であるダイパッド
2の表面側に電気絶縁性の両面接着テープ7を介して半
導体素子6がその端子面と反対の面を固着され搭載され
ている。搭載される半導体素子6の端子6aは、半導体
素子6の端子面の一対の辺の略中心部線(図1に示され
る鎖線L)上に沿って配置されている。また、ダイパッ
ド2の長辺方向に沿ってダイパッドを挟むように、複数
の端子部4が略一平面内に二次元的に互いに電気的に独
立して配設されている。すなわち、端子部4は、半導体
素子6の端子面の上記中心部線(L)を挟むように対向
する上記一対の各辺に沿って配設されている。
【0019】ダイパッド2は、表面(半導体素子6の搭
載面)に複数の内部端子3Aを一体的に備え、また、裏
面に複数の外部端子3Bを一体的に備えている。図示例
では、内部端子3A上に銀めっき層5が設けられてい
る。尚、図示例では、ダイパッド2の裏面に一体的に設
けられた外部端子3Bは2行、2列の計4個であるが、
これに限定されるものではない。
【0020】端子部4は、表面側に内部端子4Aを裏面
側に外部端子4Bを表裏一体的に有している。図示例で
は、内部端子4A上に銀めっき層5が設けられており、
各内部端子4A面は、ダイパッド2の内部端子3A面を
含めて、略一平面上に位置している。
【0021】また、ダイパッド2に搭載されている半導
体素子6の各端子6aは、ダイパッド2の内部端子3A
(銀めっき層5)および端子部4の内部端子4A(銀め
っき層5)に、ワイヤ8によって接続されている。
【0022】そして、各外部端子4Bの一部を外部に露
出させるように、ダイパッド2、端子部4、半導体素子
6およびワイヤ8が封止部材9により封止されている。
封止部材9は、封止型半導体装置に使用されている公知
の樹脂材料を用いて形成することができる。図2に示さ
れる例では、外部に露出している外部端子4Bに、半田
からなる外部電極10が設けられている。これにより、
BGA(Ball Grid Array)タイプの半
導体装置となっている。
【0023】このような半導体装置1では、半導体素子
6で発生した熱は熱伝導率の高いダイパッド2へ伝わ
り、その後、ダイパッド2の外部端子3Bから効率よく
除去されるので、半導体装置1は放熱性が極めて良好な
ものとなる。また、ダイパッド2が複数の外部端子3B
を備えるので、グランドの接続端子数を増やすことがで
き、半導体装置1のリードインダクタンスの低減が可能
となる。
【0024】尚、上述の樹脂封止型半導体装置1におけ
る端子数、端子配列等は例示であり、本発明がこれに限
定されないことは勿論である。例えば、半導体素子6の
端子6aを、その四辺に沿って二次元的に配置し、か
つ、端子部4を半導体素子6(ダイパッド2)の周囲に
沿って二次元的に配置することにより、樹脂封止型半導
体装置1の更なる多ピン化が可能となる。樹脂封止型半導体装置の第2の発明 図4は樹脂封止型半導体装置の第2の発明の一実施形態
を示す斜視図、図5は図4に示される半導体装置のB−
B線における縦断面図、図6は図4に示される半導体装
置の裏面側からの斜視図である。尚、半導体装置の構成
を理解しやすくするために、図4および図6では後述す
る封止部材19を省略し、図5では封止部材19を仮想
線(2点鎖線)で示している。また、図5の断面形状
は、実際のエッチング特性を考慮した形状となってい
る。
【0025】図4乃至図6において、本発明の樹脂封止
型半導体装置11は、表面形状が長方形である複数(図
示例では4個)のダイパッド小片12aが電気的に独立
して配設されたダイパッド12の表面側に電気絶縁性の
両面接着テープ17を介して半導体素子16がその端子
面と反対の面を固着され搭載されている。搭載される半
導体素子16の端子16aは、半導体素子16の端子面
の一対の辺の略中心部線(図4に示される鎖線L)上に
沿って配置されている。また、ダイパッド12の長辺方
向に沿ってダイパッドを挟むように、複数の端子部14
が略一平面内に二次元的に互いに電気的に独立して配設
されている。すなわち、端子部14は、半導体素子16
の端子面の上記中心部線(L)を挟むように対向する上
記一対の各辺に沿って配設されている。
【0026】ダイパッド12を構成する各ダイパッド小
片12aは、表面(半導体素子16の搭載面)に内部端
子13Aを一体的に備え、また、裏面に外部端子13B
を一体的に備えている。図示例では、内部端子13A上
に銀めっき層15が設けられている。尚、図示例では、
ダイパッド12を構成する各ダイパッド小片12aは2
行、2列の計4個であるが、これに限定されるものでは
ない。
【0027】端子部14は、表面側に内部端子14Aを
裏面側に外部端子14Bを表裏一体的に有している。図
示例では、内部端子14A上に銀めっき層15が設けら
れており、各内部端子14A面は、ダイパッド12の内
部端子13A面を含めて、略一平面上に位置している。
【0028】また、ダイパッド12に搭載されている半
導体素子16の各端子16aは、ダイパッド小片12a
の内部端子13A(銀めっき層15)および端子部14
の内部端子14A(銀めっき層15)に、ワイヤ18に
よって接続されている。
【0029】そして、各外部端子14Bの一部を外部に
露出させるように、ダイパッド12、端子部14、半導
体素子16およびワイヤ18が封止部材19により封止
されている。封止部材19は、封止型半導体装置に使用
されている公知の樹脂材料を用いて形成することができ
る。図5に示される例では、外部に露出している外部端
子14Bに、半田からなる外部電極20が設けられてい
る。これにより、BGA(Ball Grid Arr
ay)タイプの半導体装置となっている。
【0030】このような半導体装置11では、半導体素
子16で発生した熱は熱伝導率の高い各ダイパッド小片
12aへ伝わり、その後、ダイパッド小片12aの外部
端子13Bから効率よく除去されるので、半導体装置1
1は放熱性が極めて良好なものとなる。また、ダイパッ
ド12が複数の外部端子13Bを備えるので、グランド
および電源の接続端子数を増やすことができ、半導体装
置11の高速化への対応が可能となる。
【0031】尚、上述の樹脂封止型半導体装置11にお
ける端子数、端子配列等は例示であり、本発明がこれに
限定されないことは勿論である。例えば、半導体素子1
6の端子16aを、その四辺に沿って二次元的に配置
し、かつ、端子部14を半導体素子16(ダイパッド1
2)の周囲に沿って二次元的に配置することにより、樹
脂封止型半導体装置11の更なる多ピン化が可能とな
る。回路部材の第1の発明 図7は回路部材の第1の発明の一実施形態を示す平面
図、図8は図7に示される回路部材の裏面側を示す平面
図、図9は図7に示される回路部材のC−C線における
縦断面図である。尚、図7および図8中の鎖線で囲まれ
た領域は、半導体装置の製造に用いられる回路部材の領
域を示している。
【0032】図7乃至図9において、本発明の回路部材
21は、外枠部材22と、この外枠部材22から接続リ
ード23を介して相互に独立して配設された複数の端子
部24と、外枠部材22から接続リード25を介して配
設されたダイパッド26とを備えるものである。
【0033】外枠部材22は、外形形状および内側開口
形状が矩形であり、各接続リード23は外枠部材22の
内側開口の対向する一対の辺から同一平面内に突設され
ている。また、外枠部材22の内側開口の対向する他の
一対の辺からは、接続リード25が同一平面内に突設さ
れている。
【0034】端子部24は、接続リード23の先端に設
けられ、表面側に内部端子24Aを裏面側に外部端子2
4Bを表裏一体的に有している。図示例では、内部端子
24A上に銀めっき層29が設けられており、各内部端
子24A面は同一平面上に位置している。
【0035】ダイパッド26は、外枠部材22の内側開
口の対向する一対の辺から延設された2本の接続リード
25に支持されている。そして、このダイパッド26は
表面側に内部端子27Aを裏面側に外部端子27Bを一
体的に有している。図示例では、内部端子27A上に銀
めっき層29が設けられており、各内部端子27A面
は、上記の内部端子24A面がなす平面と同じ平面上に
位置している。
【0036】このような回路部材21の材質は、42合
金(Ni42%のFe合金)、銅、銅合金等とすること
ができる。
【0037】また、本発明の回路部材21は、ダイパッ
ド26の表面側に電気絶縁性の両面接着テープを設けた
ものであってもよい。使用する両面接着テープとして
は、電気絶縁性のベースフィルムの両面に接着剤層を備
えたもの、例えば、ユーピレックス(宇部興産(株)製
の電気絶縁性のベースフィルム)の両面にRXF
((株)巴川製紙所製の接着剤)層を備えたUXIW
((株)巴川製紙所製)のような両面接着テープを挙げ
ることができる。
【0038】上記のような回路部材21は、後述する本
発明の樹脂封止型半導体装置の製造方法において使用す
ることにより、上述の樹脂封止型半導体装置1を製造す
ることができる。
【0039】尚、上述の回路部材21における端子数、
端子配列等は例示であり、本発明がこれに限定されない
ことは勿論である。回路部材の第2の発明 図10は回路部材の第2の発明の一実施形態を示す平面
図、図11は図10に示される回路部材の裏面側を示す
平面図、図12は図10に示される回路部材のD−D線
における縦断面図である。尚、図10および図11中の
鎖線で囲まれた領域は、半導体装置の製造に用いられる
回路部材の領域を示している。
【0040】図10乃至図12において、本発明の回路
部材31は、外枠部材32と、この外枠部材32から接
続リード33を介して相互に独立して配設された複数の
端子部34と、外枠部材32から接続リード35を介し
て相互に離間して配設された複数のダイパッド小片36
aからなるダイパッド36とを備えるものである。
【0041】外枠部材32は、外形形状および内側開口
形状が矩形であり、各接続リード33は外枠部材32の
内側開口の対向する一対の辺から同一平面内に突設され
ている。また、外枠部材32の内側開口の対向する他の
一対の辺からは、接続リード35が同一平面内に突設さ
れている。
【0042】端子部34は、接続リード33の先端に設
けられ、表面側に内部端子34Aを裏面側に外部端子3
4Bを表裏一体的に有している。図示例では、内部端子
34A上に銀めっき層39が設けられており、各内部端
子34A面は同一平面上に位置している。
【0043】ダイパッド36は、外枠部材32の内側開
口の対向する一対の辺から延設された4本の接続リード
25の各々に支持された4個のダイパッド小片36aか
らなっている。そして、各ダイパッド小片36aは表面
側に内部端子37Aを裏面側に外部端子37Bを一体的
に有している。図示例では、内部端子37A上に銀めっ
き層39が設けられており、各内部端子37A面は、上
記の内部端子34A面がなす平面と同じ平面上に位置し
ている。
【0044】このような回路部材31の材質は、42合
金(Ni42%のFe合金)、銅、銅合金等とすること
ができる。
【0045】また、本発明の回路部材31は、ダイパッ
ド36を構成する各ダイパッド小片36aの表面側に電
気絶縁性の両面接着テープを設けたものであってもよ
い。使用する両面接着テープとしては、電気絶縁性のベ
ースフィルムの両面に接着剤層を備えたもの、例えば、
ユーピレックス(宇部興産(株)製の電気絶縁性のベー
スフィルム)の両面にRXF((株)巴川製紙所製の接
着剤)層を備えたUXIW((株)巴川製紙所製)のよ
うな両面接着テープを挙げることができる。
【0046】上記のような回路部材31は、後述する本
発明の樹脂封止型半導体装置の製造方法において使用す
ることにより、上述の樹脂封止型半導体装置11を製造
することができる。
【0047】尚、上述の回路部材31における端子数、
端子配列等は例示であり、本発明がこれに限定されない
ことは勿論である。樹脂封止型半導体装置の製造方法の第1の発明 次に、本発明の樹脂封止型半導体装置の製造方法につい
て説明する。
【0048】図13および図14は、図1乃至図3に示
される樹脂封止型半導体装置1を例とした本発明の樹脂
封止型半導体装置の製造方法の一実施形態を示す工程図
である。各工程は、上記の図2に対応する樹脂封止型半
導体装置の縦断面図で示してある。
【0049】まず、導電性基板41の表裏に感光性レジ
ストを塗布、乾燥して感光性レジスト層42を形成し
(図13(A))、これを所望のフォトマスクを介して
露光した後、現像してレジストパターン42A,42B
を形成する(図13(B))。導電性基板41として
は、上述のように42合金(Ni42%のFe合金)、
銅、銅合金等の金属基板(厚み100〜250μm)を
使用することができ、この導電性基板41は、両面を脱
脂等を行い洗浄処理を施したものを使用することが好ま
しい。また、感光性レジストとしては、従来公知のもの
を使用することができる。
【0050】次に、レジストパターン42A,42Bを
耐腐蝕膜として導電性基板41に腐蝕液でエッチングを
行う(図13(C))。腐蝕液は、通常、塩化第二鉄水
溶液を使用し、導電性基板41の両面からスプレーエッ
チングにて行う。このエッチング工程におけるエッチン
グ量を加減することにより、薄肉部41aの厚さを調整
することができる。
【0051】次いで、レジストパターン42A,42B
を剥離して除去することにより、端子部24とダイパッ
ド26がそれぞれ接続リード23と接続リード25(図
示せず)により外枠部材22に一体的に連結された本発
明の回路部材21が得られる(図13(D))。この回
路部材21では、図から明らかなように、端子部24の
内部端子24A面とダイパッド26の内部端子27A面
とは、同一平面内にある。
【0052】次に、上述のように製造した本発明の回路
部材21の端子部24の内部端子24Aの位置、およ
び、ダイパッド26の内部端子27Aの位置に、銀めっ
き層29(5)を形成し、さらに、ダイパッド26の表
面側に電気絶縁性の両面接着テープ7を貼付する(図1
4(A))。
【0053】次いで、ダイパッド26の表面側に、半導
体素子6の回路形成面と反対側を電気絶縁性の両面接着
テープ7を介して固着することにより、半導体素子6を
搭載する。そして、搭載した半導体素子6の端子6a
と、回路部材21の端子部24の内部端子24Aの銀め
っき層29(5)、および、ダイパッド26の内部端子
27Aの銀めっき層29(5)とを、ワイヤ8で電気的
に接続する(図14(B))。
【0054】次いで、外部端子24Bおよび外部端子2
7Bの一部を外部に露出させるようにして、端子部2
4、ダイパッド26、半導体素子6およびワイヤ8を封
止部材9で封止する(図14(C))。
【0055】次に、回路部材21の各接続リードを切断
し外枠部材22を除去して、本発明の半導体装置1とす
る(図14(D))。また、外部に露出している外部端
子4Bおよび外部端子3Bに半田からなる外部電極10
を形成することができる。樹脂封止型半導体装置の製造方法の第2の発明 図15および図16は、図4乃至図6に示される樹脂封
止型半導体装置11を例とした本発明の樹脂封止型半導
体装置の製造方法の一実施形態を示す工程図である。各
工程は、上記の図5に対応する樹脂封止型半導体装置の
縦断面図で示してある。
【0056】まず、導電性基板51の表裏に感光性レジ
ストを塗布、乾燥して感光性レジスト層52を形成し
(図15(A))、これを所望のフォトマスクを介して
露光した後、現像してレジストパターン52A,52B
を形成する(図15(B))。導電性基板51として
は、上述のように42合金(Ni42%のFe合金)、
銅、銅合金等の金属基板(厚み100〜250μm)を
使用することができ、この導電性基板51は、両面を脱
脂等を行い洗浄処理を施したものを使用することが好ま
しい。また、感光性レジストとしては、従来公知のもの
を使用することができる。
【0057】次に、レジストパターン52A,52Bを
耐腐蝕膜として導電性基板51に腐蝕液でエッチングを
行う(図15(C))。腐蝕液は、通常、塩化第二鉄水
溶液を使用し、導電性基板51の両面からスプレーエッ
チングにて行う。このエッチング工程におけるエッチン
グ量を加減することにより、薄肉部51aの厚さを調整
することができる。
【0058】次いで、レジストパターン52A,52B
を剥離して除去することにより、端子部34とダイパッ
ド36がそれぞれ接続リード33と接続リード35(図
示せず)により外枠部材32に一体的に連結された本発
明の回路部材31が得られる(図15(D))。この回
路部材31では、ダイパッド36は、外枠部材32から
接続リード35を介して相互に離間して配設された複数
のダイパッド小片36aからなる。そして、端子部34
の内部端子34A面と各ダイパッド小片36aの内部端
子37A面とは、同一平面内にある。
【0059】次に、上述のように製造した本発明の回路
部材31の端子部34の内部端子34Aの位置、およ
び、ダイパッド36を構成するダイパッド36aの内部
端子37Aの位置に、銀めっき層39(15)を形成
し、さらに、各ダイパッド小片36aの表面側に電気絶
縁性の両面接着テープ17を貼付する(図16
(A))。
【0060】次いで、ダイパッド36の表面側に、半導
体素子16の回路形成面と反対側を電気絶縁性の両面接
着テープ17を介して固着することにより、半導体素子
16を搭載する。そして、搭載した半導体素子16の端
子16aと、回路部材31の端子部34の内部端子34
Aの銀めっき層39(15)、および、ダイパッド36
の内部端子37Aの銀めっき層39(15)とを、ワイ
ヤ18で電気的に接続する(図16(B))。
【0061】次いで、外部端子34Bおよび外部端子3
7Bの一部を外部に露出させるようにして、端子部3
4、ダイパッド36、半導体素子16およびワイヤ18
を封止部材19で封止する(図16(C))。
【0062】次に、回路部材31の各接続リードを切断
し外枠部材32を除去して、本発明の半導体装置31と
する(図16(D))。また、外部に露出している外部
端子14Bおよび13Bに半田からなる外部電極20を
形成することができる。
【0063】
【実施例】次に、具体的な実施例を挙げて本発明を更に
詳細に説明する。 (回路部材の作製)導電性基板として厚み0.15mm
の銅板(古河電気工業(株)製EFTEC64T−1/
2H)を準備し、脱脂処理、洗浄処理を行った後、この
銅板の両面に紫外線硬化型レジスト(東京応化工業
(株)製OFPR1305)を掛け流し法により塗布し
て乾燥した。次いで、表面側および裏面側のレジスト層
をそれぞれ所定のフォトマスクを介して露光した後、現
像してレジストパターンを形成した。その後、銅板の両
面から塩化第二鉄水溶液を使用してスプレーエッチング
を行い、洗浄後、有機アルカリ溶液を用いてレジストパ
ターンを剥離除去した。これにより、ダイパッドの裏面
に4個の外部端子が一体的に設けられた回路部材が得ら
れた。
【0064】次に、ダイパッドの内部端子面および端子
部の内部端子面とに、銀めっき層(厚み約5μm)を形
成した後、このダイパッドの表面側の所定部位に電気絶
縁性の両面接着テープ(巴川製紙所(株)製UH1W)
を貼り付けた。 (半導体装置の作製)上記の回路部材のダイパッド表面
側の両面接着テープに半導体素子(厚み約0.25m
m)の回路形成面の反対側を圧着して加熱(140℃)
することにより固着して半導体素子を搭載した。次い
で、回路部材のダイパッドの内部端子上の銀めっき層、
および、端子部の内部端子上の銀めっき層と、搭載した
半導体素子の端子とを金線により結線した。その後、外
部端子の一部を外部に露出させるようにして、端子部、
ダイパッド、半導体素子および金線を樹脂材料(日東電
工(株)製MP−7400)で封止した。
【0065】次に、回路部材の各接続リードを切断して
外枠部材を除去し、外部に露出している外部端子に半田
からなるボールを接着して外部電極を形成した。
【0066】このようにして作製した樹脂封止型半導体
装置は外部端子数が48ピン(内、ダイパッド裏面の外
部端子数は4ピン)であり、その外形寸法は6mm四方
と小型であり、かつ、厚みが0.8mmであり非常に薄
いものであった。また、この樹脂封止型半導体装置のリ
ードインダクタンスは5〜7nHであった。
【0067】比較として、ダイパッドの裏面に外部端子
を備えていない回路部材を、上記の回路部材と同様にし
て作製し、この回路部材を用いて外部端子数が44ピン
の樹脂封止型半導体装置を作製した。この樹脂封止型半
導体装置のリードインダクタンスを測定した結果、7〜
9nHであり、上記の本発明の樹脂封止型半導体装置に
比べ大きなものであった。
【0068】
【発明の効果】以上詳述したように、本発明によれば半
導体素子の占有率が高くなり小型化が可能となって回路
基板への実装密度を向上させることができ、また、ダイ
パッドの裏面に一体的に設けられた外部端子が放熱経路
として作用するので半導体装置の放熱性が極めて良好な
ものとなり、かつ、上記の外部端子によりグランドの接
続端子数を増やせるのでパッケージ内のリードインダク
タンスの低減が可能となり、さらに、ダイパッドが複数
のダイパッド小片に分割されている場合、各ダイパッド
小片の裏面に一体的に設けられた外部端子により電源の
接続端子数も増やせるので高速化への対応が可能とな
る。また、外部端子に半田電極を形成することにより、
BGA(Ball Grid Array)タイプの半
導体装置が可能となり、実装作業性、ショート防止性が
向上するとともにさらに、多ピン化への対応が可能とな
り、本発明の回路部材を使用することにより、上記のよ
うな効果を奏する樹脂封止型半導体装置を容易に作製す
ることができ、このような樹脂封止型半導体装置は、本
発明の製造方法により簡便に製造することができる。
【図面の簡単な説明】
【図1】樹脂封止型半導体装置の第1の発明の一実施形
態を示す斜視図である。
【図2】図1に示される樹脂封止型半導体装置のA−A
線における縦断面図である。
【図3】図1に示される樹脂封止型半導体装置の裏面側
からの斜視図である。
【図4】樹脂封止型半導体装置の第2の発明の一実施形
態を示す斜視図である。
【図5】図4に示される樹脂封止型半導体装置のB−B
線における縦断面図である。
【図6】図4に示される樹脂封止型半導体装置の裏面側
からの斜視図である。
【図7】回路部材の第1の発明の一実施形態を示す平面
図である。
【図8】図7に示される回路部材の裏面側を示す平面図
である。
【図9】図7に示される回路部材のC−C線における縦
断面図である。
【図10】回路部材の第2の発明の一実施形態を示す平
面図である。
【図11】図10に示される回路部材の裏面側を示す平
面図である。
【図12】図10に示される回路部材のD−D線におけ
る縦断面図である。
【図13】樹脂封止型半導体装置の製造方法の第1の発
明の一実施形態を示す工程図である。
【図14】樹脂封止型半導体装置の製造方法の第1の発
明の一実施形態を示す工程図である。
【図15】樹脂封止型半導体装置の製造方法の第2の発
明の一実施形態を示す工程図である。
【図16】樹脂封止型半導体装置の製造方法の第2の発
明の一実施形態を示す工程図である。
【符号の説明】
1,11…樹脂封止型半導体装置 2,12…ダイパッド 12a…ダイパッド小片 3A,13A…内部端子 3B,13B…外部端子 4,14…端子部 4A,14A…内部端子 4B,14B…外部端子 6,16…半導体素子 6a,16a…端子 8,18…ワイヤ 9,19…封止部材 10,20…外部電極 21,31…回路部材 22,32…外枠部材 23,25,33,35…接続リード 24,34…端子部 24A,34A…内部端子 24B,34B…外部端子 26,36…ダイパッド 36a…ダイパッド小片 27A,37A…内部端子 27B,37B…外部端子 41,51…導電性基板

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 表面側に内部端子と裏面側に外部端子を
    表裏一体的に有する複数の端子部を略一平面内に二次元
    的に互いに電気的に独立して配置し、端子部の内部端子
    と半導体素子の端子とをワイヤにて電気的に接続し、各
    端子部の外部端子の一部を外部に露出させるように全体
    を樹脂封止した樹脂封止型半導体装置において、 複数個の前記端子部を二次元的に配置する平面の略中央
    部に、表面に複数の内部端子を裏面に複数の外部端子を
    一体的に備えたダイパッドが電気的に独立して配置さ
    れ、前記半導体素子が該ダイパッドの表面に電気的に絶
    縁して搭載されたことを特徴とする樹脂封止型半導体装
    置。
  2. 【請求項2】 表面側に内部端子と裏面側に外部端子を
    表裏一体的に有する複数の端子部を略一平面内に二次元
    的に互いに電気的に独立して配置し、端子部の内部端子
    と半導体素子の端子とをワイヤにて電気的に接続し、各
    端子部の外部端子の一部を外部に露出させるように全体
    を樹脂封止した樹脂封止型半導体装置において、 複数個の前記端子部を二次元的に配置する平面の略中央
    部に電気的に独立して配置されたダイパッドを有し、該
    ダイパッドは電気的に独立して配置された複数のダイパ
    ッド小片からなり、各ダイパッド小片は表面に内部端子
    を裏面に外部端子を一体的に備え、前記半導体素子が前
    記ダイパッドの表面に電気的に絶縁して搭載されたこと
    を特徴とする樹脂封止型半導体装置。
  3. 【請求項3】 外部に露出した外部端子面に半田からな
    る外部電極を備えることを特徴とする請求項1または請
    求項2に記載の樹脂封止型半導体装置。
  4. 【請求項4】 樹脂封止型半導体装置用の回路部材にお
    いて、 外枠部材と、該外枠部材から各々接続リードを介して相
    互に独立して配設された複数の端子部と、前記外枠部材
    から接続リードを介して配設されたダイパッドとを備
    え、各端子部は表面側に内部端子を裏面側に外部端子を
    表裏一体的に有するとともに、各端子部の内部端子面は
    略一平面上に位置し、前記ダイパッドは表面に複数の内
    部端子を裏面に複数の外部端子を一体的に備えることを
    特徴とする回路部材。
  5. 【請求項5】 樹脂封止型半導体装置用の回路部材にお
    いて、 外枠部材と、該外枠部材から各々接続リードを介して相
    互に独立して配設された複数の端子部と、前記外枠部材
    から接続リードを介して配設されたダイパッドとを備
    え、各端子部は表面側に内部端子を裏面側に外部端子を
    表裏一体的に有するとともに、各端子部の内部端子面は
    略一平面上に位置し、前記ダイパッドはそれぞれ接続リ
    ードを介して外枠部材に配設された複数のダイパッド小
    片が相互に離間して同一平面上に配置されてなり、各ダ
    イパッド小片は表面に内部端子を裏面に外部端子を一体
    的に備えることを特徴とする回路部材。
  6. 【請求項6】 表面側に内部端子と裏面側に外部端子を
    表裏一体的に有する複数の端子部を略一平面内に二次元
    的に互いに電気的に独立して配置し、端子部の内部端子
    と半導体素子の端子とをワイヤにて電気的に接続し、各
    端子部の外部端子の一部を外部に露出させるように全体
    を樹脂封止した樹脂封止型半導体装置の製造方法におい
    て、 (A)導電性基板をエッチングして、表面側に内部端子
    を裏面側に外部端子を表裏一体的に有する複数の端子部
    と、表面に複数の内部端子を裏面に複数の外部端子を一
    体的に備えるダイパッドと、前記各端子部が相互に独立
    して接続リードを介して一体的に連結され、かつ、前記
    ダイパッドが接続リードを介して一体的に連結された外
    枠部材と、を備えた回路部材を作成する回路部材作成工
    程と、(B)ダイパッドに半導体素子を電気的に絶縁し
    て固着することにより搭載する半導体素子搭載工程と、
    (C)半導体素子の端子と回路部材の内部端子とをワイ
    ヤで電気的に接続するワイヤボンディング工程と、
    (D)各外部端子の一部を外部に露出させるように全体
    を樹脂封止する樹脂封止工程と、(E)回路部材の各接
    続リードを切断し、外枠部材を除去する外枠部材分離除
    去工程と、を備えることを特徴とする樹脂封止型半導体
    装置の製造方法。
  7. 【請求項7】 表面側に内部端子と裏面側に外部端子を
    表裏一体的に有する複数の端子部を略一平面内に二次元
    的に互いに電気的に独立して配置し、端子部の内部端子
    と半導体素子の端子とをワイヤにて電気的に接続し、各
    端子部の外部端子の一部を外部に露出させるように全体
    を樹脂封止した樹脂封止型半導体装置の製造方法におい
    て、 (A)導電性基板をエッチングして、表面側に内部端子
    を裏面側に外部端子を表裏一体的に有する複数の端子部
    と、表面に内部端子を裏面に外部端子を一体的に備えた
    複数のダイパッド小片が相互に離間して配置されたダイ
    パッドと、前記各端子部が相互に独立して接続リードを
    介して一体的に連結され、かつ、各ダイパッド小片が相
    互に独立して接続リードを介して一体的に連結された外
    枠部材と、を備えた回路部材を作成する回路部材作成工
    程と、(B)ダイパッドに半導体素子を電気的に絶縁し
    て固着することにより搭載する半導体素子搭載工程と、
    (C)半導体素子の端子と回路部材の内部端子とをワイ
    ヤで電気的に接続するワイヤボンディング工程と、
    (D)各外部端子の一部を外部に露出させるように全体
    を樹脂封止する樹脂封止工程と、(E)回路部材の各接
    続リードを切断し、外枠部材を除去する外枠部材分離除
    去工程と、を備えることを特徴とする樹脂封止型半導体
    装置の製造方法。
  8. 【請求項8】 外部に露出した外部端子面に半田からな
    る外部電極を形成する半田外部電極形成工程を有するこ
    とを特徴とする請求項6または請求項7に記載の樹脂封
    止型半導体装置の製造方法。
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Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001332648A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
WO2002069402A1 (fr) * 2001-02-28 2002-09-06 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de production
JP2002314024A (ja) * 2001-04-13 2002-10-25 Yamaha Corp 半導体パッケージ及び半導体パッケージの製造方法
JP2003031753A (ja) * 2001-07-19 2003-01-31 Sony Corp 半導体装置及びその製造方法
JP2003046053A (ja) * 2001-07-27 2003-02-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2004228167A (ja) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd リードフレーム及びそれを用いた半導体装置
JP2004228169A (ja) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd 半導体装置
JP2005294871A (ja) * 2005-07-05 2005-10-20 Renesas Technology Corp 半導体装置
JPWO2004010497A1 (ja) * 2002-07-24 2005-11-17 三菱電機株式会社 半導体装置
JP2006032989A (ja) * 2005-10-07 2006-02-02 Yamaha Corp 半導体パッケージ及び半導体パッケージの製造方法
JP2006147908A (ja) * 2004-11-22 2006-06-08 Sony Corp 半導体装置及びその製造方法、並びにリードフレーム
JP2007013219A (ja) * 2006-10-20 2007-01-18 Sanyo Electric Co Ltd 半導体装置
US7170149B2 (en) 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
JP2008078445A (ja) * 2006-09-22 2008-04-03 Yamaha Corp リードフレーム
JP2009502045A (ja) * 2005-07-18 2009-01-22 クゥアルコム・インコーポレイテッド 集積回路の実装
JP2009164594A (ja) * 2007-12-11 2009-07-23 Dainippon Printing Co Ltd 半導体装置用基板、樹脂封止型半導体装置、半導体装置用基板の製造方法および樹脂封止型半導体装置の製造方法
WO2009113507A1 (ja) * 2008-03-10 2009-09-17 吉川工業株式会社 半導体装置とこれを備えた通信機器及び電子機器
JP2010103577A (ja) * 2010-02-09 2010-05-06 Rohm Co Ltd 半導体装置
JP2010141175A (ja) * 2008-12-12 2010-06-24 Toyota Motor Corp 半導体装置
JP2012165029A (ja) * 2000-03-13 2012-08-30 Dainippon Printing Co Ltd 回路部材の製造方法
JP2013524552A (ja) * 2010-04-12 2013-06-17 日本テキサス・インスツルメンツ株式会社 ハーフエッチングされた金属リードフレーム上に組み立てられたチップを有するボールグリッドアレイデバイス
WO2013094101A1 (ja) * 2011-12-22 2013-06-27 パナソニック株式会社 半導体パッケージ、その製造方法及び金型、半導体パッケージの入出力端子
JP2013168669A (ja) * 2013-04-18 2013-08-29 Agere Systems Inc 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法
JP2013179246A (ja) * 2012-02-08 2013-09-09 Mitsumi Electric Co Ltd 電子部品モジュール及び製造方法
JP2015153876A (ja) * 2014-02-13 2015-08-24 セイコーインスツル株式会社 リードフレーム、および半導体装置
TWI618201B (zh) * 2013-03-09 2018-03-11 創研騰智權信託有限公司 低厚度引線半導體封裝
JP2018125530A (ja) * 2018-01-25 2018-08-09 株式会社加藤電器製作所 電子デバイス
CN110364493A (zh) * 2018-04-11 2019-10-22 日月光半导体制造股份有限公司 半导体装置封装及其制造方法
US11469205B2 (en) 2013-03-09 2022-10-11 Adventive International Ltd. Universal surface-mount semiconductor package

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012165029A (ja) * 2000-03-13 2012-08-30 Dainippon Printing Co Ltd 回路部材の製造方法
JP2001332648A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
WO2002069402A1 (fr) * 2001-02-28 2002-09-06 Hitachi, Ltd. Dispositif a semi-conducteur et son procede de production
US7170149B2 (en) 2001-04-13 2007-01-30 Yamaha Corporation Semiconductor device and package, and method of manufacture therefor
JP2002314024A (ja) * 2001-04-13 2002-10-25 Yamaha Corp 半導体パッケージ及び半導体パッケージの製造方法
US7554182B2 (en) 2001-04-13 2009-06-30 Yamaha Corporation Semiconductor device and package, and method of manufacturer therefor
KR100836303B1 (ko) * 2001-04-13 2008-06-09 야마하 가부시키가이샤 반도체 소자 및 패키지와 그 제조방법
KR100831818B1 (ko) * 2001-04-13 2008-05-28 야마하 가부시키가이샤 반도체 패키지
KR100677651B1 (ko) * 2001-04-13 2007-02-01 야마하 가부시키가이샤 반도체 소자 및 패키지와 그 제조방법
JP2003031753A (ja) * 2001-07-19 2003-01-31 Sony Corp 半導体装置及びその製造方法
JP2003046053A (ja) * 2001-07-27 2003-02-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JPWO2004010497A1 (ja) * 2002-07-24 2005-11-17 三菱電機株式会社 半導体装置
JP2004228167A (ja) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd リードフレーム及びそれを用いた半導体装置
JP2004228169A (ja) * 2003-01-20 2004-08-12 Sanyo Electric Co Ltd 半導体装置
JP2006147908A (ja) * 2004-11-22 2006-06-08 Sony Corp 半導体装置及びその製造方法、並びにリードフレーム
JP2005294871A (ja) * 2005-07-05 2005-10-20 Renesas Technology Corp 半導体装置
JP2009502045A (ja) * 2005-07-18 2009-01-22 クゥアルコム・インコーポレイテッド 集積回路の実装
JP4847525B2 (ja) * 2005-07-18 2011-12-28 クゥアルコム・インコーポレイテッド 集積回路の実装
JP2006032989A (ja) * 2005-10-07 2006-02-02 Yamaha Corp 半導体パッケージ及び半導体パッケージの製造方法
JP2008078445A (ja) * 2006-09-22 2008-04-03 Yamaha Corp リードフレーム
JP2007013219A (ja) * 2006-10-20 2007-01-18 Sanyo Electric Co Ltd 半導体装置
JP2009164594A (ja) * 2007-12-11 2009-07-23 Dainippon Printing Co Ltd 半導体装置用基板、樹脂封止型半導体装置、半導体装置用基板の製造方法および樹脂封止型半導体装置の製造方法
JP2012231176A (ja) * 2007-12-11 2012-11-22 Dainippon Printing Co Ltd 半導体装置用基板、樹脂封止型半導体装置、半導体装置用基板の製造方法および樹脂封止型半導体装置の製造方法
WO2009113507A1 (ja) * 2008-03-10 2009-09-17 吉川工業株式会社 半導体装置とこれを備えた通信機器及び電子機器
CN101971486A (zh) * 2008-03-10 2011-02-09 吉川工业株式会社 半导体器件和具备该半导体器件的通信设备以及电子设备
JP2009218804A (ja) * 2008-03-10 2009-09-24 Yoshikawa Kogyo Co Ltd 半導体装置とこれを備えた通信機器及び電子機器
US8384202B2 (en) 2008-03-10 2013-02-26 Yoshikawa Kogyo Co., Ltd. Semiconductor device, and communication apparatus and electronic apparatus having the same
JP4551461B2 (ja) * 2008-03-10 2010-09-29 吉川工業株式会社 半導体装置とこれを備えた通信機器及び電子機器
JP2010141175A (ja) * 2008-12-12 2010-06-24 Toyota Motor Corp 半導体装置
JP2010103577A (ja) * 2010-02-09 2010-05-06 Rohm Co Ltd 半導体装置
JP2013524552A (ja) * 2010-04-12 2013-06-17 日本テキサス・インスツルメンツ株式会社 ハーフエッチングされた金属リードフレーム上に組み立てられたチップを有するボールグリッドアレイデバイス
US8937374B2 (en) 2011-12-22 2015-01-20 Panasonic Corporation Semiconductor package, method and mold for producing same, input and output terminals of semiconductor package
WO2013094101A1 (ja) * 2011-12-22 2013-06-27 パナソニック株式会社 半導体パッケージ、その製造方法及び金型、半導体パッケージの入出力端子
JP2013179246A (ja) * 2012-02-08 2013-09-09 Mitsumi Electric Co Ltd 電子部品モジュール及び製造方法
TWI618201B (zh) * 2013-03-09 2018-03-11 創研騰智權信託有限公司 低厚度引線半導體封裝
US11469205B2 (en) 2013-03-09 2022-10-11 Adventive International Ltd. Universal surface-mount semiconductor package
JP2013168669A (ja) * 2013-04-18 2013-08-29 Agere Systems Inc 改良型パドルを有するクワッド・フラット・ノーリード(qfn)集積回路(ic)パッケージおよびこのパッケージを設計する方法
JP2015153876A (ja) * 2014-02-13 2015-08-24 セイコーインスツル株式会社 リードフレーム、および半導体装置
JP2018125530A (ja) * 2018-01-25 2018-08-09 株式会社加藤電器製作所 電子デバイス
CN110364493A (zh) * 2018-04-11 2019-10-22 日月光半导体制造股份有限公司 半导体装置封装及其制造方法

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