JP2005294871A - 半導体装置 - Google Patents

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Abstract

【課題】 接地インダクタンスを低減し、高周波特性の良好なパッケージング技術を提供する。
【解決手段】 タブの半導体チップ搭載領域に搭載した半導体チップと、このタブの周囲に配置され封止体外に露出して外部端子となるリードとを電気的に接続した半導体装置において、前記タブのボンディング領域と半導体チップの電源回路用のパッドとを電気的に接続し、前記タブの一部を前記封止体外に露出させ、このタブの露出部分を半導体装置の電源用外部端子とする。
タブの露出部分を接地電源用外部端子として用いるため、リードを外部端子として用いていた従来の半導体装置と比較して、伝送経路が短縮され、その断面積が増加するため、低インダクタンス・低インピーダンス化を図ることが可能となる。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体装置の高周波特性の向上に適用して有効な技術に関するものである。
半導体装置として、製造が比較的容易で低コストであることから、樹脂を用いた封止体によって半導体チップを覆い、封止体から延在するリードを外部端子とするＳＯＰ型、ＳＯＪ型或いはＱＦＰ型等の半導体装置が広く用いられている。
これらＱＦＰ型等の半導体装置では、半導体装置の外部端子となるリードが封止体側面から延在しているために、実装状態では、リードと配線基板との接続領域が半導体装置の周囲に必要となる。このため、半導体装置周囲の前記接続領域の面積を縮小して電子装置を小型化するために、前記封止体の底面外周部にてリード底面を封止体から露出させて半導体装置の外部端子とする底面端子型の半導体装置が考えられた。底面端子型の半導体装置としては、ＱＦＮ（Quad Flat Nonlead）型或いはＳＯＮ（Small Outline Nonlead）型等の半導体装置が知られている。
また、前述したＱＦＰ型或いはＱＦＮ型等の半導体装置の組立てにはリードフレームが用いられており、半導体チップをレジン又は銀ペーストによってタブに固定し、半導体チップのパッドとリードとがボンディングワイヤによって電気的に接続されている。このボンディング後に、半導体チップ、タブ、ボンディングワイヤが例えばエポキシ樹脂からなる封止体によって封止され、ダムバー及びタイバーが切断されて各リードは機械的・電気的に分離され、分離されたリードを所定形状に成形して、半導体装置が完成する。
こうした底面端子型の半導体装置については、下記特許文献に開示されている。
特開昭６３‐２９６２５２号公報 特開平９‐１６２３２７号公報
半導体装置では、携帯電話等の移動体通信に代表されるように、播送される情報量の飛躍的な増加によって高速通信網の整備が必須となり、使用周波数の高速化が進められ、このような高周波信号を処理するための半導体装置には高周波ＲＦ特性の向上が求められている。このため、高周波信号を処理する半導体チップを搭載した半導体装置では、パッケージングの技術についても、半導体チップと実装基板との伝送系となるリード等にも高周波特性を活かした構造とすることが求められ、接地インダクタンスを低減することが必要となっている。
本発明の課題は、接地インダクタンスを低減し、高周波特性の良好なパッケージング技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
タブの半導体チップ搭載領域に搭載した半導体チップと、このタブの周囲に配置され封止体外に露出して外部端子となるリードとを電気的に接続した半導体装置において、前記タブのボンディング領域と半導体チップの電源回路用のパッドとを電気的に接続し、前記タブの一部を前記封止体外に露出させ、このタブの露出部分を半導体装置の電源用外部端子とする。
また、タブの半導体チップ搭載領域に搭載した半導体チップと、このタブの周囲に配置され封止体外に露出して外部端子となるリードとを電気的に接続した半導体装置において、前記タブのボンディング領域と半導体チップの接地電源用のパッドとを電気的に接続し、前記タブの底面を前記封止体の底面から露出させ、この露出しているタブの底面を半導体装置の接地電源用外部端子とする。
更に、タブの半導体チップ搭載領域に搭載した半導体チップと、このタブの周囲に配置され封止体外に露出して外部端子となるリードとを電気的に接続する半導体装置の製造方法において、タブの半導体チップ搭載領域に半導体チップを搭載する工程と、前記半導体チップのパッドとリードとをボンディングし、前記半導体チップの接地電源用のパッドとタブのボンディング領域とをボンディングする工程と、前記タブの底面を露出させて封止体を形成する工程とを有する。
（作用）
タブの露出部分を接地電源用外部端子として用いるため、リードを外部端子として用いていた従来の半導体装置と比較して、伝送経路が短縮され、その断面積が増加するため、低インダクタンス・低インピーダンス化を図ることが可能となる。なお、従来の半導体装置にも、半導体チップを搭載するタブを封止体から露出させているものがあるが、それらの半導体装置ではタブを放熱板としても利用しているに過ぎず、単に放熱性を考慮しているに留まり、高周波特性の点は考慮されていない。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明によれば、伝送経路が短縮され、その断面積が増加するため、接地伝送経路の低インダクタンス・低抵抗化を図ることが可能となるという効果がある。
（２）本発明によれば、ボンディングワイヤの短縮によって低インピーダンス化を図ることが可能となるという効果がある。
（３）本発明によれば、上記効果（１）（２）により、アイソレーション特性が向上するという効果がある。
（４）本発明によれば、上記効果（２）（１）により、ＲＦ特性が格段に向上するという効果がある。
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の一実施の形態であるＱＦＰ型半導体装置を封止体を透過して示す平面図であり、図１中のａ‐ａ線に沿った縦断面図を基板実装状態として図２に示してある。
本実施の形態の半導体装置では、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３の半導体チップ搭載領域３ａに固定し、半導体チップ１のパッド１ａとリード４のインナーリード４ａの内端とをボンディングワイヤ５によって電気的に接続してある。半導体チップ１の電源回路の接地用パッド１ａは接地用のリード４と接続するが、並列して接地用のパッド１ａとタブ３のボンディング領域３ｂとをボンディングワイヤ５によって接続する。
半導体チップ１、タブ３、リード４のインナーリード４ａ、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってタブ３の一部である底面を露出させて封止する。リード４のアウターリード４ｂは、封止体６の側面から露出し、実装状態では、アウターリード４ｂの外端が配線基板に接続固定される。
配線基板は、配線層７がガラスエポキシ或いはムライトセラミック等の絶縁性材料を板状に成形した基体８の表面或いは内部に形成されており、最上層に形成された配線層７が部分的に、半導体装置の外部端子であるアウターリード４ｂとの接続端子７ａとなっており、実装状態では、接続端子７ａとアウターリード４ｂとを接合剤であるハンダ９によって接続する。そして、本実施の形態の半導体装置では、封止体６から露出しているタブ３の露出部分を半導体装置の接地電源用外部端子として用い、その底面を接地電位の配線層７の接続端子７ｂに接合剤であるハンダ９によって接続する。
このように、タブ３の露出部分を接地電源用外部端子として用いるため、リード４を外部端子として用いていた従来の半導体装置と比較して、伝送経路が短縮され、その断面積が増加するため、接地伝送経路の低インダクタンス・低抵抗化を図ることが可能となり、ボンディングワイヤの短縮によって低インピーダンス化を図ることが可能となる。これによって、アイソレーション特性が向上し、ＲＦ特性が格段に向上する。
また、タブ３の露出部分を接地電源用外部端子として用いるので、電源供給の問題だけを考えた場合には、半導体チップ１の電源回路の接地用パッド１ａを接地用のリードＶｃｃと接続しなくてもよい。しかし、接地用パッド１ａと接続した接地用のリードＶｃｃを、高周波信号の入出力リードＲＦｉｎ，ＲＦｏｕｔに隣接させて配置することによって、高周波信号を安定化させることができる利点がある。加えて、接地用のリードＶｃｃを設けておくことによって、従来の半導体装置のピン配置と互換性をもたせることが可能になる。これらの利点が必要とされない場合であれば、接地用のリードＶｃｃと半導体チップ１とをボンディング接続しない構成、更に接地用のリードＶｃｃを設けずに少ピン化する構成とすることも可能である。
ところで、封止体６の樹脂とタブ３或いはリード４の金属とでは、熱膨張係数に違いがある。フィラ等により調整して熱膨張係数を近付けたとしても、熱による収縮・膨張の過渡的な特性は変えることができず、この相違から収縮・膨張の速度が異なり、熱による収縮・膨張の際に前記樹脂と金属との界面にずれが生じる。こうしたずれは、半導体装置の中心から遠ざかるに連れて大きくなるため、タブ３の周縁に位置するボンディング領域３ｂでは、このずれによってボンディングワイヤ５に剪断応力が働き、ボンディングワイヤ５が外れて導通が絶たれてしまうことがある。こうした断線は単に電源供給の問題に留まらず、例えば高周波信号の配線と隣接して設けられた接地配線が断線した場合には、伝送される高周波信号に影響を与えることになる。
このような断線を防止するためには、図３に部分平面図を示し、図３中のａ‐ａ線に沿った縦断面図を図４に示しているように、収縮前記タブのボンディング領域と半導体チップ搭載領域との間に孔或いはスリットからなる分離部１０を設けることが有効である。この分離部１０によって半導体チップ搭載領域３ａとボンディング領域３ｂとが分断されているため、半導体チップ搭載領域３ａの熱応力はボンディング領域３ｂには伝わりにくくなる。加えて、この分離部１０に充填された樹脂によってタブ３の上下に位置する樹脂が一体化され、ボンディング領域３ｂは近傍の樹脂と挙動をともにすることとなり、樹脂とボンディング領域３ｂとの間に生じるずれが小さくなるため、ボンディングワイヤ５に大きな剪断応力が加えられることがなくなる。
また、図５は本発明の一実施の形態の変形例を封止体を透過して示す平面図である。この例では、接地用のリード４をタブに直接接続して一体化してある。このため半導体チップ１とのボンディングを１本のボンディングワイヤで行なうことができる。この場合に、インナーリード４ａがタブ３に近接しているために、ボンディング領域３ｂの段上げが難しくなることがある。こうした場合には、図６に部分平面図を示すようにタブ３に切り込みを設けて、この部分で段上げを行なう構成とすることが可能である。
続いて、本実施の形態の半導体装置の製造方法について説明する。本実施の形態の半導体装置は、個々の半導体装置に用いられるタブ及びリードの組がタイバー或いはダムバーによって一体化されたタブ及びリードの組が連続して複数組形成され、夫々のリードフレームを用いており、リードフレームとしては、例えばＦｅ‐Ｎｉ系合金或いはＣｕ系合金等からなり、半導体チップ１が搭載されるタブ３の全周囲にわたって複数の信号用のリード４が配置されており、タブ３はリード４の間に設けられたタブ吊りリード１１によってタブ３をフレームに支持している。
そして、このリードフレームの夫々のタブ３の半導体チップ搭載領域３ａに夫々半導体チップ１をレジン又は銀ペーストによって固定し、半導体チップ１のパッド１ａ電極とインナーリード４ａとをボンディングワイヤ５によって接続し、半導体チップ１をリードフレームに実装する。半導体チップ１とインナーリード４ａとのボンディングの際に、半導体チップ１の接地電源用のパッド１ａとタブ３のボンディング領域３ｂとをボンディングする。
次に、半導体チップ１を実装したリードフレームを、金型のキャビデイ内に半導体チップ１、タブ３、リード４、ボンディングワイヤ５を収容して、封止樹脂を注入して封止体６を形成する。この時、タブ３の下面は金型に密着させているため、封止樹脂が付着せずに封止体６の底面にタブ３の底面が露出することとなる。この後、タイバー或いはダムバーを切断し、個々の半導体装置に分離して、アウターリード４ｂをガルウイング等に成形する。
（実施の形態２）
図７は本発明の他の実施の形態であるＱＦＮ型半導体装置を封止体を透過して示す平面図であり、図７中のａ‐ａ線に沿った縦断面図を基板実装状態として図８に示してある。
本実施の形態の半導体装置では、単結晶シリコン等の半導体基板に所定の素子を形成した半導体チップ１を、レジン又は銀ペースト等の接合剤２によってタブ３の半導体チップ搭載領域３ａに固定し、半導体チップ１のパッド１ａとリード４のインナーリード４ａの内端とをボンディングワイヤ５によって電気的に接続してある。半導体チップ１の電源回路の接地用パッド１ａは接地用のリード４と接続するが、並列して接地用のパッド１ａとタブ３のボンディング領域３ｂとをボンディングワイヤ５によって接続する。
半導体チップ１、タブ３、リード４の上面及び側面、ボンディングワイヤ５は、例えばエポキシ樹脂にフィラを混入させた封止樹脂を用いた封止体６によってタブ３の一部である底面及びリード４の底面を露出させて封止する。実装状態では、このリード４の底面が配線基板に接続固定される。こうした底面端子型の半導体装置では、半導体チップを封止する封止体の底面に夫々複数のリードが設けられているために、半導体装置を配線基板に実装する場合に、その周囲に接続領域を設ける必要がないため半導体装置の実装状態での占有面積が減少し、周囲のスペースを有効に利用することができるという利点がある。
配線基板は、配線層７がガラスエポキシ或いはムライトセラミック等の絶縁性材料を板状に成形した基体８の表面或いは内部に形成されており、最上層に形成された配線層７が部分的に、半導体装置の外部端子であるリード４の底面との接続端子７ａとなっており、実装状態では、接続端子７ａとリード４の底面とを接合剤であるハンダ９によって接続する。そして、本実施の形態の半導体装置では、封止体６から露出しているタブ３の露出部分を半導体装置の接地電源用外部端子として用い、その底面を接地電位の配線層７の接続端子７ｂに接合剤であるハンダ９によって接続する。
なお、ボンディング領域３ｂは、ハーフエッチングによってその底面側を除去し、この部分に封止体６が形成してある。これは、ボンディング領域３ｂの底面が露出していると、配線基板に実装する際にタブ３を接続するハンダ９が隣接するリード４を接続するハンダ９と一体化してしまうハンダブリッジが生じるのを防止するためである。
このように、タブ３の露出部分を接地電源用外部端子として用いるため、リード４を外部端子として用いていた従来の半導体装置と比較して、伝送経路が短縮され、その断面積が増加するため、接地伝送経路の低インダクタンス・低抵抗化を図ることが可能となり、ボンディングワイヤの短縮によって低インピーダンス化を図ることが可能となる。これによって、アイソレーション特性が向上し、ＲＦ特性が格段に向上する。
また、図９に封止体を透過して平面図を示し、図９中のａ‐ａ線に沿った縦断面図を図１０に示す本実施の形態の変形例では、接地用のリード４をタブに直接接続して一体化し、リード４の一部をボンディング領域３ｂとしている。このため半導体チップ１とのボンディングを１本のボンディングワイヤで行なうことができる。この場合に、タブ３とリード４との間をハーフエッチングしてあるが、この構成によって、前述したハンダブリッジを防止するとともに、前述した実施の形態の分離部１０に相当する機能を発揮する。即ち、ハーフエッチングされた部分に充填された樹脂によってリード４の上に位置する樹脂がリード４と一体化されて近傍の樹脂と挙動をともにすることとなり、樹脂とリード４のボンディング領域３ｂとの間に生じるずれが小さくなるため、ボンディングワイヤ５に大きな剪断応力が加えられることがなくなる。
また本実施の形態は、図９に封止体を透過して平面図を示し、図９中のａ‐ａ線に沿った縦断面図を図１０に示す本実施の形態の変形例のように、通常のタブ３の周縁部をボンディング領域３ｂとして実施することもできる。従来のリードフレームをそのまま流用することも可能となり、本発明の実施が容易となる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるＱＦＰ型或いはＱＦＮ型半導体装置に適用した場合について説明したが、それに限定されるものではなく、本発明は、他の形式の表面実装型半導体装置にも広く適用が可能である。
本発明の一実施の形態である半導体装置を示す平面図である。 図１中のａ‐ａ線に沿った縦断面図である。 本実施の形態の分離部を示す部分平面図である。 図３中のａ‐ａ線に沿った縦断面図である。 本発明の一実施の形態の変形例を示す平面図である。 本例の段上げ部分を示す部分平面図である。 本発明の他の実施の形態である半導体装置を示す平面図である。 図７中のａ‐ａ線に沿った縦断面図である。 本発明の他の実施の形態の変形例である半導体装置を示す平面図である。 図９中のａ‐ａ線に沿った縦断面図である。 本発明の一実施の形態である半導体装置の変形例を示す縦断面図である。 図１１中のａ‐ａ線に沿った縦断面図である。
符号の説明
１…半導体チップ、２…接合剤、３…タブ、３ａ…半導体チップ搭載領域、３ｂ…ボンディング領域、４…リード、４ａ…インナーリード、４ｂ…アウターリード、５…ボンディングワイヤ、６…封止体、７…配線層、８…基体、９…ハンダ、１０…分離部、１１…タブ吊りリード。

Claims (2)

  1. タブの半導体チップ搭載領域に搭載した半導体チップと、このタブの周囲に配置され封止体外に露出して外部端子となる複数のリードとを電気的に接続した半導体装置において、
    前記複数のリードの一部は前記タブに接続一体化され、前記タブに接続一体化されたリードの裏面側は部分的にエッチングされた構造であり、
    前記半導体チップの接地電源用のパッドと前記タブに接続一体化されたリードの表面側とが電気的に接続され、前記タブの底面を前記封止体の底面から露出させ、この露出しているタブの底面を半導体装置の接地電源用外部端子としたことを特徴とする半導体装置。
  2. 前記半導体チップの接地電源用のパッドに接続される部分のリードと前記タブとの間が前記の部分的にエッチングされた構造であることを特徴とする請求項１に記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置
KR100939153B1 (ko) 2007-12-11 2010-01-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2012227347A (ja) * 2011-04-19 2012-11-15 Toyota Central R&D Labs Inc 高周波装置
JP2013508974A (ja) * 2009-10-19 2013-03-07 ナショナル セミコンダクター コーポレーション 向上した接地ボンド信頼性を有するリードフレーム・パッケージ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291483A (ja) * 1992-04-10 1993-11-05 Toshiba Corp 半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11233683A (ja) * 1998-02-10 1999-08-27 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法
JPH11260990A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム，樹脂封止型半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291483A (ja) * 1992-04-10 1993-11-05 Toshiba Corp 半導体装置
JPH1174404A (ja) * 1997-08-28 1999-03-16 Nec Corp ボールグリッドアレイ型半導体装置
JPH11233683A (ja) * 1998-02-10 1999-08-27 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材および樹脂封止型半導体装置の製造方法
JPH11260990A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム，樹脂封止型半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置
KR100939153B1 (ko) 2007-12-11 2010-01-28 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2013508974A (ja) * 2009-10-19 2013-03-07 ナショナル セミコンダクター コーポレーション 向上した接地ボンド信頼性を有するリードフレーム・パッケージ
JP2012227347A (ja) * 2011-04-19 2012-11-15 Toyota Central R&D Labs Inc 高周波装置

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