KR100831818B1 - 반도체 패키지 - Google Patents

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KR100831818B1
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히로시 사이토
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야마하 가부시키가이샤
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Abstract

반도체 칩(2)을 캡슐화하는 반도체 패키지(1)는 기판과의 전기적 접속을 제공하는 내주 리드(4) 및 내주 리드(5)를 구비한다. 여기서, 리드 프레임은 금속 몰드(11)로 세팅되어 수지가 주입되고, 외주 리드에 근접하여 클램핑된다. 이것에 의해, 내주 리드들의 하측 표면들 주위에 수지 버(burr)의 형성을 피하도록 상기 반도체 패키지가 밀봉된다. 또한, 반도체 소자는 스테이지(152)에 실장되는 반도체 칩(101)과 단자들(102)이 수지 내에 매립된 패키지(104)를 이용하여 제조된다. 각 단자들은 전극면(121), 연결부(122) 및 노출 단면(123)을 구비하고 있다. 여기서, 격리부(142)는 수지로 구성된 패키지의 일체부로서 형성되어, 전극면과 노출 단면 사이의 소정의 영역에 배열된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 칩 및 부품을 수지로 패키지화한 반도체 소자에 관한 것이다. 본 발명은 또한 반도체 소자 및 패키지의 제조방법에도 관련된다.
전자 및 정보 기술에 있어서의 근래의 진보에 의해, 고도의 집적화 방식으로 상당수의 반도체 부품을 내장한 각종 전자기기가 제공되고 있다. 이에 따라 반도체 부품 및 칩을 수지로 캡슐화하는 패키지의 소형화에 대한 강한 요구가 제기되고 있다. 종래에는 패키지의 소형화를 실현하기 위해 소위 QFN 패키지(즉, quad flatpack non-leaded packages)가 사용되었다. QFN 패키지는 종래에 패키지의 측면 부분으로부터 돌출되어 있던 외주 리드를 제거하는 한편, 기판과 그 밑면을 전기적으로 접속시키는 외부 전극을 마련하고 있다.
밀봉성을 확보하기 위해, 패키지는 일반적으로 수지 내에 둘러싸이거나 밀봉된 리드 프레임으로 구성된다. 일본 특허 제3012816호는 리드 프레임의 상하면 모두 수지로 밀봉되어 밀봉성을 높인 QFN 패키지의 전형적인 예를 교시하고 있다. 일본 특개평 제2000-243891호는 방열 또는 열 손실을 개선하기 위해, 리드 프레임을 수지 내에 넣거나 밀봉시키는 한편, 반도체 칩을 지지하는 스테이지의 밑면이 노출되도록 한 QFN 패키지의 다른 예를 교시하고 있다.
상술한 바와 같이, 종래의 패키지는 반도체 칩과 리드 프레임을 여러 가지 방법으로 수지 내에 넣거나 밀봉시키도록 설계된다. 그러나, 패키지에 설치될 수 있는 리드의 수는 수지 내에 밀봉된 패키지의 소정의 부분을 나타내는 밀봉 수지 영역에 의해 제한되어야 한다. 필요한 수의 리드를 확보하기 위해서는 밀봉 수지 영역을 확대할 필요가 있으며, 이는 패키지의 소형화를 곤란하게 한다.
수지 패키지로 밀봉되는 반도체 소자의 일반적인 구성에 있어서, 반도체 칩은 단자들에 전기적으로 접속되며, 일부분은 전극으로서 노출된다. 이와 같이, 전극이 '노출된' 수지 패키지에 반도체 칩과 단자들이 함께 집적하여 조립된다. 종래에는 반도체 소자의 패키지의 측면으로부터 단자들이 돌출된다. 패키지에서 나오는 단자 수 증가에 대한 요구 및 패키지 소형화의 요구에 응하여, 최근의 반도체 기술은 기판에 부착 및 탑재되는 패키지 이면에 다수의 단자들이 정렬되는 소위 LGA형('LGA'는 'Land Grid Array'의 약자이다)을 제공한다.
LGA형 반도체 소자 제조의 아웃라인은 후술한다.
도 25는 종래 반도체 소자 제조에 사용되는 리드 프레임, 또는 “프레임”의 예를 나타낸다. 도 26은 도 25의 프레임을 사용하여 제조된 반도체 소자 단면의 선택된 부분을 나타낸다.
즉, 프레임(205)은 그 외부 프레임부로서 대략 직사각형인 단자 지지부(251)를 제공한다. 여기서, 소정 수의 내부 단자들(202a)이 단자 지지부(251)의 안쪽 면을 따라 배열되고, 소정 수의 외부 단자들(202b)이 단자 지지부(251)의 바깥쪽 면을 따라 배열된다. 즉, 내부 단자들(202a)이 단자 지지부(251)에서 안쪽으로 돌출되어 있고, 외부 단자들(202b)은 단자 지지부(251)에서 바깥쪽으로 돌출되어 있으며, 이 단자들(202)은 서로 연결되어 교대로 반대 방향으로 돌출된다. 네 개의 스테이지 지지부(253)가 단자 지지부(251)의 네 코너에서 안쪽으로 연장되어, 프레임(205)의 중심 영역에 배치되는 스테이지(252)를 지지한다. 프레임(205)에서 스테이지(252)와 스테이지 지지부(253)를 생략하는 것도 가능하다. 도 25는 이 둘 모두 마련한 프레임(205)의 전형적인 예를 나타낸다.
반도체 칩(101)은 프레임 조립체 형성과 함께 프레임(205)의 스테이지(252)에 고정하여 설치된다. 도 26은 앞면을 위로 하여 스테이지(252) 위에 설치된 반도체 칩(101)을 나타낸다. 여기서, 반도체 칩(101)의 패드(101a)가 가느다란 선(103)에 의해 단자(202a, 202b)의 후부에 각각 접속된다. 반도체 칩(101)이 앞면을 아래로 하여 스테이지(252) 위에 설치되면, 반도체 칩(101)의 패드(101a)가 땜납 범프 또는 땜납 볼에 의해 단자(202)에 직접 접속된다.
이와 같이, 반도체 칩(101)이 프레임(205)에 접속된 프레임 조립체를 제공하는 것이 가능하다. 프레임 조립체는 외부 회로(도시 생략)에 접속된 단자(202)의 전극면(221)이 외부적으로 노출된 상태에서 수지 내에 둘러싸이거나 밀봉되어 패키지(104)를 형성한다. 그리고, 단자(202)의 전극면(221)과 프레임(205)의 단자 지지부(251)는 연마되어 다이싱에 의해 제거된다. 실제 제조 시에는 다수 유닛의 전술한 프레임 조립체가 서로 연결된 복합 상호 연결 프레임 조립체가 제공된다. 그러므로, 외부 단자(202b)의 겉면에 다이싱을 가해, 반도체 소자 각각을 분리시킨 다. 참조부호 DG는 단자 지지부(251)가 연마에 의해 제거된 프레임 조립체의 흔적으로 형성된 다이싱 홈을 나타낸다.
상기 설명한 바와 같이 제조된 LGA형 반도체 소자를 외부 회로에 접속할 때, 반도체 소자의 밑면(또는 실장면)은 납땜 바스에 담겨져, 예컨대 땜납 필렛이 단자(202)의 전극면(221) 각각에 형성된다. 이와 같이, 반도체 소자의 단자들(202)이 땜납 필렛에 의해 외부 회로의 단자들에 접속된다. 그러나, 종래의 반도체 소자는 납땜에 관련된 여러 가지 문제를 갖고 있다. 이러한 문제 중 하나는 패키지(104)의 다이싱에 의해 형성되어 전극면(221)과 계속해서 접속을 형성하는 절삭면(141)에 노출되는 단자(202)의 '노출된' 단자표면(223)에 의해 발생한다. 이 때문에, 반도체 소자가 납땜 바스에 담겨질 때 땜납이 전극면(221)은 물론 단자표면(223)에도 부착하여, 도 27a에 도시한 것과 같이 이 면들이 동일한 땜납 필렛(F)으로 연속하여 덮여진다. 이것은 땜납의 정량이 각 단자(202)에 정상적으로 부착되는 것을 막는다. 즉, 이것은 외부 회로와의 접속 시의 접합 강도에 편차를 일으킬 수 있다. 또한, 땜납의 불안정한 소비는 반도체 소자의 제조 관리에 문제를 일으킬 수 있다. 납땜에 관련된 다른 문제는 도 27b에 도시한 것처럼 내부 단자(202a)와 외부 단자(202b)를 동일한 땜납 필렛(F)으로 함께 접속하는 브리지의 형성에 의해 발생한다. 또한, 패키지(104)의 단자(202)에 부착하는 땜납의 과도한 양 때문에 단자(202)와 외부 회로의 단자 사이에 땜납 브리지가 형성될 수도 있다. 납땜에 관련된 또 다른 문제는 반도체 소자가 외부 회로에 접속된 후 도 27c에 도시한 것처럼 잡아 당겨질 때, 단자들(202)이 패키지(104)로부터 쉽게 분리되거나 절연될 수 있다는 것이다.
'금속' 단자들(202)이 '수지' 패키지(104)에 접속되기 때문에, 이들의 접속력은 비교적 작다. 이것은 다이싱으로 인한 전술한 충격에 의해 단자들(202)과 패키지(104)가 분리를 일으킬 수도 있다. 이 문제는 도 27d를 참조하여 설명할 특개평 제2000-286375호 공보의 기술에 의해 해결될 수 있다. 이 기술에서, 단자 지지부(또는 상호 접속부)가 패키지 밑면에서 미리 제거되어 단자들(또는 접속부들)(210)이 서로 분리된 다음, 반도체 소자의 단자들(210)과 패키지(또는 밀봉 수지 부재)(104) 사이의 부착력을 향상시키기 위해 단자들(210)의 상대 쪽 면에 돌출부(224)가 마련되고, 또 다른 쪽은 서로 분리된다. 그러나, 이러한 구조는 노출된 단자표면과 단자(210)의 전극면 사이의 연속성을 없애지 않는다. 그 결과, 상기 공보는 단자들에 부착되는 땜납 필렛(F)의 양에 있어서의 편차 및 인접하는 단자들간의 브리지의 형성으로 인한 전술한 문제에 대해 효과적인 해결책을 제공하지 않는다. 또한, 단자들(210)을 서로 분리시키는 절삭면(141)에 돌출부가 형성될 수 없다. 이것은 단자들(210)과 패키지(104)간의 접합력을 감소시키게 된다. 이러한 불충분한 접합력으로 인해, 반도체 소자가 외부 회로에 접속된 후 잡아 당겨지면, 단자(210)와 패키지(104)간의 분리를 피할 수 없었다.
본 발명의 목적은 반도체 패키지의 크기를 확대하지 않고 리드의 수를 증가시킴으로써 소형화를 실현하는 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 신뢰도가 높은 반도체 패키지 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 인접하는 단자들간의 땜납 브리지 형성을 피하도록 단자들의 전극면에 소정 양의 땜납이 연속하여 공급될 수 있게 한 반도체 소자 및 그 제조방법을 제공하는 것이며, 반도체 소자는 다이싱에 의한 단자 지지부 제거 시에 일어날 수 있는 충격 또는 외부 회로와의 접속 후 반도체 소자를 잡아당기는 동작에 상관없이 단자들과 패키지 사이의 분리에 대해 충분한 내성을 제공한다.
반도체 패키지는 기판과의 전기적 접속을 제공하기 위해 바닥부의 외측 주변부에 외주 리드를 제공한다. 또한, 기판과의 전기적 접속을 제공하기 위해 반도체 칩을 지지하기 위한 스테이지의 주변부에 내주 리드를 제공한다. 내주 리드들은 동전위를 갖는 핀(예를 들면, 접지 핀)을 스테이지(3)를 통해 단락시킴으로써 형성된다.
상기에서, 리드 프레임은 금속 몰드로 세팅되어, 가열된 수지가 주입된다. 금속 몰드는 외주 리드에 근접하게 클램핑된다. 이것에 의해, 내주 리드들의 하측 표면들 주위에 수지 버(burr)의 형성을 피하도록 상기 반도체 패키지가 밀봉된다. 구체적으로, 내주 리드들은 높이가 상기 외주 리드들보다 낮게 배열된다. 또는, 밀봉 테이프가 내주 리드들의 하측 표면들과 접촉하게 된다.
반도체 소자는 스테이지에 실장되는 반도체 칩과 단자들이 수지 내에 매립된 패키지를 이용하여 제조된다. 여기서, 반도체 칩의 패드들은 각각 세선에 의해 단 자들에 접속된다. 각각의 단자들은 구조 및 구성이 변형될 수 있다. 즉, 플랜지와 같은 연결부가 실장면 상에 노출된 전극면 위에 규정된 높이로 수지 패키지 내부에 배치된다. 연결부는 패키지의 측벽이나 다이싱 홈의 측벽에 해당하는 절삭면에 그 단자표면이 노출되도록 수평으로 늘어난다. 특히, 격리부가 수지로 구성된 패키지의 일체 부분들로서 형성되어, 전극면과 각각의 단자들에 관하여 연결부의 노출 단면 사이의 소정의 영역에 배열된다. 격리부의 설치로 인해, 전극면에 접착되는 땜납의 양을 고정시킬 수 있다. 또한, 전극 단자와 노출 단면 사이에 원하지 않는 땜납 브리지를 형성하는 것을 피할 수 있다. 또한, 프레임의 단자 지지부 제거 시의 충격 및 외부 회로와의 접속 후 반도체 소자를 잡아당기는 동작에 상관없이 패키지로부터 단자가 떨어져 나가는 것에 대한 충분한 내성을 확보할 수 있다.
구체적으로, 격리부의 두께는 전극면에서의 단자의 전체 두께에 비해 25% 내지 75%의 범위가 바람직하다. 충분한 크기의 격리부를 설치함으로써, 전극면에서 노출 단면으로 땜납이 흐르는 것을 확실히 방지할 수 있다. 그러므로, 그들 사이에 원하지 않는 땜납 브리지의 형성을 확실히 피할 수 있다. 격리부는 패키지의 일체부로서 연속하여 형성되고, 전극면과 노출 단면 사이의 단자표면을 연속하여 커버하도록 형성된다. 이런 이유로, 격리부의 두께가 단지 전체 두께의 25% 미만이면, 단자에 어떤 압력이 가해질 경우 격리부가 쉽게 파괴될 수 있다. 따라서, 패키지로부터 단자가 분리되는 것을 막기 위한 충분한 강도를 제공하는 것이 불가능하다. 한편, 격리부의 두께가 단자 전체 두께의 75%를 초과하면, 에칭이나 연마에 의해 연결부를 패키지에 깊숙이 드로잉 하기 위한 드로잉 공정에 기인하여 연결 부의 두께가 극도로 작아지게 된다. 그 결과, 단자의 강도가 바람직하지 않게 감소하게 된다.
단자는 패키지 안쪽으로 돌출된 스토퍼를 구비하도록 변형될 수 있다. 스토퍼는 스토퍼가 다른 위치에서 전극면 전체 영역을 커버하는 식으로, 실장면에 노출되는 전극면 위에서 패키지 내에 배치된다. 스토퍼의 측단부는 패키지의 측벽이나 다이싱 홈의 측벽에 해당하는 절삭면에 노출되는 연결부를 마련하기 위해 수평으로 길어진다.
더욱이, 실장면에 배열된 다른 '통상의' 전극면과 구별하기 위해 적어도 하나의 전극면이 일부 변형될 수 있다. 또는, 실장면 상에 전극면들을 비대칭으로 배열할 수 있다. 따라서, 조작자나 광학 리더가 외부 회로에 접속되는 반도체 소자의 방향을 쉽게 검출할 수 있다.
본 발명의 반도체 소자는 단자의 전극면과 패키지에 형성된 절삭면에 노출된 노출 단면 사이에 수지로 된 격리부가 형성되기 때문에, 외부 회로에의 설치에 있어서 땜납이 전극면에서 연속하여 노출 단면에 흘러 들어가는 일이 없고, 납땜시의 접합 강도가 일정해져 제품 품질의 편차가 해소될 수 있는 동시에 땜납의 소비량이 일정하기 때문에 생산 관리상으로도 유리해진다. 또한, 전극면과 노출 단자면 사이에 땜납에 의한 브리지가 형성되는 일도 없기 때문에, 땜납 불량이 감소하여 생산 양산율도 향상된다. 더욱이, 격리부가 단자의 연결부를 눌러 뜨는 것을 막기 때문에, 단자와 패키지와의 결합 강도가 향상하여, 단자 지지부를 제거할 때뿐만 아니라 외부 회로와 납땜하여 접합한 후에 반도체 소자가 잡아 당겨지더라도 단자가 떨어져나가는 것을 방지할 수 있다.
이 발명은 이의 정신 혹은 필수 특성에서 벗어남이 없이 여러 형태로 실현될 수 있으므로, 본 발명의 범위가 전술한 기재내용이 아닌 첨부한 청구범위에 의해 정해지는 것이므로, 본 실시형태들은 예시적인 것이며 제한적인 것이 아니다. 그러므로 청구범위의 범위, 혹은 이러한 범위의 등가물 내에 드는 모든 변형예는 청구범위 내에 포함되는 것이다.
첨부한 도면을 참조하여 예에 의해 본 발명을 보다 상세히 설명한다.
제1 실시형태
도 1a 및 도 1b는 본 발명의 제1 실시형태에 따른 반도체 패키지(1)의 구조 및 내부 구성을 나타낸다. 구체적으로, 도 1a는 반도체 패키지(1)의 상면도이고, 도 1b는 도 1a에 나타낸 반도체 패키지(1)의 1B-1B선에 의한 단면도이다.
참조부호 2는 반도체 칩으로서, 스테이지(3)에 의해 지지된다. 참조부호 4는 스테이지(3) 주변부에 배치되는 내주 리드를 나타내며, 참조부호 5는 반도체 패키지(1)의 저면 측 외주부에 배치되는 외주 리드이다. 내주 리드(4)와 외주 리드(5)는 반도체 칩(2) 상의 본딩 패드와 금속 세선(6)에 의해 전기적으로 서로 접속된다. 이러한 반도체 칩(2), 스테이지(3), 내주 리드(4) 및 외주 리드(5) 등은, 패키지(1) 형성과 함께 수지에 의해 둘러싸이거나 밀봉된다.
전형적인 QFN 패키지와 비교하면, 반도체 패키지(1)는 외주 리드(5) 외에도 스테이지(3)의 주변부에 내주 리드(4)가 설치되어 있다. 이 내주 리드(4)는 접지 핀(도시 생략) 등의 동전위 핀을 스테이지(3)를 통해 단락시킴으로써 형성되어, 스테이지(3)의 주변부가 리드로서 기능하게 된다. 접지 단자로서 주로 사용될 수 있는 내주 리드(4)를 설치함으로써, 반도체 패키지(1)의 외주부에 형성되는 외주 리드(5)의 수를 감소시키는 것이 가능하다. 따라서, 밀봉 수지의 면적을 증대시키지 않고 반도체 패키지(1)의 크기를 거의 동일하게 유지하면서, 반도체 패키지(1)가 갖는 총 리드 수를 증가시키는 것이 가능하다.
다음에, 본 발명의 실시형태에 따라 반도체 패키지의 제조방법에 관해 설명한다.
내주 리드(4) 및 외주 리드(5)는 그 밑면이 기판과의 전기적 접속을 가능하게 하기 위한 외부 전극의 역할을 한다. 이를 수지(7)로 밀봉할 때, 내주 리드(4) 및 외주 리드(5)의 밑면에 수지 버를 형성하지 않는 것이 필요하다. 이 수지 버의 발생을 방지할 수 있는 반도체 패키지의 제조방법에 관해 도 2를 참조하여 설명한다.
도 2에서 금속 몰드(11)는 상부 몰드(11a) 및 하부 몰드(11b)로 구성된다. 본딩이 완료된 리드 프레임이 금속 몰드(11)에 세팅되어, 가열된 수지(7)가 금속 몰드(11)에 주입된다. 이 반도체 패키지(1)의 밀봉 공정에 있어서, 외주 리드(5)는 금속 몰드(11)의 상부 몰드(11a)와 하부 몰드(11b) 사이에 끼워지는 위치에 근접하게 위치된다. 이 위치에서 금속 몰드(11)는 비교적 강하게 클램핑된다. 따라서, 외주 리드(5) 밑면에 수지 버는 거의 발생하지 않는다.
외주 리드(5)와는 달리, 내주 리드(4)는 금속 몰드(11)의 상부 몰드(11a)와 하부 몰드(11b) 사이에 끼워지는 소정의 위치로부터 멀리 떨어져 위치하기 때문에, 금속 몰드(11)에 의해 직접 클램핑되지 않는다. 반도체 패키지(1)의 밀봉 단계에서 내주 리드(4)가 안쪽으로 밀려, 내주 리드(4)의 아래쪽에 수지 버가 발생하게 된다. 이 수지 버의 발생을 방지하기 위해, 내주 리드(4) 위치를 외주 리드(5)보다 미리 △d만큼 낮춘다. 즉, 외주 리드(5)와 비교하여 내주 리드(4)에 소정의 오프셋이 설정된다. 그리고, 리드 프레임이 상부 몰드(11a)와 하부 몰드(11b)로 구성된 금속 몰드(11)의 클램핑된 상태로 수지(7)에 의해 둘러싸이거나 밀봉된다.
즉, 본 실시형태의 제조방법은 내주 리드(4)의 위치를 외주 리드(5)의 위치보다 낮게 하는 소정의 위치 관계를 도입하여, 리드 프레임을 금속 몰드의 클램핑된 상태에서 수지(7)로 둘러싸거나 밀봉시키는 것을 특징으로 한다. 이것에 의해 내주 리드(4)가 하부 몰드(11b)에 확실히 접촉할 수 있게 된다. 따라서, 내주 리드(4)의 밑면에서의 수지 버의 발생을 방지할 수가 있다. 이와 같이, 기판과의 전기적 접속을 확실히 할 수 있는 신뢰성이 높은 반도체 패키지의 제조방법을 실현할 수 있다.
다음에, 수지 버의 발생을 일으키지 않는 반도체 패키지의 제조방법의 다른 예를 도 3을 참조하여 설명한다.
도 3에서 내주 리드(4)의 밑면에 밀봉 테이프(20)를 접촉시킨 상태로 금속 몰드(11)에 리드 프레임이 세팅되고, 가열된 수지(7)가 금속 몰드에 주입된다. 이 밀봉 테이프(20)는 폴리이미드, 폴리에틸렌 텔레프탈레이트, 폴리카포네이트 등을 주성분으로 하는 소정의 수지를 베이스로 한 것이다. 밀봉 테이프(20)는 수지 밀봉 후에 용이하게 벗겨질 수 있어, 수지 밀봉 시의 고온 환경에 내성을 충분히 제공할 수 있어야 한다. 이 밀봉 테이프(20)는 수지 밀봉 시에 내주 리드(4)의 밑면에 수지가 들어가는 것을 막을 수 있다. 따라서, 반도체 패키지에 있어서 원하지 않는 수지 버의 발생을 방지할 수 있다.
상기 예는 내주 리드(4)의 밑면에만 밀봉 테이프(20)가 접촉되는 것을 나타낸다. 밀봉 테이프(20)를 내주 리드(4)의 밑면뿐만 아니라 외주 리드(5)의 밑면에도 접촉시키는 것이 가능하다.
즉, 상기 예에서는 내주 리드(4)의 밑면에 밀봉 테이프(20)를 접촉시킨 상태에서 수지 밀봉을 한다. 따라서, 내주 리드(4)의 밑면에 원치 않는 수지 버를 발생시키지 않고, 기판과의 전기적 접속을 확실히 제공할 수 있는 신뢰성이 높은 반도체 패키지의 제조가 가능한 반도체 패키지의 제조방법을 실현할 수 있다.
본 발명의 제1 실시형태는 아래에 요약한 다양한 기술적 특징 및 효과를 제공한다.
(1) 리드 프레임의 스테이지 주변부에 내주 리드가 부가적으로 설치됨으로써, 반도체 패키지에 대해 동일한 크기를 거의 유지하면서, 리드의 수를 충분히 증가시킬 수 있어, 반도체 패키지의 소형화를 실현할 수 있다.
(2) 내주 리드가 외주 리드의 위치보다 낮게 배치되어, 외주 리드가 금속 몰드에 의해 클램핑되고, 리드 프레임이 수지에 의해 둘러싸이거나 밀봉되어, 내주 리드의 밑면에 원치 않는 수지 버를 발생시키지 않고, 기판과의 전기적 접속을 확 실히 할 수 있는 신뢰성이 높은 반도체 패키지의 제조가 가능한 반도체 패키지의 제조방법을 제공할 수 있다.
(3) 내주 리드의 밑면에 밀봉 테이프를 접촉시킨 상태에서 수지 밀봉이 행해져, 내주 리드의 밑면에 원치 않는 수지 버를 발생시키지 않고, 기판과의 전기적 접속을 확실히 할 수 있는 신뢰성이 높은 반도체 패키지의 제조가 가능한 반도체 패키지의 제조방법을 제공할 수 있다.
제2 실시형태
도 4는 본 발명의 제2 실시형태에 따른 반도체 소자의 선택된 부분을 나타내는 단면도이다. 도 5는 상기 반도체 소자를 외부 배선과 접속하는 전극면이 형성된 밑면(또는 실장면)으로부터 본 외형을 나타내는 평면도이다.
제2 실시형태의 반도체 소자에 있어서, 반도체 칩(101)의 패드(101a)가 세선(103)을 통해 단자들(102)에 전기적으로 접속된다. 여기서, 단자들(102)은 내부 단자(102a)와 외부 단자(102b)를 포함하며, 각각 패키지(104)의 주변부에 내부 배선 및 외부 배선으로 배열된다. 내부 단자(102a) 및 외부 단자(102b) 모두에는 외부적으로 노출되는 전극면(121)이 형성되어 있다. 반도체 칩(101)과 단자(102) 등의 전술한 요소들은 열 경화성 수지 화합물(이하, 간단히 수지라 한다)로 구성된 패키지(104)에 의해 둘러싸이거나 밀봉된다. '노출된' 전극면(121)은 반도체 소자를 회로 기판(도시 생략)에 실장하는 데 사용되는 땜납 포트를 구성한다. 본 실시형태에 있어서, 각각의 전극면(121)은 원형이다.
도 5에 도시한 바와 같이, 패키지(104)의 실장면에는, 반도체 소자의 중앙에 반도체 칩(101)을 탑재하는 스테이지(152)가 거의 노출되는 식으로 배치된다. 또한, 스테이지(152)는 스테이지 지지부(153)에 의해 네 코너가 각각 지지된다. 패키지(104)의 실장면의 주위 영역인 스테이지(152) 바깥쪽은 소정 수의 영역으로 분할되어, 내부 단자(102a)와 외부 단자(102b)에 각각 대응하는 '원형' 전극면(121)의 이중 배열을 제공한다. 구체적으로, 스테이지(152)의 외주변에 다이싱에 의해 형성된 4개의 다이싱 홈(DG)이 우물형으로 조합되어 패키지(104)의 측면 끝으로 연장한다. 이 다이싱 홈(DG)과 전극면(121)은 상호 소정의 간격으로 격리되어 배치된다. 다이싱 홈(DG) 각각의 측벽은 실장면에 대해 수직인 절삭면(또는 수평면)(141)을 구성한다. 또한, 패키지(104)의 측벽은 실장면에 수직인 절삭면(141)을 구성한다.
도 4에 도시한 바와 같이, 각각의 단자들(102)은 절삭면(141)을 향해 수평으로 돌출된 돌출부(또는 연결부)(122)를 제공한다. 따라서, 이 연결부(122)는 절삭면(141)에서 노출되는 단자표면(또는 노출면)(123)을 제공한다. 여기서, 연결부(122)는 패키지(104)에서 전극면(121)과 비교해서 수평으로 연장된다. 이 연결부(122)의 형태에 대해서는 나중에 반도체 소자의 제조방법에 관련하여 상세하게 설명한다. 간단히, 연결부(122)를 통해 연결된 단자(102)를 지지하는 단자 지지부를 다이싱에 의해 절삭 및 제거한 결과로서 형성된다. 또한, 단자(102)의 전극면(121)과 노출 단면 사이의 소정의 영역에 패키지(104)와 일체로 형성된 수지로 이루어진 격리부(142)가 형성된다.
도 6a 및 도 6b는 단자(102)와 그 주변의 패키지(104)의 요소들 사이의 관계를 나타내고 있다. 편의를 위해 이들 도면은 내부 단자(102a)와 그 주변 요소들을 도시하고 있다. 물론, 내부 단자(102a)의 주변 구조는 외부 단자(102b)에도 마찬가지로 적용될 수 있다. 구체적으로, 도 6a는 내부 단자(102a)의 측면도이고, 도 6b는 내부 단자(102a)의 주변 요소들을 전극면(121) 측에서 본 평면도이다. 내부 단자(102a)는 평면도에서 원형의 전극면(121)과, 스토퍼(또는 종결부)(124), 연결부(122) 및 노출 단면(123)으로 구성된다. 여기서, 스토퍼(124)는 전극면(121)에서 패키지(104) 내에 두께 t만큼 위에 형성되고, 다른 높이에서 전극면(121)의 전체 영역을 둘러싸는 플랜지형으로 넓어진다. 연결부(122)는 이 스토퍼(124)의 측단면으로부터 다이싱 홈(DG)의 측벽에 해당하는 절삭면(141)을 향하여 수평으로 연장된다. 이 연결부(122)의 측단면은 노출 단면(123)으로서 절삭면(141)에 노출된다. 내부 단자(102a)는 전극면(121)과 노출 단면(123)을 제외하고 대부분이 패키지(104) 내에 매립되어 있다. 격리부(142)는 전극면(121)과 노출 단면(123)을 격리시키기 위해 패키지(104)에 절대 필요한 부분이다. 격리부(142)의 두께 t는 내부 단자(102a)의 총 두께 T의 50% 정도이다. 전극면(121)은 도 6a 및 6b에 구체적으로 도시하지 않지만 도금되어 있다.
본 실시형태의 반도체 소자에 있어서, 각각의 단자(102)(즉, 내부 단자(102a) 및 외부 단자(2b))는 전극면(121)을 패키지(104)의 절삭면(141)에 노출된 노출 단면(123)과 격리시키는 '수지' 격리부(142)를 제공한다. 따라서, 기판에서 외부 회로와 접속하는 반도체 소자의 설치를 위해 전극면(121)에 땜납을 부착시켰 을 때, 예컨대, 땜납 필렛은 전극면(121)에만 형성되어야 한다. 즉, 땜납이 전극면(121)으로부터 노출 단면(123)으로 일부 흘러가는 것을 막을 수 있다. 이것은 반도체 소자와 각 단자에 대한 외부 회로간에 일정한 접합 강도를 제공한다. 따라서, 반도체 소자의 각 단자에 부착되는 땜납의 소비량을 일정하게 할 수 있다. 상기 문제는 반도체 소자의 생산 관리에 있어서 두드러진 이점을 가져올 수 있다. 또한, 인접하는 전극 단자들(121) 사이에 브리지가 형성되는 것도 피할 수 있다. 이것은 땜납 불량을 현저히 감소시켜 반도체 소자의 양산율을 향상시킬 수 있다.
본 실시형태의 반도체 소자에 있어서, 격리부(142)가 연결부(122)를 충분히 누르고 있기 때문에 패키지(104)에서 떨어지는 것을 막을 수 있다. 따라서, 단자(102)를 패키지(104)에서 쉽게 벗겨내는 것이 어려워진다. 단자(102)는 전극면(121)의 주위에 수평으로 패키지(104)내에 돌출한 플랜지형의 스토퍼(124)를 갖고 있기 때문에, 단자(102)의 박리에 내성을 제공할 수 있다. 따라서, 제조 공정에서 단자 지지부를 절삭하여 제거할 때의 충격에 대해서뿐만 아니라 반도체 소자를 외부 회로에 접속한 뒤 잡아당기더라도 단자(102)가 패키지(104)에서 벗겨지는 것을 확실히 방지할 수 있다.
본 실시형태의 반도체 소자의 제조방법은 기본적으로 5단계의 공정을 포함하며, 이를 도 7을 참조하여 설명한다.
즉, 도 7에 도시한 제조 공정은 기본적으로 다음의 5단계, 즉, 프레임 형성 공정, 프레임 조립 공정, 밀봉 공정, 도금 공정 및 기계 가공 공정(또는 절삭 공정)으로 구성된다.
(1) 프레임 형성 공정(S1)
도 8은 단계 S1의 프레임 형성 공정에서 형성되는 리드 프레임의 한 유닛을 나타내며, 이 프레임은 반도체 소자의 실장면 측에서 본 평면도이다. 실제 제조되는 다수의 상호접속된 프레임 조립체는 동일한 크기 및 형태의 다수의 리드 프레임 유닛을 포함하며, 각각은 평면적으로 배치되어 서로 연결되어 있다. 도 8에서 참조부호 105는 한 유닛의 프레임을 나타낸다. 이 리드 프레임(105)은 전체적으로 외형이 정방형인 금속판으로 이루어진다. '정방형' 프레임(105)의 거의 중심부에 반도체 칩(101)을 탑재하는 스테이지(152)가 형성되어 있다. 스테이지(152) 주위에는 각각 내부 단자(102a)를 연결하는 4개의 단자 지지부(151a)가 우물형으로 배열되고 프레임(105)의 측단면까지 연장되고 있다. 프레임(105)의 네 변에는 외부 단자(102b)를 연결하는 4개의 단자 지지부(151b)가 배열되어 프레임을 둘러싸고 있다. 즉, 4개의 단자 지지부(151b)가 외부 프레임을 형성하고 있다. 또한, 4개의 단자 지지부(151a)간의 네 교점으로부터 각각 4개의 스테이지 지지부(153)가 스테이지(152)의 네 코너로 연장된다. 따라서, 스테이지(152)가 4개의 스테이지 지지부(153)에 의해 지지된다.
다음에, 상기 프레임(105)에 드로잉 가공을 하여, 연결부(122) 및 스토퍼(124)를 각 단자(102)에 대해 전극면(121) 및 단자 지지부(151)보다 높아지도록 패키지(104) 내에 끌어들인다. 구체적으로, 본 실시형태에서는 석판 인쇄를 이용한 에칭에 의해 드로잉 공정을 행하고 있다.
도 9는 드로잉 가공의 완료 후 단자(102)의 전체 구조를 도식적으로 나타내 는 측면도이다. 여기서, 단자(102)는 연결부(122)를 통해 단자 지지부(151)에 연결되고, 연결부(122)는 전극면(121) 및 단자 지지부(151)의 레벨보다 패키지 내에 소정의 깊이 t만큼 끌어당겨진다. 그에 따라, 단자(102)의 두께가 프레임(105)의 원래의 두께 T의 50% 정도로 정해진다.
(2) 프레임 조립 공정
실장면에 대향하는 스테이지(152)의 이면에 반도체 칩(101)이 앞면을 위로 하여 실장된다. 다음에 반도체 칩(101)의 각 패드(101a)에 세선의 일단이 접합되고, 다른 쪽 끝이 각 단자(102)의 이면에 접합된다. 이와 같이, 프레임 조립체가 완성된다.
(3) 밀봉 공정
한 유닛의 프레임 조립체의 선택된 부분을 나타내는 단면도인 도 7을 참조하여 밀봉 공정을 상세히 설명한다. 실제로는 다수 유닛의 프레임 조립체가 평면적으로 배열되고 상호접속되어 다수의 상호접속된 프레임 조립체를 형성한다. 여기서는, 몰드(111a, 111b)로 나누어져 구성되는 몰드(111)에 프레임 조립체가 설치된다. 몰드(111)의 캐버티에 수지를 충전하여 경화시킨다. 이와 같이, 각각이 각 프레임 조립체 유닛을 캡슐화 하는데 사용되는 패키지의 전체 구조를 형성할 수 있다. 이 밀봉 공정에 있어서, 수지는 프레임(105)의 드로잉 공정에 의해 형성된 어떤 틈에도 충전된다. 따라서, 수지에 의해 패키지(104)의 다른 부분들과 일체화된 격리부(142)를 형성할 수 있다.
경화물을 몰드(111)에서 꺼냄으로써 다수 유닛의 반도체 소자의 연속체를 얻 을 수 있다. 이 연속체에서는 각 유닛의 반도체 소자에 대한 실장면에 전극면(121), 단자 지지부(151a, 151b), 스테이지 지지부(153) 및 스테이지(152)가 모두 노출된다.
(4) 도금 공정
다음에는 반도체 소자의 실장면을 도금한다. 이것에 의해 반도체 소자의 전극면(121) 등의 노출된 부분에 도금 층을 형성할 수 있다.
(5) 기계 가공 공정
다수 유닛의 반도체 소자의 연속체에 기계 가공 또는 절삭 공정을 가하여, 도 10에 일점쇄선으로 나타낸 것과 같이 선택된 부분이 절삭된다. 이것에 의해 다이싱 홈(DG)이 형성된다. 도 11은 절삭 공정을 설명하는 단면도이다. 우선 실장면에 노출되어 있는 단자 지지부(151a)를 하프 다이싱에 의해서 절삭하여 제거한다. 이것에 의해 도 5 및 도 11에 나타낸 상기 다이싱 홈(DG)을 형성하는 것이 가능하다. 다음에 프레임 유닛의 네 변을 둘러싸도록 노출되어 있는 다른 단자 지지부(151b)를 풀 다이싱에 의해 절삭하여 제거한다. 이것에 의해 실장면으로부터 단자 지지부(151b)를 제거하는 것이 가능하여, 반도체 소자 주위의 절삭면(141)이 형성된다. 이에 따라, 반도체 소자의 개개의 유닛이 서로 격리된다. 또한, 필요에 따라 패키지(104)의 각 코너를 절단선(CL)을 따라 비스듬히 연마하여 모서리를 둥글게 할 수 있다. 이렇게 하면, 도 4에 그 구성을 나타낸 반도체 소자 제품을 완성할 수 있다.
제3 실시형태
다음에, 도 12를 참조하여 본 발명의 제3 실시형태의 반도체 소자를 설명하며, 제3 실시형태는 리드 프레임(105)의 구성을 제외하고 상기 제2 실시형태와 실질적으로 동일하다. 이에 따라 제3 실시형태에서는 프레임(105)의 구성에 관해서만 설명한다.
도 12는 제3 실시형태의 반도체 소자의 제조에 사용되는 프레임(105)의 한 유닛을 실장면 측에서 본 외형을 나타내는 평면도이다. 실제로는, 전술한 바와 같은 다수 유닛의 프레임(105)이 평면적으로 배치되어 연결되어 있다.
도 12에 있어서 이 리드 프레임(105)은 실질적으로 외형이 직사각형인 금속판으로 이루어져 있다. '직사각형' 프레임(105)의 중앙부에 반도체 칩(101)의 스테이지(152)가 실질적으로 형성된다. 평면도에서 대략 정방형인 스테이지(152)가 마주 대하는 두 방향으로, 각각 소정 수의 내부 단자(102a)를 연결한 한 쌍의 단자 지지부(151a)가 평행하게 배치된다. 프레임(105)의 네 변을 따라 두 쌍의 단자 지지부(151b)가 배치되어 직사각형 프레임(105)을 둘러싸는 외부 프레임을 형성한다. 이 중 한 쌍의 '짧은' 단자 지지부(151b)가 프레임(105)의 반대쪽 한 쌍의 짧은 측을 따라 배치되며, 이들 각각은 소정 수의 외부 단자(102b)와 연결된다. 양단의 단자 지지부(151a)는 '긴' 단자 지지부(151b)의 소정의 중간 위치와 교차하여, 4개의 교점을 형성한다. 네 교점으로부터 안쪽으로 스테이지(152)의 네 코너로 네 개의 스테이지 지지부(153)가 연기된다. 따라서, 스테이지(152)는 그 네 코너에서 스테이지 지지부(153)에 의해 확실히 지지된다. 또한, 각각의 단자(102)는 제2 실 시형태에서 사용된 것과 동일하다.
프레임 조립 공정에서 프레임(105)의 스테이지(152)에 반도체 칩(101)을 앞면을 위로 하여 실장하여 접착한 다음, 반도체 칩의 각 패드와 단자(102)를 세선으로 접속하여, 프레임 조립체를 형성한다. 밀봉 공정에서 프레임 조립체를 캐버티를 가진 앞에서 설명한 몰드에 설치하여, 수지를 충전하여 경화시킨다. 몰드로부터 경화물이 추출되고, 그 실장면은 노출되어 있는 단자 지지부(151a, 151b)를 제공한다. 단자 지지부(151a)는 하프 다이싱에 의해 절삭되어 제거하고, 프레임(105)의 네 변을 둘러싸도록 노출되어 있는 다른 단자 지지부(151b)는 풀 다이싱에 의해 절삭되어 제거된다. 필요에 따라 패키지의 코너를 비스듬한 절삭 선에 따라 절삭하여 패키지의 모서리를 둥글게 한다. 이것에 의해 실질적으로 직사각형인 반도체 소자 제품을 완성할 수 있으며, 실장면의 긴 쪽의 두 방향으로 각각 단자(102)가 배열된다.
제4 실시형태
다음에, 도 13a 및 도 13b를 참조하여 본 발명의 제4 실시형태의 반도체 소자를 설명하며, 제4 실시형태는 단자(102)의 구성을 제외하고 상기 제2 실시형태와 실질적으로 동일하다. 이에 따라 제4 실시형태는 단자(102)에 관해서만 설명한다.
도 13a 및 도 13b는 본 발명의 제4 실시형태에 따른 단자(102)와 그 주변의 패키지(104)에 매립된 요소들을 나타낸다. 구체적으로, 도 13a는 단자(102)와 그 주변의 패키지(104) 내의 요소를 나타내는 단면도이고, 도 13b는 단자(102)의 전극 면(121) 측에서 본 평면도이다. 단자(102)는 후부(125)에 오목부(126)를 갖고 있다. 이 오목부(126)에 패키지(104)의 일부인 돌출부(143)가 결합된다. 이 때문에 제4 실시형태의 반도체 소자는 단자(102)의 오목부(126)와 패키지(104)의 돌출부(143)를 결합하여 실현되는 스토퍼 또는 앵커(anchor)를 구비한다. 스토퍼의 설치에 의해, 단자(102)가 패키지(104)에서 벗겨져 격리되는 것에 대한 내성을 강화할 수 있다. 도 6a 및 도 6b에 도시한 상기 제2 실시형태와 달리, 도 13a 및 도 13b에 도시한 제4 실시형태의 단자(102)는 플랜지형의 스토퍼(124)를 갖지 않는다. 이 때문에 제2 실시형태에 비해 제4 실시형태에서의 단자(102)의 크기를 축소할 수 있다. 따라서 한정된 면적의 실장면에 많은 단자를 밀집하여 배치할 수 있다.
*제5 실시형태
도 14 및 도 15를 참조하여 본 발명의 제5 실시형태의 반도체 소자를 설명한다. 구체적으로, 도 14는 본 발명의 제5 실시형태에 따른 반도체 소자의 선택된 부분을 나타내는 단면도이고, 도 15는 제5 실시형태의 반도체 소자의 제조에 사용되는 프레임의 한 유닛을 실장면 측에서 본 평면도이다. 간단히, 제5 실시형태는 반도체 칩(101)을 앞면을 아래로 하여 단자(102)에 전기적으로 접속한 반도체 소자를 제공한다.
도 14에 도시한 제5 실시형태의 반도체 소자에 있어서, 반도체 칩(101)이 앞면을 아래로 하여 설치되어, 패드(101a)가 땜납 볼에 의해 직접 단자(102)에 접속 된다. 그리고 반도체 칩(101)과 단자(102) 등의 반도체 소자의 대부분은 수지 패키지(104)에 싸이거나 밀봉된다. 제5 실시형태는 이 반도체 칩(101)을 실장하기 위한 스테이지를 필요로 하지 않는다.
단자(102)의 구성에 관해서 제5 실시형태는 제2 실시형태와 실질적으로 동일하다. 즉, 각각의 단자(102)는 전극면(121), 스토퍼(124), 연결부(122) 및 노출 단면(123)으로 구성된다. 여기서, 스토퍼(124)는 패키지(104)에 끌어당겨져 전극면(121) 위에 배치되고, 다른 높이에서 전극면(121)을 완전히 둘러싸는 플랜지와 같이 작용한다. 연결부(122)는 이 스토퍼(124)의 측단면으로부터 다이싱 홈(DG)의 측벽 또는 반도체 소자의 측벽에 해당하는 절삭면(141)을 향하여 연장된다. 이 연결부(122)의 단자표면은 노출 단면(123)으로서 패키지(104)의 절삭면(141)에 노출된다. 단자(102)는 전극면(121)과 노출 단면(123)을 제외하고 대부분이 패키지(104) 내에 매립되어 있다. 또한, 패키지(104)의 일부로서 격리부(142)가 형성되어, 전극면(121)과 노출 단면(123) 사이의 소정의 영역에 배치된다. 다이싱 홈(DG)은 제5 실시형태의 반도체 소자의 제조에 있어서 단자 지지부를 다이싱에 의해 절삭하여 제거한 결과 형성된 것이다.
이상 설명한 바와 같이, 제5 실시형태의 반도체 소자는 단자(102)의 전극면(121)이 수지로 된 격리부(142)에 의해 패키지(104)의 절삭면(141)에 노출된 노출 단면(123)과 격리되는 방법을 나타내고 있다. 따라서, 전극면(121)에 땜납을 부착시켰을 때, 땜납 필렛은 전극면(121)에만 형성되고, 전극면(121)으로부터 노출 단면(123)으로 연장되지 않게 된다. 즉, 전극면(121)과 노출 단면(123) 사이에 원 치 않는 접속의 형성을 땜납 필렛에 의해 피할 수 있다. 이것에 의해 반도체 소자를 외부 회로에 납땜하여 전기적으로 접속할 때 각 단자에 인가되는 접합 강도를 일정하게 할 수 있다. 따라서, 제품의 품질상의 편차를 제거할 수 있다. 또한, 본 실시형태는 단자에 부착되는 땜납의 소비량이 일정하기 때문에 생산 관리에 있어서 몇 가지 이점을 제공할 수 있다. 또한, 각 단자(102)에 대한 전극면(121)과 노출 단면(123) 사이에 불필요하게 땜납 브리지가 형성되는 것을 피할 수 있다. 이것은 땜납 불량을 현저히 감소시켜 반도체 소자의 양산율을 향상시킬 수 있다.
제5 실시형태의 반도체 소자에 있어서, 격리부(142)가 연결부(122)를 충분히 누르고 있기 때문에 패키지(104)에서 떨어지는 것이 어렵게 되어 있다. 따라서, 단자(102)를 패키지(104)와 분리하는 것이 어려워진다. 또한, 제5 실시형태는 다른 위치에서 전극면(121)의 주위를 플랜지형으로 둘러싸며 패키지(104) 내부로 돌출된 스토퍼(124)를 갖고 있다. 또한, 이것은 단자(102)와 패키지 사이의 분리에 대한 내성을 향상시킨다. 즉, 제조 공정에서 단자 지지부를 절삭하여 제거할 때에 일어날 수 있는 충격이나 반도체 소자를 외부 회로에 접속한 뒤 잡아당기는 동작에 상관없이, 단자(102)가 패키지(104)에서 떨어져 나가는 것을 확실히 막을 수 있다. 제5 실시형태의 중요한 특징 중 하나는 반도체 칩(101)을 앞면을 아래로 하여 배치하여 패드가 땜납에 의해 단자(102)에 직접 접속된다는 것이다. 이와 같이, 단자(102)가 반도체 칩(101)의 돌출 면적 내에 집중적으로 배치될 수 있다. 이것에 의해 반도체 소자의 소형화가 확보된다.
다음에, 제5 실시형태의 반도체 소자의 제조방법에 대해 설명한다.
우선, 프레임 형성 공정에서 도 15에 나타낸 리드 프레임(105)을 형성한다. 도 15에 도시한 제5 실시형태의 프레임(105)은 도 8에 나타낸 제2 실시형태의 상기 프레임(105)과 비교하면, 스테이지(152) 또는 이것의 스테이지 지지부(153)를 구비하지 않고 있다. 프레임(105)은 석판 인쇄에 의해 연결부(122)와 스토퍼(124)에 드로잉 가공을 한다. 프레임 조립 공정에서 반도체 칩(101)이 앞면을 아래로 하여 배치되어 그 패드(101a)가 각 단자(102)에 접속된다. 이와 같이 프레임 조립체가 제조된다. 밀봉 공정에서 프레임 조립체(실제로는 다수 유닛의 프레임 조립체)를 나누어진 몰드로 구성되는 몰드에 설치하여, 몰드의 캐버티에 수지를 충전하여 경화시킨다. 이 밀봉 공정에서, 수지는 프레임(105)의 드로잉 공정에 의해 형성된 어떤 틈에 충전된다. 따라서, 패키지(104)의 다른 부분과 일체화된 격리부(142)를 수지에 의해 형성할 수 있다. 이 상태에서 반도체 소자의 실장면에는 단자(102)의 전극면(121)과 단자 지지부(151)가 노출된다. 몰드에서 분리된 후, 반도체 소자에는 도금 공정이 가해져 노출면(121)이 도금된다. 절삭 공정에서 단자 지지부(151a)는 실장면 측에서의 하프 다이싱에 의해 절삭되어 제거된다. 다음에 프레임 유닛의 네 변을 둘러싸도록 노출되어 있는 다른 단자 지지부(151b)를 풀 다이싱에 의해 절삭하여 개개의 유닛을 서로 격리시킬 수 있다. 또한, 필요에 따라 패키지(104)의 코너를 '비스듬한' 절삭 선을 따라 절삭할 수 있다. 이것에 의해 도 14에 구성을 나타낸 반도체 소자 제품을 완성할 수 있다.
제6 실시형태
다음에, 도 16a를 참조하여 본 발명의 제6 실시형태의 반도체 소자에 관해 설명한다. 제6 실시형태의 반도체 소자에 있어서, 반도체 칩(101)은 세선(103)에 의해 각각 다른 선으로 배열되는 내부 단자(102a) 및 외부 단자(102b)와 전기적으로 접속하는 패드(101a)를 구비한다. 반도체 칩(101)과 단자(102) 등의 반도체 소자는 대부분 패키지(104)에 의해 싸이거나 밀봉되는 한편, 단자(102)의 전극면(121)은 외부에 노출되어 있다. 제6 실시형태에서 각각의 전극면(121)은 정방형이다.
내부 단자(102a)와 외부 단자(102b) 사이의 소정의 영역에는 다이싱 홈(DG)이 형성되며, 이것은 실장면 측에서의 하프 다이싱에 의해 패키지(104)의 소정 영역을 절삭하여 형성된다. 단자 지지부(151)는 패키지(104) 내에 매립되고 다이싱 홈(DG)을 따라 연장된다. 또한, 반도체 칩(101)을 실장하는 스테이지(152)와 그의 스테이지 지지부(153)는 패키지(104) 내의 거의 중심부에 매립되어 있다.
각각의 단자(102)는 평면도에서 실질적으로 정방형인 전극면(121)과, 연결부(122), 노출 단면(123) 및 스토퍼(124)를 갖고 있다. 여기서, 연결부(122)는 패키지(104) 내에 끌어당겨져 전극면(121)에 비해 더 깊은 위치에 배치되고, 다이싱 홈(DG)의 측벽에 해당하는 절삭면(141)을 향하여 연장된다. 이 연결부(122)의 단자표면은 노출 단면(123)으로서 절삭면에 노출된다. 스토퍼(124)는 패키지(104) 내에 끌어당겨져 전극면(121)에 비해 더 깊은 위치에 형성되고, 연결부(122)의 연장 방향과 반대되는 방향으로 연장된다. 또한, 패키지(104)의 일부로서 수지로 이루어진 격리부(142)가 형성되어, 단자(102)의 전극면(121)과 노출 단면(123) 사이 의 소정 영역에 배치된다.
다음에, 제6 실시형태의 반도체 소자 제조 방법을 이하 기술한다.
도 17은 프레임 형성 공정에서 제작된 것을 실장면에서 본 한 유닛의 리드 프레임(105)의 평면도이다. 실제 제작에 있어서는 수평으로 배열되어 서로 연결된 많은 유닛의 프레임들이 다수의 상호접속된 프레임 조립체에 제공된다. 프레임(105)은 외부가 정사각형 형상인 금속판으로 구성된다. 반도체 칩(101)을 실장하기 위한 '원형' 스테이지(152)는 '정사각형' 프레임(105)의 중심에 형성된다. 각각이 규정된 수의 단자들(102)을 서로 연결하는 4개의 단자 지지부(151)는 스테이지(152)의 주변 영역에 배열되어 사각형 형태로 함께 결합된다. 이에 따라, 단자 지지부(151)의 단부들은 이들 사이의 4개의 교점들에서 함께 결합된다. 4개의 스테이지 지지부들(153)은 4개의 단자 지지부들(151) 사이에 형성된 4개의 교점들로부터 안쪽으로 확장되어 있어, 이들은 이의 4개의 위치들에서 '원형' 스테이지(152)를 지지하도록 설치되어 있다. 각각의 단자 지지부들(151)은 내부 단자들(102a) 및 외부 단자들(102b)을 서로 연결한다. 구체적으로, 내부 단자들은 단자 지지부(151)의 내측을 따라 정렬되고, 외부 단자들은 단자 지지부(151)의 외측을 따라 정렬되어 있다. 외부 단자들(102b)은 단자 지지부(151)로부터 외측으로 확장하여 있고 인접 프레임 유닛(도시 없음)에 속하는 다른 외부 단자들에 서로 연결된다.
프레임 형성 공정에서, 프레임(105)에 드로잉 공정을 수행한다.
도 18은 프레임(105) 내 내부 단자(102a)에 연결된 단자 지지부(151)의 상세 구조를 도시한 사시도이다. 프레임(105)에 관하여 두 단계로 드로잉 공정이 수행된다. 즉, 연결부(122) 및 스토퍼(124)를 한 단계에 의해 패키지(104) 안으로 들어가 있게 함으로써 이들은 실장면 상에 노출된 전극면(121)에 비해 패키지(104) 안쪽의 깊은 위치에 있게 된다. 또한, 단자 지지부(151)를 한 단계에 의해 패키지(104) 안으로 들어가 있게 됨으로써, 패키지(104) 내 더 깊은 위치에 있게 된다. 전술한 드로잉 공정은 프레스 작업에 의해 쉽게 수행될 수 있다. 또한, 스테이지(152)는 단자 지지부들(151)로부터 안쪽으로 확장하여 있는 스테이지 지지부들(153)에 가해지는 드로잉 레벨들을 조정함으로써 패키지(104) 내 위치 및 깊이가 적합하게 조정되므로, 반도체 칩(101)은 패키지(104)의 중심에 배치된다.
프레임 조립 공정에서, 반도체 칩(101)은 앞면을 위로 하여 스테이지(152) 상에 실장되어, 이의 패드들(101a)이 세선들(103)에 의해 단자들(102)의 이면들에 접속하게 된다. 이와 같이, 소정의 몰드에 놓여 밀봉 공정 처리되는 프레임 조립체를 제작하는 것이 가능하다. 밀봉 공정에서, 전극면들(121)을 제외한 대부분의 프레임 조립체의 요소들은 수지에 의해 패키지(104) 내에 밀봉된다. 절단 공정에서는 본시 수지 패키지(104) 내에 매립된 단자 지지부(151)의 길이방향으로 실장면 측으로부터, 단자 지지부(151)의 폭보다 넓게 단자 지지부(151)의 상위측을 규정된 폭만큼 그리고 단자 지지부(151)에 이르지 않는 규정된 깊이만큼 잘라 내는 하프 다이싱이 수행된다. 이에 따라서, 연결부(122)의 빗금친 부분(122a)이 도 18의 점선들(다이싱 홈(DG)음 나타냄)을 따라 잘라내어져, 이에 따라 내부 단자(102a)는 단자 지지부(151)로부터 완전히 분리된다. 결국, 연결부(122)의 노출된 단자표 면(123)은 도 16에 도시한 다이싱 홈(DG)의 절삭면 혹은 측벽 상에 노출된다. 또한, 격리부(142)는 수지에 의해 만들어진 패키지(104)의 일체부로서 형성되고, 전극면(121)과 단자(102a)의 노출된 단자표면(123) 사이의 소정의 영역 내에 배열된다.
전술한 바는 내부 단자(102a)에 대해 상세히 기술한 것이다. 복수의 프레임 유닛들이 서로 인접하여 있기 때문에, 외부 단자(102b)는 도 17에 도시한 점선들(다이싱 홈들(DG)을 나타냄)을 따라 프레임 유닛의 외측 주변부를 전부 다이싱 함으로써 다른 것들로부터 분리된다. 여기서 격리부(142)는 수지로 만들어진 패키지(104)의 일체부로서 형성되고 전극면(121)과 노출된 단자표면(123) 사이의 소정의 영역에 배열된다.
*제6 실시형태는 단자(102)에 관하여 다이싱을 수행할 때 반도체 소자로부터 단자 지지부들(151)을 잘라 내어 제거하지 않는다. 일반적으로, 소정의 금속으로 만들어진 단자 지지부(151)의 전체 길이를 잘라 내어 제거할 때, 절단기는 절단시 비교적 큰 부하를 받기 때문에 쉽게 다이싱 날이 파손되거나 무디어질 수 있다. 즉, 제6 실시형태는, 단자(102)에 관하여 연결부(122)의 소 면적만을 잘라내는 대신에, 단자 지지부(151)를 완전히 잘라내지 않는다. 그러므로, 절단기의 부하를 현저하게 감소시키는 것이 가능하다. 또한, 시간과 전기를 절약하는 것이 가능하며, 날들을 교체하는데 드는 비용을 절약할 수 있다.
제6 실시형태에서, 연결부(122) 및 스토퍼(124) 모두는 수지로 고정되는 반 면 전극(121)은 패키지(104)의 실장면 상에 노출된다. 그러므로, 단자(102)는 전극면(121)이 당겨져도 패키지(102)로부터 벗겨지지 않을 것이다.
더욱이, 예를 들면 도 16b에 도시한 단자(102)의 형성시 하프 에칭(half etching) 및 프레스 작업을 함께 결합하는 것이 가능하다. 이 경우, 와이어 본딩 영역들을 평탄하게 할 수 있어 본딩 및 프레스 작업을 잘 수행할 수 있게 한다. 제6 실시형태에서는, 도 18에 도시한 바와 같이, 연결부(122)가 프레스 작업에 의해 패키지(104) 안으로 들어가 있게 되고, 전극면(121)에 비해 깊은 위치에 놓여지며, 스토퍼(124)는 1단계에 의해 하프 에칭에 의해 패키지(104) 안으로 들어가게 되며, 이 때 스토퍼(124)는 전극면(121)의 두께에 비해 하프 에칭에 기인하여 비교적 작은 두께를 갖는다.
제7 실시형태
도 19는 본 발명의 제7 실시형태에 따라 반도체 소자를 제조하는 데 사용되는 프레임(105) 내 단자 지지부들(151), 내부 단자들(102a), 외부 단자들(102b) 및 이들의 주변 요소들을 도시한 사시도이다. 이 프레임(105)은 내부 단자(102a) 및 외부 단자(102b) 모두가 단자 지지부(151)의 동일 위치에서 대칭으로 배열되어 있고, 내부 단자(102a)는 단자 지지부(151)로부터 안쪽으로 확장하여 있으며 외부 단자(102b)는 단자 지지부(151)로부터 외측으로 확장되어 있는 것이 특징이다. 프레임에는 한 단계에 의해 드로잉 공정이 가해진다. 각각의 단자(102)에 관하여, 연결부(122) 및 스토퍼(124)는 실장면 상에 노출되는 전극면(121)에 비해 한 단계에 의해 패키지(104) 안으로 들어가게 된다. 결국, 단자 지지부(151)에는 이의 길이 방향을 따라 규정된 간격으로 드로잉 공정이 가해짐으로써, 서로 다른 부분들이 조합된 것, 즉 실장면에 상에 노출되는 노출부(151a)와 한 단계로 드로잉된 부분이 번갈아 배열된 것으로 바뀌게 된다. 대칭으로 배열된 단자들(102)의 연결부들의 끝 단부들은 모두 만곡되어 있고 패키지(104) 내 깊이방향으로 교대하고 있는 단자 지지부(151)의 노출부(151a)에 대해서 실장면까지 상승하여 있다. 구체적으로, 내부 단자(102a)의 끝 단부는 단자 지지부(151)의 노출부(151a)에 서로 연결되어 있고 외부 단자(102b)의 끝 단부는 단자 지지부(151)의 노출부(151a)에 서로 연결되어 있다. 패키지(104)를 형성하는 밀봉 공정을 완료한 후에, 전극면들(121)은 각각 패키지(104)의 실장면 상에 정렬되고, 단자 지지부들(151)의 노출부들(151a) 또한 단자 지지부들(151)이 각각 확장하여 있는 다이싱 홈들(DG)(도 20이 점선 참조)을 따라 규정된 간격으로 배열된다.
절단 공정에서, 단자 지지부들(151)의 노출부들(151a)을 정렬시키기 위한 선들에 대해 하프 다이싱이 수행된다. 하프 다이싱에 기인하여, 모든 노출부들(151a)은 패키지(104)로부터 완전히 잘라 내어져 제거되므로, 다이싱 홈들(DG)은 단자 지지부들(151)의 안으로 들어간 드로잉 부분들(151b)을 잘라내지 않게 하는 규정된 폭 및 깊이로 형성된다. 또한, 1 단위의 반도체 소자의 외측 주변부에 관하여 완전한 다이싱이 수행된다. 이에 따라, 도 21에 도시한 구성의 반도체 소자를 제조하는 것이 가능하다. 여기서, 단자(102)의 노출된 단자표면(123)은 다이싱 홈(DG)의 측벽 상에 노출되는 것이 아니라 다이싱 홈(DG)의 바닥 상에 노출된다. 또한, 단자 지지부(151)의 드로잉 부분들(151b)은 도 21에 점선으로 도시한 다이싱 홈(DG)의 바닥 밑에 패키지(104) 내에 잔류한다. 전술한 실시형태와 같이, 제7 실시형태 또한 각각의 단자(102)에 관하여 전극면(121)과 노출된 단자표면(123) 사이의 소정의 영역 내에 격리부를 제공한다.
제7 실시형태는 단자 지지부(151)의 전체 영역이 절단 공정에서 완전히 절단되지 않는 것이 특징이다. 즉, 제7 실시형태는 단자 지지부(151)의 노출부들(151a)만을 절단한다. 그러므로, 단자 지지부(151)가 전체 영역을 완전히 잘라 내는 앞서 기술한 절삭 공정에 비해 제7 실시형태의 절단 공정에서 절단기의 부하를 현저히 감소시키는 것이 가능하다. 또한, 시간과 전기를 절약하는 것이 가능하며, 절단기에 사용하기 위해 날들을 교체하는데 드는 비용을 절약할 수 있다. 전술한 제6 실시형태는 도 18에 도시한 단자의 소정의 부분들(예를 들면, 전극면, 연결부, 및 단자 지지부)의 구성에서 3개의 입상부가 설치되므로 프레임 구조에 비교적 큰 두께를 제공한다. 제6 실시형태와는 달리, 제7 실시형태는 도 19에 도시한 단자의 소정의 부분들의 구성에 두 개의 입상부가 설치되어 있으므로 프레임 구조의 두께를 감소시킬 수 있다.
제7 실시형태에서, 연결부(122) 및 스토퍼(124) 모두 수지로 고정되고, 전극면(121)은 실장면 상에 노출된다. 그러므로, 단자(102)는 전극면(121)이 당겨져도 패키지(102)로부터 벗겨지지 않을 것이다.
제8 실시형태
다음에, 본 발명의 제8 실시형태의 반도체 소자에 관하여 설명한다. 제8 실시형태는 실장면에 대해 지정된 구성을 제외하고 전술한 제2 실시형태와 기본적으로 유사하다. 그러므로, 패키지의 실장면들의 예들에 관하여 제8 실시형태를 기술한다
도 22는 패키지(104)의 실장면의 예를 도시한 것으로, 도 5에 도시한 제2 실시형태의 전술한 실장면에 비해, 정규 '원형'의 전극면들(121)과는 다르며 다이싱 홈들(DG) 간 교점들에 근접하여 배열된 '변형된' 전극면들(121a)이 제공되어 있다. 이들 변형된 전극면들(121a)은 절삭 공정에서 정확한 다이싱 정렬을 실현하기 위한 방위 혹은 표시를 나타낼 목적으로 배열된다.
도 23은 패키지(104)의 실장면의 또 다른 예를 도시한 것으로, 소정의 마크들을 갖고 있고 서로 비대칭으로 배열된 '마크가 표시된' 전극면들(121b)이 제공되어 있다. 전술한 제2 실시형태의 반도체 소자는 외부에 정사각형 형상을 가지며, 단자들은 실장면 상에 규칙적으로 배열되어 있다. 그러므로, 조작자는 반도체 소자를 외부 회로에 접속하기 위한 정확한 방향을 판정함에 있어 어려움을 겪게 될 수 있다. 이 때문에, 적어도 한 단자에 변형 혹은 마크가 적용되고, 이것은 도 23에 도시한 바와 같이 다른 단자들에 비해 비대칭으로 배열되어 있으므로 조작자는 시각적으로 인식할 수 있고 이를 실장면 상에서 확인할 수 있다. 그러므로, 외부 회로에 접속한 반도체 소자의 방향이 조작자의 눈에 의해서 만이 아니라 광학 판독기에 의해서 쉽게 검출될 수 있다. 이에 따라, 배선에 에러 발생을 피할 수 있다.
도 24는 도 23에 도시한 비대칭으로 배열된 단자들에 마크들을 적용하지 않 는 패키지(104)의 실장면의 다른 예를 도시한 것이다. 즉, 실장면의 이 예는 실장면 상에 단자들의 비대칭 배열에 의한 특징을 갖는다. 구체적으로, 정사각형 실장면의 한 모서리 근처의 위치 'V'는 비어 있고, 단자는 그에 배열되지 않는다. 단자들의 배열에서 이러한 빈곳을 설치함으로써, 조작자는 외부 회로에 접속할 반도체 소자의 방향을 쉽게 인식할 수 있다. 그러므로, 배선 에러 발생을 피할 수 있다.
도 1a는 본 발명의 제1 실시형태에 따른 반도체 패키지의 상면도이다.
도 1b는 도 1a에 나타낸 반도체 패키지의 1B-1B선에 의한 단면도이다.
도 2는 본 발명의 제1 실시형태의 제1 변형예에 따른 반도체 패키지의 내부 구조를 나타내는 단면도이다.
도 3은 본 발명의 제1 실시형태의 제2 변형예에 따른 반도체 패키지의 내부 구조를 나타내는 단면도이다.
도 4는 본 발명의 제2 실시형태에 따른 반도체 소자의 선택된 부분을 나타내는 단면도이다.
도 5는 반도체 소자의 실장면의 외형을 나타내는 평면도이다.
도 6a는 패키지에 매립된 내부 단자와 그 주변 부품을 도식적으로 나타내는 단면도이다.
도 6b는 내부 전극에 관련하여 그 전극면 측에서 본 선택된 부분을 나타내는 평면도이다.
도 7은 본 발명의 제2 실시형태에 따른 반도체 소자의 제조에 있어서 5단계의 고정을 나타내는 공정도이다.
도 8은 반도체 소자의 실장면 측에서 본 한 유닛의 리드 프레임의 외형을 나타내는 평면도이다.
*도 9는 드로잉 공정 후 단자에 관련된 부품의 조립을 나타내는 간략한 도면 이다.
도 10은 밀봉 공정을 설명하기 위한 프레임 조립체의 선택된 부분을 나타내는 단면도이다.
도 11은 도 10에 나타낸 프레임 조립체에 실시되는 절단 공정을 설명하기 위한 반도체 소자의 선택된 부분을 나타내는 단면도이다.
도 12는 본 발명의 제3 실시예에 따른 반도체 소자의 실장면 측에서 본 한 유닛의 리드 프레임의 외형을 나타내는 평면도이다.
도 13a는 본 발명의 제4 실시예에 따라 제조되는 반도체 소자용의 패키지 내의 단자 및 그 주변 요소들을 나타내는 단면도이다.
도 13b는 도 13a에 나타낸 단자의 전극면으로부터 본 단자 및 그 주변 요소들을 나타내는 평면도이다.
도 14는 본 발명의 제5 실시형태에 따른 반도체 소자의 선택된 부분을 나타내는 단면도이다.
도 15는 제5 실시형태의 반도체 소자의 제조에 사용되는 한 유닛의 리드 프레임을 실장면 측에서 본 평면도이다.
도 16a는 본 발명의 제6 실시형태에 따라 제조되는 반도체 소자의 선택된 부분을 나타내는 단면도이다.
도 16b는 제6 실시형태의 반도체 소자에 사용될 수 있는 단자와 그 주변 요소들을 나타내는 단면도이다.
도 17은 제6 실시형태의 반도체 소자의 제조에 사용되는 한 유닛의 리드 프 레임을 실장면 측에서 본 평면도이다.
도 18은 도 17에 나타낸 프레임의 단자 지지부, 내부 전극 및 그 주변 요소들 사이의 위치 관계를 나타내는 사시도이다.
도 19는 본 발명의 제7 실시형태에 따른 반도체 소자의 제조에 사용되는 리드 프레임의 단자 지지부, 전극 및 그 주변 요소들 사이의 위치 관계를 나타내는 사시도이다.
도 20은 제7 실시형태의 반도체 소자의 패키지 실장면을 나타내는 평면도이다.
도 21은 제7 실시형태의 반도체 소자의 선택된 부분을 나타내는 단면도이다.
도 22는 본 발명의 제8 실시형태에 따른 반도체 소자의 패키지 실장면의 예를 나타내는 평면도이다.
도 23은 제8 실시형태의 반도체 소자의 패키지 실장면의 다른 예를 나타내는 평면도이다.
도 24는 제8 실시형태의 반도체 소자의 패키지 실장면의 또 다른 예를 나타내는 평면도이다.
도 25는 반도체 소자의 제조에 사용되는 종래의 리드 프레임의 구조를 나타내는 평면도이다.
도 26은 도 25에 나타낸 종래의 리드 프레임에 의해 제조되는 반도체 소자 단면이 선택된 부분을 나타내는 단면도이다.
도 27a는 땜납 필렛이 형성되어 단자표면과 단자의 전극면 사이의 불필요한 접속을 제공하는 반도체 소자의 선택된 부분을 도식적으로 나타내는 단면도이다.
도 27b는 땜납 브리지가 형성되어 인접하는 단자들을 서로 접속시키는 반도체 소자의 선택된 부분을 도식적으로 나타내는 단면도이다.
도 27c는 패키지를 잡아 당겨 단자들과 패키지가 불필요하게 분리되는 것을 도식적으로 나타내는 단면도이다.
도 27d는 단자들과 패키지 사이의 분리를 피하기 위한 해결책을 도식적으로 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
101 반도체 칩 102, 102a, 102b 단자
121 전극면 122 연결부
123 노출 단면 104 패키지
141 절삭면 142 격리부
105 프레임 151, 151a, 151b 단자 지지부
DG 다이싱 홈

Claims (2)

  1. 수지(7)내에 매립된 반도체 패키지(1)로서,
    기판과의 전기적 접속을 제공하기 위해서 상기 반도체 패키지(1)의 바닥면의 외측 주변부에 배열된 복수의 외주 리드(5)와,
    반도체 칩(2)을 지지하기 위한 스테이지(3)로부터 연장되어 그 주변부에 배열된 복수의 내주 리드(4)를 포함하며,
    상기 스테이지(3)는 상기 반도체 패키지(1)의 상기 바닥면으로부터 위쪽으로 이간되어 있고, 상기 스테이지(3)의 면적은 상기 반도체 칩(2)의 바닥면의 면적보다 작고,
    상기 내주 리드(4)는, 상기 반도체 칩(2)과의 전기적 접속을 위한 와이어(6)가 본딩되는 와이어 본딩부 및 상기 반도체 칩(2)의 바닥면과 이간된 채로 상기 스테이지(3)로부터 아래쪽으로 휘어져서 경사지게 연장되어 상기 와이어 본딩부와 연결되는 경사부를 포함하고,
    또한, 상기 와이어(6)가 본딩되는 상기 와이어 본딩부의 면과 반대의 면이 상기 반도체 패키지(1)의 바닥면에 노출되어 있는, 반도체 패키지.
  2. 제1항에 있어서, 모든 내주 리드들은 공통 전위에 있는 것을 특징으로 하는 반도체 패키지.
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