CN111406311A - 电子模块以及电子模块的制造方法 - Google Patents

电子模块以及电子模块的制造方法 Download PDF

Info

Publication number
CN111406311A
CN111406311A CN201780096183.3A CN201780096183A CN111406311A CN 111406311 A CN111406311 A CN 111406311A CN 201780096183 A CN201780096183 A CN 201780096183A CN 111406311 A CN111406311 A CN 111406311A
Authority
CN
China
Prior art keywords
exposed
rear surface
conductor
pressing
back surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780096183.3A
Other languages
English (en)
Inventor
神山悦宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shindengen Electric Manufacturing Co Ltd
Original Assignee
Shindengen Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shindengen Electric Manufacturing Co Ltd filed Critical Shindengen Electric Manufacturing Co Ltd
Publication of CN111406311A publication Critical patent/CN111406311A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • H01L23/49555Cross section geometry characterised by bent parts the bent parts being the outer leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/41Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/3701Shape
    • H01L2224/37011Shape comprising apertures or cavities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/3701Shape
    • H01L2224/37012Cross-sectional shape
    • H01L2224/37013Cross-sectional shape being non uniform along the connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001Core members of the connector
    • H01L2224/37099Material
    • H01L2224/371Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401Disposition
    • H01L2224/40151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4099Auxiliary members for strap connectors, e.g. flow-barriers, spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/41Structure, shape, material or disposition of the strap connectors after the connecting process of a plurality of strap connectors
    • H01L2224/4101Structure
    • H01L2224/4103Connectors having different sizes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8434Bonding interfaces of the connector
    • H01L2224/84345Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848Bonding techniques
    • H01L2224/84801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/183Connection portion, e.g. seal
    • H01L2924/18301Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Abstract

本发明的电子模块,包括:封装部90;背面露出导体10、20、30,具有从所述封装部90的侧面向外部露出的背面露出侧端子部11、21、31以及背面露出的背面露出部12、22、32;电子元件15、25,设置在背面露出导体10、20、30的正面;以及连接头60;用于将所述背面露出导体10、20、30与所述电子元件15、25连接。在封装部90上,设置有用于按压各背面露出部12、22、32的按压孔或按压痕110、120、130。

Description

电子模块以及电子模块的制造方法
技术领域
本发明涉及一种具有背面露出的背面露出部的电子模块以及电子模块的制造方法。
背景技术
以往,已知用于诸如汽车之类的车辆中的逆变器电路和继电器电路的半导体器件。日本专利第5067679号公开了一种具有电源端子,输出端子和接地端子的半导体模块。在这种半导体模块中,期望提高来自电子元件的散热效率。因此,可以想到将具有端子部的导体的背面从模塑树脂等封装部露出。
然而,即使试图以这种方式使导体的背面露出,在进行树脂封装时,树脂也有可能流动至导体的背面侧。特别是当导体被分成多个构件时,树脂的这种流动可能会非常明显。
本发明鉴于上述情况,目的是提供一种电子模块,能够抑制第二连接头的连接不良,从而提升可靠性。
发明内容
【概念1】本发明的实施方式涉及的电子模块,其特征在于,包括:封装部;多个背面露出导体,具有从所述封装部的侧面向外部露出的端子部、以及背面露出的背面露出部;电子元件,被设置在所述封装部内,并且被设置在一个或多个所述背面露出导体的正面;以及连接头,用于将所述电子元件与所述背面露出导体电连接,其中,所述连接头对应各背面露出部设置,所述封装部上设置有用于按压各背面露出部时使用的按压孔或按压痕。
【概念2】在本发明的上述【概念1】涉及电子模块中,所述封装部在面内方向的纵向方向上延伸,所述多个背面露出导体具有第三背面露出导体、以及设置有被设置在所述第三背面露出导体上的连接头的第二背面露出导体,在所述第三背面露出导体处的第三按压孔或第三按压痕与所述第二背面露出导体处的第二按压孔或第二按压痕的所述纵向方向之间,设置有用于将所述第三背面露出导体与所述第二背面露出导体连接的所述连接头的至少一部分。
【概念3】在本发明的上述【概念1】或【概念2】涉及的电子模块中,所述封装部在面内方向的纵向方向上延伸,所述多个背面露出导体具有:第一背面露出导体、以及在设置有所述第一背面露出导体的连接头上设置的第二背面露出导体,在所述第一背面露出导体处的第一按压孔或第一按压痕与所述第二背面露出导体处的第二按压孔或第二按压痕的所述纵向方向之间,设置有用于将所述第一背面露出导体与所述第二背面露出导体连接的所述连接头的至少一部分。
【概念4】在本发明的上述【概念1】至【概念3】中任意一项涉及的电子模块中,进一步包括:背面不露出的背面非露出导体,所述背面露出导体具有在封装部内弯曲的内部弯曲部,所述背面非露出导体不具有内部弯曲部。
【概念5】在本发明的上述【概念1】至【概念4】中任意一项涉及的电子模块中,多个所述背面露出导体中的一部分上配置有所述电子元件,多个所述背面露出导体中的其余一部分上不配置有所述电子元件。
【概念6】在本发明的上述【概念1】至【概念5】中任意一项涉及的电子模块中,所述背面露出导体具有:被设置在所述背面露出部与所述端子部之间,并且背面不露出的连结部,所述连结部的厚度比所述背面非露出部的厚度以及所述端子部的厚度更薄。
【概念7】在本发明的上述【概念6】涉及的电子模块中,所述连结部的宽度与所述端子部的宽度大致相同。
【概念8】在本发明的上述【概念1】至【概念7】中任意一项涉及的电子模块中,进一步包括:紧固构件插入部,被设置在所述封装部的外围部,用于将紧固构件插入,所述背面露出导体具有:外围背面露出导体、以及被设置在比所述外围背面露出导体更远离所述紧固构件插入部的位置上的内部背面露出导体,外围背面露出导体的背面露出部的面积比内部背面露出导体的背面露出部的面积更小。
【概念9】在本发明的上述【概念8】涉及的电子模块中,所述外围背面露出导体的背面露出部具有倾斜部。
【概念10】在本发明的上述【概念8】或【概念9】涉及的电子模块中,设置有一对紧固构件插入部,与所述内部背面露出导体的所述背面露出部的面积进行比较后的,位于一侧的外围背面露出导体的背面露出部的减少量大于位于另一侧的外围背面露出导体的背面露出部的减少量。
【概念11】本发明涉及的电子模块的制造方法,其特征在于,包括:在具有端子部以及背面露出部的多个背面露出导体的正面设置电子元件的工序;将用于将所述电子元件与所述背面露出导体电连接的连接头对应各背面露出部进行设置的工序;通过按压构件对各背面露出部进行按压的工序;以及在已通过所述按压构件进行按压的状态下,通过封装树脂将所述电子元件封入从而形成封装部的工序,其中,所述背面露出部从所述封装部露出背面。
发明效果
在本发明中,当采用:连接头对应各背面露出部进行设置,并且,在注入封装树脂时采用通过按压脚(Pin)等按压构件对各背面露出部进行按压的形态的情况下,能够在对各背面露出部进行按压的同时,防止没有被连接头按压的部位上浮。因此,就能够防止树脂流至背面露出部的背面侧,进而防止外观缺陷和毛刺的产生。
附图说明
图1是本发明的第一实施方式涉及的电子模块的未展示封装部的平面图。
图2是本发明的第一实施方式涉及的电子模块的平面图。
图3(a)是可用于本发明的第一实施方式的第二连接头的放大平面图,图3(b)是可用于本发明的第一实施方式的第二连接头的放大侧面图,即从图1中的箭头A进行观看时的侧面图。
图4是是可用于本发明的第一实施方式的第一连接头以及第二连接头的平面图。
图5是用于说明可用于本发明的第一实施方式的第二端子部、第四端子部以及第五端子部等的关系的斜视图。
图6是用于说明可用于本发明的第一实施方式的第一端子部以及第三端子部等的关系的斜视图。
图7是本发明的实施方式涉及的电子模块的电路图。
图8是本发明的第一实施方式涉及的电子模块的底面图。
图9(a)是用于说明可用于本发明的第一实施方式的第一连接头与电子元件以及背面露出部之间的关系的侧面图,图9(b)是用于说明可用于本发明的第一实施方式的第二连接头与非露出部、电子元件以及背面露出部之间的关系的侧面图。
图10是展示将本发明的实施方式涉及的电子模块放置在散热垫上后的形态的侧面图。
图11(a)是用于说明可用于本发明的第一实施方式的第一连接头的厚度的侧面图,图11(b)是用于说明可用于本发明的第一实施方式的第二连接头的厚度的侧面图。
图12是本发明的第二实施方式涉及的电子模块的未展示封装部的平面图。
图13是本发明的第二实施方式涉及的电子模块的平面图,图中以半透明展示封装部。
图14(a)是可用于本发明的第三实施方式涉及的电子模块的第一背面露出导体的侧面图,图14(b)是可用于本发明的第三实施方式涉及的电子模块的第二背面露出导体的侧面图,图14(c)是可用于本发明的第三实施方式涉及的电子模块的第三背面露出导体的侧面图。
图15是本发明的第四实施方式涉及的电子模块的未展示封装部的平面图。
图16(a)是从第二连接前端部侧观看可用于本发明的实施方式的第二连接头时的斜视图,图16(b)是从底面侧观看可用于本发明的实施方式的第二连接头时的图。
具体实施方式
第一实施方式
《构成》
如图1所示,本实施方式的电子模块包括:封装部90(参照图2);背面露出导体10、20、30,具有:从封装部90的侧面向外部突出的背面露出侧端子部11、21、31、以及背面露出的背面露出部12、22、32(参照图8);背面不露出的背面非露出导体40、50,具有从封装部90的侧面向外部突出的背面非露出侧端子部41、51;多个电子元件15、25,被设置在封装部90中,通过焊锡等导电性黏着剂190(参照图11)设置在背面露出导体10、20、30的正面;以及连接头60、70,具有第一连接头60以及第二连接头70。在本实施方式中,将从电子模块的封装部90的背面侧朝正面侧的方向称为“第一方向”,将以第一方向为法线的平面内的方向(包含图1中第二方向以及第三方向的面内方向)称为“面内方向”。
本实施方式的第一连接头60用于将背面露出导体10、20、30与电子元件15、25电连接,第二连接头70用于将背面非露出导体40、50与电子元件15、25电连接。作为一例,第一连接头60可以通过导电性黏着剂190将背面露出导体20、30的正面与设置在第一电子元件15或第二电子元件25的正面上的源电极等连接,第二连接头70可以通过导电性黏着剂190将背面非露出导体40、50的正面与设置在第一电子元件15或第二电子元件25的正面上的栅电极等连接。但是,又不仅限于此,连接头60、70也可以将两个背面露出导体10、20、30或是两个背面非露出导体40、50彼此连接,例如第一连接头60可以将两个背面露出导体10、20、30彼此连接,第二连接头70可以将两个背面非露出导体40、50彼此连接。
第一连接头60可以对应各背面露出部12、22、32进行设置。另外,也可以在封装部90上设置用于按压各背面露出部12、22、32时使用的按压孔或是按压痕110、120、130。按压孔是设置在封装部90的正面的孔,例如,在通过按压脚按压背面露出部12、22、32后,其一部分被封入封装部90中。按压痕110、120、130例如在通过按压脚按压背面露出部12、22、32后,其全部被封装树脂封装。像这样,即使全部通过封装树脂封入,也会在原先的封装部90与之后被埋入的封装树脂之间形成交界线,被该交界线划分的区域就会成为按压痕110、120、130(参照图2)。在图1中,将通过按压脚等按压构件按压的预定位置称为“按压预定部位”并用虚线表示。
多个背面露出导体10、20、30具有:第三背面露出导体30、以及被设置在第三背面露出导体30上设置的第一连接头60上的第二背面露出导体20,还可以具有被设置在第二背面露出导体20上设置的第一连接头60上的第一背面露出导体10。在本实施方式中,与第三背面露出导体30抵接的第一连接头60经由第二电子元件25以及导电性黏着剂190与第二背面露出导体20抵接,与第二背面露出导体20抵接的第一连接头60经由第一电子元件15以及导电性黏着剂190与第一背面露出导体10抵接。
在第三背面露出导体30处的第三按压孔或第三按压痕130(参照图2)与第二背面露出导体20处的第二按压孔或第二按压痕120的纵向方向之间,即在与面内方向中位于背面露出侧端子部11、21、31中封装部90与外部之间的交界的部分所延伸的方向(也就是第二方向)相垂直的方向(也就是第三方向)之间,可以设置有用于连接第三背面露出导体30与第二背面露出导体20的第一连接头60的至少一部分(参照图13)。在第一背面露出导体10处的第一按压孔或第一按压痕110与第二背面露出导体20处的第二按压孔或第二按压痕120的纵向方向之间,可以设置有用于连接第一背面露出导体10与第二背面露出导体20的第一连接头60的至少一部分。另外,本实施方式中的“连接”,也包含经由电子元件15、25来连接的形态,在图1所示的形态中,第三背面露出导体30与第二背面露出导体20之间经由第二电子元件25通过连接头60来连接,第二背面露出导体20与第一背面露出导体10之间经由第一电子元件15通过连接头60来连接。
第一连接头60的厚度T1可以比第二连接头70的厚度T2更厚(参照图1)。第一连接头60的厚度T1也可以比背面露出导体10、20、30以及背面非露出导体40、50的厚度更薄。
如图4所示,第一连接头60可以具有:第一连接基端部61、以及经由导电性黏着剂190与电子元件15、25相连接的第一连接前端部62,并且在各个第一连接基端部61以及第一连接前端部62上可以设置有第一穴部66。第一连接基端部61的宽度可以与第一连接前端部62的宽度大致相同。在本实施方式中,“大致相同”是指两者之间的差在值较大的一方的5%以内,例如,在将第一连接基端部61的的宽度可以与第一连接前端部62的宽度中宽度值较大的一方的值设为“W1”,并将度值较小的一方的值设为“W0”时,满足W1-W0≤0.05×W1。
如图4所示,第二连接头70可以具有:第二连接基端部71、以及第二连接前端部72,第二连接基端部71的宽度可以大于第二连接前端部72的宽度。如图3(a)所示,第二连接头70具有第二连接基端部71,第二连接基端部71上设置有第二穴部76,第二连接前端部72上也设置有第二穴部76。如图3(b)所示,第二连接前端部72可以具有向背面侧突出的背面侧突出部72a(参照图16)。
如图5以及图6所示,背面露出导体10、20、30可以具有在封装部90内弯曲的内部弯曲部。具体来说,背面露出导体10、20、30可以具有:被设置在背面露出侧端子部11、21、31与背面露出部12、22、32之间,并且从背面露出部12、22、32向背面露出侧端子部11、21、31侧(正面侧)弯曲的内部弯曲部13、23、33。
背面非露出导体40、50可以比背面露出部12、22、32更靠近正面侧。
背面非露出导体40、50可以具有被封入封装部90内的非露出部42、52。
电子元件15、25例如可以为MOSFET等半导体元件,电子模块例如可以为半导体模块。在本实施方式中,虽然背面露出部12、22、32与背面露出侧端子部11、21、31、以及非露出部42、52与背面非露出侧端子部41、51均是一体化的,但本发明不仅限于此,背面露出部12、22、32与背面露出侧端子部11、21、31、以及非露出部42、52与背面非露出侧端子部41、51也可以是相互独立接合的。
如前述般,背面露出导体10、20、30可以具有:第一背面露出导体10、第二背面露出导体20以及第三背面露出导体30。第一背面露出导体10可以具有被设置在第一端子部11以及第一背面露出部12与第一端子部11以及第一背面露出部12之间的第一内部弯曲部13。第二背面露出导体20可以具有被设置在第二端子部21以及第二背面露出部22与第二端子部21以及第二背面露出部22之间的第二内部弯曲部23。第三背面露出导体30可以具有被设置在第三端子部31以及第三背面露出部32与第三端子部31以及第三背面露出部32之间的第三内部弯曲部33。
背面非露出侧端子部41、51可以具有:第四背面非露出导体40以及第五背面非露出导体50。第四背面非露出导体40可以具有第四端子部41以及第四非露出部42。第五背面非露出导体50可以具有第五端子部51以及第五非露出部52。
如图1所示,电子元件15、25可以具有:载置在第一背面露出部12上的第一电子元件15、以及载置在第二背面露出部22上的第二电子元件25。如图2所示,第二端子部21以及背面非露出侧端子部41、51从封装部90上的一个侧面(图2中下侧的面)向外部突出。
如图1所示,第二背面露出导体20可以设置有多个。可以至少在一对第二背面露出部22之间设置背面非露出侧端子部41、51,并且在一对第二端子部21之间设置各一个第四端子部41以及第五端子部51。在图1所示的形态中,在一对第二背面露出部22之间,设置有与第四端子部41一体化的第四非露出部42,而与第五端子部51一体化的第五非露出部52被设置在第二背面露出部22的一个侧面侧(图1中的下侧)。背面非露出侧端子部41、51可以各自与电子元件15、25连接。在图1所示的形态中,第五端子部51经由第二连接头70与第二电子元件25连接,用于控制第二电子元件25,第四端子部41经由第二连接头70与第一电子元件15连接,用于控制第一电子元件15。
如图1所示,第三背面露出部32上可以不载置电子元件15、25。如图2所示,第一端子部11以及第三端子部31可以从封装部90的另一个侧面(图2中上侧的面)向外部突出。第一端子部11以及第三端子不31可以交互地进行配置。
背面露出导体10、20、30以及背面非露出导体40、50例如由铜、铜合金等材料构成,可以对这些导体的所有面或是一部分的面进行镀锡和镀镍处理。封装部90可以采用环氧树脂等材料。
作为电子模块,例如可以使用功率电子模块。作为第一电子元件15以及第二电子元件25,例如可以使用MOSFET。本实施方式涉及的电子模块的电路图如图7所示。在图7所示的形态中,第一电子元件15以及第二电子元件25为MOSFET,在图1中,作为第一电子元件15的MOSFET的漏极位于第一背面露出部12侧,源极位于第一背面露出部12的相反一侧(正面侧),作为第二电子元件25的MOSFET的漏极位于第二背面露出部22侧,源极位于第二背面露出部22的相反一侧(正面侧)。
第一背面露出导体10、第二背面露出导体20以及第三背面露出导体30可以相互连接。作为一例,第一背面露出部12与第二背面露出部22可以经由第一连接头60或键合线(未图示)连接,第二背面露出部22与第三背面露出部32可以经由第一连接头60或焊线(未图示)连接。作为连接头60、70例如可以使用铜线夹(Clip),作为键合线例如可以使用铝线。另外,通过使用较粗的连接头60、70,能够提升流通的电流量。
第一背面露出部12、第二背面露出部22以及第三背面露出部32如图10所示,可以经由散热垫210、以及散热性的黏着剂等载置在框架200上。
如图2所示,第一端子部11、第二端子部21、第三端子部31、第四端子部41以及第五端子部51可以各自朝正面侧弯曲。
本实施方式中的电子模块可以为三相桥式电路。在其具有的三个输出端子中的一个与U相线圈连接,一个与V相线圈连接,剩下的一个与W相线圈连接。
具体来说,在图7中,作为第一电子元件15的MOSFET的漏极与电源线一侧连接,源极与作为第二电子元件25的MOSFET的漏极连接,该MOSFET的源极与接地连接。并且第一电子元件15与第二电子元件25之间的连接点与电机的U相线圈、V相线圈或W相线圈连接。
当设置有内部弯曲部13、23、33的情况下,非露出部42、52与第二连接头70之间的连接面(包含经由导电性黏着剂190相接触的形态),与内部弯曲部13、23、33与第一连接头60之间的连接面(包含经由导电性黏着剂190相接触的形态)在高度方向上位置各不相同。具体来说,在图9所示的形态中,第二连接基端部71上与第四非露出部42之间的连接面的高度位置以及第二连接基端部71上与第五非露出部52之间的连接面的高度位置高于第一连接基端部61上与第二背面露出部22之间的连接面的高度位置以及第一连接基端部61上与第三背面露出部32之间的连接面的高度位置。
如图2以及图8所示,在封装部90的外围部,可以设置有用于将螺丝等紧固构件插入的紧固构件插入部170,紧固构件插入部170用于将电子模块固定在散热器和框架200等上。
《作用·效果》
接下来,将对又上述结构构成的本实施方式涉及的作用·效果中改未进行说明的内容进行说明。另外,下述《作用·效果》中说明的任何形态均可采用上述结构。
在本实施方式中,当采用:第一连接头60对应各背面露出部12、22、32进行设置,并且,在注入封装树脂时采用通过按压脚等按压构件对各背面露出部12、22、32进行按压的形态的情况下,能够在对各背面露出部12、22、32进行按压的同时,防止没有被连接头60、70按压的部位上浮。因此,就能够防止树脂流至背面露出部12、22、32的背面侧,进而防止外观缺陷和毛刺的产生。
当采用:在第三背面露出导体30处的第三按压孔或第三按压痕130(参照图2)与第二背面露出导体20处的第二按压孔或第二按压痕120的纵向方向(第三反向)之间,设置有用于连接第三背面露出导体30与第二背面露出导体20的第一连接头60的至少一部分(参照后述的图13)的形态的情况下,就能够通过用于制造第三按压孔或第三按压痕130的按压脚等按压构件所产生的按压、以及通过用于制造第二按压孔或第二按压痕120的按压脚等按压构件所产生的按压利用第一的连接头60来抑制第三背面露出部32以及第二背面露出部22的上浮。特别是,当采用:在第三背面露出导体30处的第三按压孔或第三按压痕130(参照图2)与第二背面露出导体20处的第二按压孔或第二按压痕120的纵向方向(第三反向)之间,设置有用于连接第三背面露出导体30与第二背面露出导体20的整个第一连接头60的形态的情况下,就能够更加切实地利用第一的连接头60来抑制第三背面露出部32以及第二背面露出部22的上浮。
当采用:在第一背面露出导体10处的第一按压孔或第一按压痕110与第二背面露出导体20处的第二按压孔或第二按压痕120的纵向方向(第三方向)之间,设置有用于连接第一背面露出导体10与第二背面露出导体20的第一连接头60的至少一部分的形态的情况下,就能够通过用于制造第一按压孔或第一按压痕110的按压脚等按压构件所产生的按压、以及通过用于制造第二按压孔或第二按压痕120的按压脚等按压构件所产生的按压利用第一的连接头60来抑制第一背面露出部12以及第二背面露出部22的上浮。
在本实施方式中,当采用:用于将电子元件15、25与背面露出导体10、20、30电连接的第一连接头60的厚度T比用于将电子元件15、25与背面非露出导体40、50电连接的第二连接头70的厚度T2更厚(参照图11)的形态的情况下,在注入封装树脂并通过按压脚等按压构件对背面露出部12、22、32进行按压时,就能够利用第一连接头60更加切实地防止背面露出部12、22、32上浮。因此,就能够防止树脂流至背面露出部12、22、32的背面侧,进而防止外观缺陷和毛刺的产生。
如果第一连接头60的厚度T1小于第二连接头70的厚度T2的1.2倍,就会导致第一连接头60对背面露出导体10、20、30的按压力变小。另一方面,如果第一连接头60的厚度T1大于第二连接头70的厚度T2的1.5倍,就会导致第一连接头60的重量过大,无法充分保持配置在第一连接头60的背面侧的焊锡等导电性黏着剂190的厚度,最终导致可靠性降低。因此,有必要将第一连接头60的厚度T1保持在第二连接头70的厚度T2的1.2倍~1.5倍的范围内。
当采用:第一连接头60的厚度比背面露出导体10、20、30以及背面非露出导体40、50的厚度更薄的形态的情况下,就能够防止第一连接头60的重量过大,进而充分保持配置在第一连接头60的背面侧的焊锡等导电性黏着剂190的厚度。
当采用:第一连接基端部61以及第一连接前端部62各自被设置在第一穴部66上的形态的情况下,有利于目视确认焊锡等导电性黏着剂190是否已经黏着在第一连接基端部61以及第一连接前端部62各自的背面。
如图3(a)所示,当采用:第二连接基端部71的宽度大于第二连接前端部72的宽度的形态的情况下,有利于缩小第二连接端子70在面内方向上的大小。当采用:在第二连接基端部71上设置有第二穴部76的形态的情况下,有利于目视确认焊锡等导电性黏着剂190是否已经黏着在第二连接基端部71的背面。另一方面,当采用:第二连接前端部72的宽度小于第二连接基端部71的宽度的形态的情况下,可以在第二连接前端部72上设置第二穴部76。在第二连接前端部72的宽度较窄的情况下,即便不设置第二穴部76也能够目视确认焊锡等导电性黏着剂190是否已经黏着在第二连接前端部72。
在本实施方式中,当采用:载置有电子元件15、25的背面露出部12、22、32的背面露出的形态的情况下,能够期待散热效果(参照图1以及图8)。当采用非露出部42、52被封入封装部90中的形态的情况下,能够降低背面非露出部40、50从封装部90中脱出的可能性。此情况下,由于非露出部42、52未从背面露出,因此不会出现因封装部90的毛刺而导致的外观缺陷。通常,在宽度较窄时通过树脂封入时不容易固定,从而因封装部90导致出现毛刺,所以通过采用不露出于外部的非露出部42、52则有利于抑制毛刺的产生。
当采用具有如图5以及图6所示的内部弯曲部13、23、33的形态的情况下,如图8所示,由于背面露出导体10、20、30位于封装部90处的外围部已被封入,因此能够更加切实地防止背面露出导体10、20、30从封装部90脱出。当采用:在采用该内部弯曲部13、23、33的同时将封装部90的背面设为平坦形状的形态的情况下,就能够在不必在封装部90的背面设置突出部等的情况下防止导体面从封装部90的背面的外围部露出。这样一来,就不需要额外对散热器和框架200等进行对应突出部的加工。
如果导体面从封装部90的背面的外围部露出,就可能导致电流从意想不到的部位漏电。本实施方式通过采用上述内部弯曲部13、23、33,就能够防止导体面从封装部90的背面的外围部露出,从结果上降低了电流从意想不到的部位漏电的可能性,进而提高了可靠性。另外,通过采用内部弯曲部13、23、33,还能够在对应背面露出侧端子部11、21、31与背面非露出侧端子部41、51在高度方向的位置的同时,拉开背面露出部12、22、32与非露出部42、52之间的距离,进而拉开电子元件15、25与非露出部42、52之间的距离,从而防止来自电子元件15、25的热量对背面非露出侧端子部41、51处流通的电流造成不良影响。
另外,通过设置成导体面步从封装部90的背面的外围部露出的形态,能够缩小散热垫95(参照图10)的尺寸,从而降低制造成本。
如图1所示,当采用在背面露出的第一背面露出部12上载置有第一电子元件15的形态的情况下,能够对第一电子元件15发出的热量有效地进行散热。同样的,当采用在背面露出的第二背面露出部22上载置有第二电子元件25的形态的情况下,能够对第二电子元件25发出的热量有效地进行散热。
当采用:载置有第二电子元件25的第二背面露出部22与未载置有电子元件15、25的非露出部42、52位于一个侧面(从横向方向的中心往一个侧面,即图2中的下侧)的形态的情况下,能够在背面的一个侧面将第二电子元件25发出的热量有效地散热至第二背面露出部22。
如图2所示,当采用:在封装部90的纵向方向上,在第二端子部21之间设置有第四端子部41以及第五端子部51的形态的情况下,就能够将容易受到来自于第二电子元件25的热量影响的第二端子部21、与不易受到来自于电子元件15、25的热量的影响的第四端子部41以及第五端子部51均衡地进行配置。这样一来,就能够将第二电子元件25发出的热量经由第二端子部21有效地进行散热。
当采用:在封装部90的纵向方向上,在一对第二背面露出部22之间设置有非露出部42、52的形态的情况下,能够将载置有第二电子元件25的第二背面露出部22与未配置有电子元件15、25的非露出部42、52均衡地进行配置。这样一来,就能够将第二电子元件25发出的热量经由第一背面露出部12有效地进行散热。
当采用:在封装部90的纵向方向上,在一对第二背面露出部22之间设置有第四非露出部42,并且第五非露出部52设置在第二背面露出部22的一个侧面(图2中的下侧)的形态的情况下,能够在尽量将第二背面露出部22的尺寸做大的同时,配置第四非露出部42以及第五非露出部52。
如图2所示,当采用:载置有第一电子元件15的第一背面露出部12与未载置有电子元件15、25的第三背面露出部32位于另一个侧面(从横向方向的中心往另一个侧面,即图2中的上侧)的形态的情况下,能够在背面的另一个侧面将第一电子元件15发出的热量有效地散热至第一背面露出部12。
当采用第一端子部11与第三端子部31交互配置的形态的情况下,就能够将容易受到来自于第一电子元件15的热量影响的第一端子部11、与不易受到来自于电子元件15、25的热量的影响的第三端子部31均衡地进行配置。这样一来,就能够将第一电子元件15发出的热量经由第一端子部11有效地进行散热。
当采用第一背面露出部12与第三背面露出部32交互配置的形态的情况下,就能够将载置有第一电子元件15的第一背面露出部12与未配置有电子元件15、25的第三背面露出部32均衡地进行配置。这样一来,就能够将第一电子元件15发出的热量经由第一背面露出部12有效地进行散热。
当采用:第一背面露出部12、第二背面露出部22以及第三背面露出部32为相互独立个体的形态的情况下,能够降低来自于其他端子部的高频(噪音等)的影响。特别是在三相桥式电路中,高频(噪音等)的影响可能会导致严重的问题,因此在三相桥式电路中采用第一背面露出部12、第二背面露出部22以及第三背面露出部32为相互独立个体的形态是非常有益的。
如图2所示,通过均等地配置多个电子元件15、25就能够均衡地进行散热。而且通过均等地配置多个电子元件15、25,还能够加快电子元件15、25的安装速度,进而提升生产效率。另外,本实施方式中的“均等”是指多个第一电子元件15之间的距离为相同值,多个第二电子元件15之间的距离为相同值,多个第二电子元件25配置在延伸在电子模块的纵向方向(图2中的左右方向)上的中心线的一个侧面(图2中的下侧),多个第一电子元件15配置在延伸中心线的另一个侧面(图2中的上侧),并且第一电子元件15与第二电子元件25以嵌套的方式配置。作为一例,如图2所示,在位于比电子模块的纵向方向的中心线靠近图2中的下侧处的左右方向上以均等的间隔配置有多个(图2中为三个)第二电子元件25,比中心线靠近图2中的上侧处的左右方向上以均等的间隔配置有多个(图2中为三个)第一电子元件15,并且第一电子元件15与第二电子元件25以嵌套的方式配置。另外,也可以使用键合线来代替第一连接头60以及/或第二连接头70。
当使用线夹等连接头60、70时,有必要预先准备连接头60、70,而通过均等地排列多个电子元件15、25,就能够减少需要预先准备的连接头60、70的种类。作为一例,根据图2所示的形态,能够将用于连接第二电子元件25的正面与第三背面露出部32的第一连接头60的长度,与用于连接第一电子元件15的正面与第二背面露出部22的第一连接头60的长度设置为大致相同。这样一来,就能够将用于连接电子元件15、25与背面露出部12、22、32的第一连接头60的种类限定在一类。而通过将用于连接电子元件15、25与背面露出部12、22、32的第一连接头60的种类限定在一类,也有利于使流通各第一连接头60的电流量保持在大致同一值。
另外,如图2所示,当采用:在一对第二背面露出部22之间;配置第四非露出部42,并且将第五非露出部52配置在第二背面露出部22的一个侧面的形态的情况下,能够将用于连接第四非露出部42与第一电子元件15的正面的第二连接头70的长度,与用于连接第五非露出部52与第二电子元件25的正面的第二连接头70的长度设置为大致相同。就能够将用于连接电子元件15、25与非露出部42、52的第二连接头70的种类限定在一类。而通过将用于连接电子元件15、25与非露出部42、52的第二连接头70的种类限定在一类,只要电子元件15、25是相同的,就能够以相同的电流对电子元件15、25进行控制。
作为一例,如图2所示,通过将第一电子元件15的正面与第二背面露出部22连接,第二电子元件25的正面与第三背面露出部32连接,就能够分别将第一端子部11作为输入端子,第二端子部21作为输出端子,第三端子部31作为接地端子来使用。因此,被从电子模块的横向方向的一侧(图2中的上侧)输入的电流能够流向电子模块的横向方向的另一侧(图2中的下侧),从而电流不会翻转。这样一来,就能够抑制布线的长度,降低阻抗和电感。另外,还能够实现电子模块的小型化,进而降低成本。
《制造方法》
本实施方式的电子模块的制造工序的概略示例如下。
将电子元件设置在多个背面露出导体10、20、30的背面露出部12、22、32的正面。在图1所示的形态中,在第一背面露出导体10的第一背面露出部12的正面设置第一电子元件15,在第二背面露出导体20的第二背面露出部22的正面设置第二电子元件25。
接着,将用于将电子元件15、25与背面露出导体10、20、30电连接的第一连接头60对应各背面露出部12、22、32进行配置。在图1所示的形态中,配置:用于将第三背面露出导体30与设置在第二背面露出导体20上的第二电子元件25电连接的第一连接头60、以及用于将第二背面露出导体20与设置在第一背面露出导体10上的第一电子元件15电连接的第一连接头60。
接着,利用按压构件对各背面露出导体10、20、30的正面进行按压。在图1所示的形态中,利用按压脚等按压构件对各背面露出导体10、20、30上的图1中标示的按压预定部位进行按压。
在通过按压构件进行按压的状态下,利用封装树脂将电子元件15、25封入。之后,拔出按压构件,进一步利用封装树脂进行封装。最终在原先的封装部与之后被埋入的封装树脂之间形成交界线,通过该交界线来形成按压痕110、120、130(参照图2)。
第二实施方式
接下来,对本发明的第二实施方式进行说明。
如图12所示,可以在背面露出导体10、20、30的背面露出部12、22、32的正面设置槽150。如图12所示,可以在每个背面露出导体10、20、30上设置槽150,也可以仅在一部分背面露出导体10、20、30上设置槽150。如图13所示,在面内方向的封装部90的纵向方向上,按压孔或按压痕110、120、130的中心部相对于槽150可以被设置在连接头60、70或电子元件15、25的相反一侧。本实施方式中的槽150未贯穿背面露出部12、22、32,并且是以形成在背面露出部12、22、32上的凹部作为槽150。不过,本发明不仅限于此形态,也可以使槽150贯穿背面露出部12、22、32。
对于至少一部分槽150来说,可以在面内方向的封装部90的纵向方向(图13中的第三方向)上,按压孔或按压痕110、120、130整体相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧。另外,对于所有槽150来说,可以在面内方向上,按压孔或按压痕110、120、130整体相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧。
对于至少一部分槽150来说,可以在面内方向的封装部90的纵向方向(图13中的第三方向)上,按压孔或按压痕110、120、130的仅一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧。另外,对于所有槽150来说,可以在面内方向上,按压孔或按压痕110、120、130的仅一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧。
可以将多个种类的槽150混搭在一起,在多个背面露出导体10、20、30中的一部分中,在面内方向的封装部90的纵向反向上,按压孔或按压痕110、120、130整体相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧,并且在其余一部分或是所有的背面露出导体10、20、30中,在面内方向上,按压孔或按压痕110、120、130的仅一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧。
在图13所示的形态中,第一按压痕110的一部分相对于第一背面露出部12上设置的槽150被配置在第一背面露出部12上配置的第一电子元件15的相反侧,第二按压痕110整体相对于第二背面露出部22上设置的槽150被配置在第二背面露出部22上配置的第二电子元件25的相反侧,第三按压痕130的一部分相对于第三背面露出部32上设置的槽150被配置在第三背面露出部32上配置的第一连接头60的相反侧。
如图13所示,可以不在背面非露出导体40、50上设置槽150。不过,本发明不仅限于此形态,也可以在背面非露出导体40、50上设置槽150。
当采用:在面内方向的封装部90的纵向方向上,按压孔或按压痕110、120、130的中心部相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态的情况下,通过利用按压脚等按压构件使按压部位在一定程度上弯曲,就能够防止在利用按压构件进行按压的部位上的相对于槽150的相反侧出现背面露出部12、22、32上浮的情况。这样一来,就能够防止树脂流至背面露出部12、22、32的背面侧,进而防止外观缺陷和毛刺的产生。
当采用:在面内方向的封装部90的纵向方向上,按压孔或按压痕110、120、130整体相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态的情况下,能够利用按压脚等按压构件更加切实地使按压部位弯曲,因此能够更加切实地防止在利用按压构件进行按压的部位上的相对于槽150的相反侧出现背面露出部12、22、32上浮的情况。
当采用:在面内方向的封装部90的纵向方向上,按压孔或按压痕110、120、130的一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态的情况下,能够利用按压脚等按压构件使按压部位在一定程度上弯曲,因此能够防止在利用按压构件进行按压的部位上的相对于槽150的相反侧出现背面露出部12、22、32上浮的情况。另外,当这样,当采用:按压孔或按压痕110、120、130的一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态的情况下,由于不需要增加用于按压脚进行按压的面内方向上的空间,因此能够防止面内方向上的尺寸过大。
当采用:在面内方向的封装部90的横向方向(第二方向)上,按压痕110、120、130被配置在背面露出部12、22、32中槽150与背面露出侧端子部11、21、31之间的位置上的形态的情况下,有利于在不增加用于按压脚进行按压的面内方向上的空间的情况下,防止面内方向上的尺寸过大。
当采用:将多个种类的槽150混搭在一起,按压孔或按压痕110、120、130整体相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态,与按压孔或按压痕110、120、130不一部分相对于槽150被设置在连接头60、70或电子元件15、25的相反一侧的形态混搭在一起的情况下,有利于对设计形态进行适宜地变更。
虽然上述是以第一实施方式作为前提来说明的,但并不仅限于此,也可以不采用第一实施方式中特定的特征结构,而是采用本实施方式中的特征结构。例如,可以不同于第一实施方式,不在封装部90上设置用于对按压背面露出导体10、20、30时使用的按压孔或按压痕110、120、130。
第三实施方式
接下来,对本发明的第三实施方式进行说明。
本实施方式如图14所示,背面露出导体10、20、30被设置在背面露出部12、22、32与背面露出侧端子部11、21、31之间,并且具有背面不露出的连结部16、26、36。具体来说,在内部弯曲部13、23、33与背面露出部12、22、32之间设置有背面不露出的连结部16、26、36。并且,连结部16、26、36的厚度比背面露出部12、22、32以及背面露出侧端子部11、21、31的厚度更薄。作为一例,背面露出部12、22、32以及背面露出侧端子部11、21、31的厚度大致相同,连结部16、26、36的厚度为背面露出部12、22、32以及背面露出侧端子部11、21、31的厚度的0.7~0.9倍。另外,上述各实施方式中采用的任何结构都能够在本实施方式中采用。已在上述各实施方式中进行说明的构件使用同一符号来表示。
通过使连结部16、26、36的厚度比背面露出部12、22、32以及背面露出侧端子部11、21、31的厚度更薄,就能够防止在背面露出部12、22、32与背面露出侧端子部11、21、31之间形成意料之外的露出面。具体来说,如果不像本实施方式这样设置厚度较薄的连结部16、26、36,而是将具有相同厚度的背面露出部12、22、32与背面露出侧端子部11、21、31连续地连结起来的话,在背面露出部12、22、32与背面露出侧端子部11、21、31之间的交界处可能导致出现诸如空隙(Void)等未被封装树脂封装的部分。而一旦产生这种未被封装树脂封装的部分,就会导致位于背面露出部12、22、32与背面露出侧端子部11、21、31之间的交界处的连结部16、26、36在背面露出,从而导致外观缺陷或降低商品的价值进而无法被用户认可。因此,通过设置如本实施方式般的上述连结部16、26、36,就能够防止在背面露出部12、22、32与背面露出侧端子部11、21、31之间的交界处出现未被封装树脂封装的部分。
连结部16、26、36的宽度可以与背面露出侧端子部11、21、31的宽度大致相同。也就是说,连结部16、26、36与背面露出侧端子部11、21、31相比仅厚度较薄,但宽度与背面露出侧端子部11、21、31大致相同。当采用这种形态的情况下,有利与优化从正面或从背面进行观看时的外观品质。
虽然上述是以第一实施方式作为前提来说明的,但并不仅限于此,也可以不采用第一实施方式中特定的特征结构,而是采用本实施方式中的特征结构。
第四实施方式
接下来,对本发明的第四实施方式进行说明。
背面露出导体10、20、30具有外围背面露出导体、以及设置在比外围背面露出导体更加远离紧固构件插入部170的位置上的内部背面露出导体。外围背面露出导体上的背面露出部的面积小于内部背面露出导体上的背面露出部的面积。在图15所示的形态中,位于图15左侧端部的第二背面露出导体20a以及第三背面露出导体30a,与位于图15右侧端部的第一背面露出导体10a以及第三背面露出导体30a作为外围背面露出导体,而除此以外的背面露出导体10、20、30则作为内部背面露出导体10b、20b、30b。另外,上述各实施方式中采用的任何结构都能够在本实施方式中采用。已在上述各实施方式中进行说明的构件使用同一符号来表示。
当紧固构件插入紧固构件插入部170(参照图2)并紧固后,背面露出导体10、20、30就会被按压在散热器和框架200(参照图10)等散热体上,从而提升冷却效率。在距离紧固构件插入部170较近的外围背面露出导体处,由于其相比内部背面露出导体被更加强力地按压在散热体上,因此具有更高的散热效率。如本实施方式般,通过使外围背面露出导体10a、20a、30a上的背面露出部12a、22a、32a的面积小于内部背面露出导体10b、20b、30b上的背面露出部12b、22b、32b的面积,就能够将各电子元件15、25的散热效率均衡在同一水平上,并且能够缩小面内方向上的尺寸。
外围背面露出导体10a、20a、30a上的背面露出部12a、22a、32a具有倾斜部19、29、39,通过设置该倾斜部19、29、39来减小背面露出部12、22、32的面积。另外,在采用该倾斜部19、29、39的情况下,也有利于使减小背面露出部12、22、32的面积的加工变得更加简便。
在本实施方式中,设置有一对紧固构件插入部170。在本实施方式中,与内部背面露出导体10b、20b、30b的背面露出部12b、22b、32b的面积进行比较后的,位于一侧(图15中的左侧)的外围背面露出导体10a、30a的背面露出部12a、32a的减少量大于位于另一侧的外围背面露出导体的背面露出部的减少量。特别是,宽度较大的端子,图15中所示的形态中设置有第一端子部11以及第三端子部31的一侧为宽度较小的端子,由于与图15中所示的形态中设置有第四端子部41以及第五端子部51的一侧相比,可以期待通过端子来进行散热,因此可以加大外围背面露出导体20a、30a的背面露出部22a、32a的减少量。通过采用这种形态,有利于进一步减小面内方向上的尺寸。
虽然上述是以第一实施方式作为前提来说明的,但并不仅限于此,也可以不采用第一实施方式中特定的特征结构,而是采用本实施方式中的特征结构。
上述各实施方式、变形例中的记载以及附图中公开的图示仅为用于说明权利要求项中记载的发明的一例,因此权利要求项中记载的发明不受上述实施方式或附图中公开的内容所限定。本申请最初的权利要求项中的记载仅仅是一个示例,可以根据说明书、附图等的记载对权利要求项中的记载进行适宜的变更。
符号说明
10 第一背面露出导体
11 第一端子部(背面露出侧端子部)
12 第一背面露出部(背面露出部)
15 第一电子元件(电子元件)
16 连结部
19 倾斜部
20 第二背面露出导体
21 第二端子部(背面露出侧端子部)
22 第二背面露出部(背面露出部)
25 第二电子元件(电子元件)
26 连结部
29 倾斜部
30 第三背面露出导体
31 第三端子部(背面露出侧端子部)
32 第三背面露出部(背面露出部)
36 连结部
39 倾斜部
40 第一背面非露出导体(背面非露出导体)
50 第二背面非露出导体(背面非露出导体)
90 封装部
110 第一按压痕
120 第二按压痕
130 第三按压痕
170 紧固构件插入部

Claims (11)

1.一种电子模块,其特征在于,包括:
封装部;
多个背面露出导体,具有从所述封装部的侧面向外部露出的端子部、以及背面露出的背面露出部;
电子元件,被设置在所述封装部内,并且被设置在一个或多个所述背面露出导体的正面;以及
连接头,用于将所述电子元件与所述背面露出导体电连接,其中,所述连接头对应各背面露出部设置,
所述封装部上设置有用于按压各背面露出部时使用的按压孔或按压痕。
2.根据权利要求1所述的电子模块,其特征在于:
其中,所述封装部在面内方向的纵向方向上延伸,
所述多个背面露出导体具有第三背面露出导体、以及设置有被设置在所述第三背面露出导体上的连接头的第二背面露出导体,
在所述第三背面露出导体处的第三按压孔或第三按压痕与所述第二背面露出导体处的第二按压孔或第二按压痕的所述纵向方向之间,设置有用于将所述第三背面露出导体与所述第二背面露出导体连接的所述连接头的至少一部分。
3.根据权利要求1所述的电子模块,其特征在于:
其中,所述封装部在面内方向的纵向方向上延伸,
所述多个背面露出导体具有:第一背面露出导体、以及在设置有所述第一背面露出导体的连接头上设置的第二背面露出导体,
在所述第一背面露出导体处的第一按压孔或第一按压痕与所述第二背面露出导体处的第二按压孔或第二按压痕的所述纵向方向之间,设置有用于将所述第一背面露出导体与所述第二背面露出导体连接的所述连接头的至少一部分。
4.根据权利要求1所述的电子模块,其特征在于,进一步包括:
背面不露出的背面非露出导体,
所述背面露出导体具有在封装部内弯曲的内部弯曲部,所述背面非露出导体不具有内部弯曲部。
5.根据权利要求1所述的电子模块,其特征在于:
其中,多个所述背面露出导体中的一部分上配置有所述电子元件,多个所述背面露出导体中的其余一部分上不配置有所述电子元件。
6.根据权利要求1所述的电子模块,其特征在于:
其中,所述背面露出导体具有:被设置在所述背面露出部与所述端子部之间,并且背面不露出的连结部,
所述连结部的厚度比所述背面非露出部的厚度以及所述端子部的厚度更薄。
7.根据权利要求6所述的电子模块,其特征在于:
其中,所述连结部的宽度与所述端子部的宽度大致相同。
8.根据权利要求1所述的电子模块,其特征在于,进一步包括:
紧固构件插入部,被设置在所述封装部的外围部,用于将紧固构件插入,
所述背面露出导体具有:外围背面露出导体、以及被设置在比所述外围背面露出导体更远离所述紧固构件插入部的位置上的内部背面露出导体,
外围背面露出导体的背面露出部的面积比内部背面露出导体的背面露出部的面积更小。
9.根据权利要求8所述的电子模块,其特征在于:
其中,所述外围背面露出导体的背面露出部具有倾斜部。
10.根据权利要求8所述的电子模块,其特征在于:
其中,设置有一对紧固构件插入部,
与所述内部背面露出导体的所述背面露出部的面积进行比较后的,位于一侧的外围背面露出导体的背面露出部的减少量大于位于另一侧的外围背面露出导体的背面露出部的减少量。
11.一种电子模块的制造方法,其特征在于,包括:
在具有端子部以及背面露出部的多个背面露出导体的正面设置电子元件的工序;
将用于将所述电子元件与所述背面露出导体电连接的连接头对应各背面露出部进行设置的工序;
通过按压构件对各背面露出部进行按压的工序;以及
在已通过所述按压构件进行按压的状态下,通过封装树脂将所述电子元件封入从而形成封装部的工序,
其中,所述背面露出部从所述封装部露出背面。
CN201780096183.3A 2017-11-10 2017-11-10 电子模块以及电子模块的制造方法 Pending CN111406311A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/040509 WO2019092842A1 (ja) 2017-11-10 2017-11-10 電子モジュール及び電子モジュールの製造方法

Publications (1)

Publication Number Publication Date
CN111406311A true CN111406311A (zh) 2020-07-10

Family

ID=66439102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780096183.3A Pending CN111406311A (zh) 2017-11-10 2017-11-10 电子模块以及电子模块的制造方法

Country Status (5)

Country Link
US (1) US11227816B2 (zh)
JP (1) JP6560819B1 (zh)
CN (1) CN111406311A (zh)
NL (1) NL2021929B1 (zh)
WO (1) WO2019092842A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793841B (zh) * 2021-09-16 2023-07-28 合肥工业大学 平衡多芯片并联功率模块电流的dbc基板结构

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63114964A (ja) * 1986-10-31 1988-05-19 Tokyo Electron Ltd 薄膜形成装置
US5672910A (en) * 1995-11-30 1997-09-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and semiconductor module
JP2002305276A (ja) * 2001-04-06 2002-10-18 Hitachi Ltd 半導体装置
CN1381886A (zh) * 2001-04-13 2002-11-27 雅马哈株式会社 半导体器件和封装及其制造方法
US20040113263A1 (en) * 2002-12-17 2004-06-17 Wan-Hua Wu Semiconductor package structure provided with heat sink fan
CN1983582A (zh) * 2005-12-08 2007-06-20 雅马哈株式会社 半导体器件
CN101263597A (zh) * 2005-09-13 2008-09-10 万国半导体股份有限公司 具有薄板内联机的半导体封装
US20100270992A1 (en) * 2009-04-28 2010-10-28 Renesas Electronics Corporation Semiconductor device
US20100289127A1 (en) * 2009-05-14 2010-11-18 Renesas Technology Corp. Semiconductor device
CN103681571A (zh) * 2012-09-12 2014-03-26 株式会社东芝 半导体存储卡及其制造方法
US20140203423A1 (en) * 2013-01-21 2014-07-24 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing same
WO2017154198A1 (ja) * 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置及びその製造方法、リードフレーム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3854957B2 (ja) 2003-10-20 2006-12-06 三菱電機株式会社 半導体装置の製造方法および半導体装置
EP1557881A1 (en) 2004-01-23 2005-07-27 STMicroelectronics S.r.l. A lead-frame for electronic devices with extruded pads
KR100998233B1 (ko) 2007-12-03 2010-12-07 서울반도체 주식회사 슬림형 led 패키지
JP4634498B2 (ja) * 2008-11-28 2011-02-16 三菱電機株式会社 電力用半導体モジュール
US8178961B2 (en) * 2010-04-27 2012-05-15 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and package process
JP5067679B2 (ja) 2010-05-21 2012-11-07 株式会社デンソー 半導体モジュール、および、それを用いた駆動装置
CN103081098B (zh) * 2010-09-02 2015-08-05 丰田自动车株式会社 半导体模块
JP5598189B2 (ja) 2010-09-08 2014-10-01 株式会社デンソー 半導体装置の製造方法
JP5251991B2 (ja) * 2011-01-14 2013-07-31 トヨタ自動車株式会社 半導体モジュール
JP5569555B2 (ja) * 2012-05-17 2014-08-13 株式会社デンソー 配線部材、および、これを用いた半導体モジュール
JP6020379B2 (ja) * 2013-08-02 2016-11-02 株式会社デンソー 半導体装置
EP3223308A4 (en) 2014-11-20 2018-08-29 NSK Ltd. Heat dissipation substrate for mounting electric component
WO2017154189A1 (ja) 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置
WO2018109820A1 (ja) * 2016-12-13 2018-06-21 新電元工業株式会社 電子モジュール

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63114964A (ja) * 1986-10-31 1988-05-19 Tokyo Electron Ltd 薄膜形成装置
US5672910A (en) * 1995-11-30 1997-09-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and semiconductor module
JP2002305276A (ja) * 2001-04-06 2002-10-18 Hitachi Ltd 半導体装置
CN1381886A (zh) * 2001-04-13 2002-11-27 雅马哈株式会社 半导体器件和封装及其制造方法
US20040113263A1 (en) * 2002-12-17 2004-06-17 Wan-Hua Wu Semiconductor package structure provided with heat sink fan
CN101263597A (zh) * 2005-09-13 2008-09-10 万国半导体股份有限公司 具有薄板内联机的半导体封装
CN1983582A (zh) * 2005-12-08 2007-06-20 雅马哈株式会社 半导体器件
US20100270992A1 (en) * 2009-04-28 2010-10-28 Renesas Electronics Corporation Semiconductor device
US20100289127A1 (en) * 2009-05-14 2010-11-18 Renesas Technology Corp. Semiconductor device
CN103681571A (zh) * 2012-09-12 2014-03-26 株式会社东芝 半导体存储卡及其制造方法
US20140203423A1 (en) * 2013-01-21 2014-07-24 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method for manufacturing same
WO2017154198A1 (ja) * 2016-03-11 2017-09-14 新電元工業株式会社 半導体装置及びその製造方法、リードフレーム

Also Published As

Publication number Publication date
WO2019092842A1 (ja) 2019-05-16
NL2021929A (en) 2019-05-15
NL2021929B1 (en) 2019-09-12
US20200258821A1 (en) 2020-08-13
JP6560819B1 (ja) 2019-08-14
US11227816B2 (en) 2022-01-18
JPWO2019092842A1 (ja) 2019-11-14

Similar Documents

Publication Publication Date Title
JP2844316B2 (ja) 半導体装置およびその実装構造
CN108463884B (zh) 电子模块
CN111406311A (zh) 电子模块以及电子模块的制造方法
JPH02129951A (ja) 半導体装置の製造方法
CN111279471B (zh) 电子模块
CN111295751B (zh) 电子模块
CN111295750B (zh) 电子模块
JP5145596B2 (ja) 半導体装置
JPH09312372A (ja) 半導体装置の製造方法
JP3599566B2 (ja) 半導体装置の製造方法
KR101016715B1 (ko) 반도체장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination